DE10248490A1

DE10248490A1 - Halbleiterspeichereinheit

Info

Publication number: DE10248490A1
Application number: DE10248490A
Authority: DE
Inventors: Yoji Kashihara; Shigeki Ohbayashi; Akira Hosogane; Motomu Ukita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-28
Filing date: 2002-10-17
Publication date: 2003-07-17
Also published as: US20030126524A1; JP2003257199A

Abstract

In einem Chip mit an vier Seiten vorgesehenen Kontaktstellen können I/O-Defekte des Chips mit auf zwei Seiten des Chips angewandten bzw. daran angelegten Testsonden bestimmt werden. Eine Halbleiterspeichereinheit besitzt Datenkontaktstellen, an welchen Daten eingegeben/ausgegeben werden und welche an zwei vorbestimmten Seiten angeordnet sind, und Steuerkontaktstellen, an welchen Steuerdaten eingegeben/ausgegeben werden und an anderen zwei Seiten angeordnet sind. Die Einheit enthält Testschaltungen, welche in Reihe und an entsprechende Datenkontaktstellen angeschlossen sind, und besitzt eine Registerschaltung. Die Registerschaltung hält und gibt eingegebene Daten auf der Grundlage eines Testsignals aus. Speicherelemente speichern Daten und sind an eine entsprechende Testschaltung angeschlossen. Zur Zeit des Testens speichern die Elemente die Daten von einer vorbestimmten Datenkontaktstelle und übertragen sie einer vorbestimmten Testschaltung. Die Registerschaltung liest die Daten in dem entsprechenden Speicherelement und gibt sie von der vorbestimmten Datenkontaktstelle über eine andere Registerschaltung aus.

Description

Die vorliegende Erfindung bezieht sich auf einen Test einer Halbleiterspeichereinheit, welcher Vielbiteingaben und -ausgaben durchführt.
In Chips von Halbleiterspeichereinheiten, welche Vielbiteingaben und -ausgaben durchführen (wie x36-, x72- Produkte) sind Chips mit äußeren Substraten verbunden und ist die Anzahl von Anschlußstiften erhöht, welche Dateneingaben und -ausgaben durchführen. Folglich wurden in den vergangenen Jahren Kontaktstellen zum Verbinden von Anschlußstiften und einem Chip häufig an vier Seiten des Chips angeordnet. In einem derartigen Fall ist es üblicherweise Praxis, Datenkontaktstellen an zwei Seiten des Chips und Adreß/Steuerkontaktstellen an den übrigen zwei Seiten anzuordnen.
Eine Schwierigkeit, wenn Kontaktstellen an vier Seiten angeordnet sind, liegt an einem Ansteigen der Wafertestkosten. Üblicherweise wird bei dem Wafertest die Testzeit durch gleichzeitiges Testen einer Mehrzahl von Chips verringert. Dadurch wird die Verringerung der Testkosten genau erzielt. Jedoch kann durch Anlegen oder Anwenden von Testnadeln (Sonden) an bzw. auf alle vier Seiten des Chips nicht gleichzeitig eine Mehrzahl von Chips getestet werden. Dadurch werden die Testkosten stark erhöht. Seit kurzem ist es übliche Praxis, gleichzeitig viele Chips durchzumessen (beispielsweise 32 Stück). Wenn beispielsweise 32 Chips nicht gleichzeitig durchgemessen werden können, steigt folglich die Testzeit auf das 10-fache in einem Abschnitt und die Testkosten werden auf das 32-fache ansteigen, was einfach zu berechnen ist. Dies stellt eine nicht zu ignorierende Schwierigkeit dar.
Die Japanische Patentveröffentlichungsschrift Nr. 11-317100 offenbart eine Technik zur Vermeidung der oben beschriebenen Schwierigkeiten. Darin wird ein Verfahren vorgeschlagen, welches die Anzahl von I/O's, welche einer Messung unterworfen sind, durch Degenerieren verringert, das heißt, Verringern von neun Stücken von Ausgangsdaten (I/O-Daten) auf eins. Da neun Stücke von I/O-Daten auf ein Stück degeneriert werden, können x36- Produktchips als x4-Produktchips getestet werden. Da die Anzahl von Datenkontaktstellen stark verringert werden kann, können Kontaktstellen, auf welche Sonden angewandt werden, gesammelt und an zwei Seiten angeordnet werden, und folglich ist es lediglich nötig, Sonden auf Kontaktstellen anzuwenden, welche lediglich eine Anregung auf zwei Seiten eines Chips durchführen. Entsprechend dieser Struktur kann eine große Anzahl von Chips gleichzeitig durchgemessen werden.
Das durch das oben beschriebene Dokument vorgeschlagene Verfahren veranlaßt die Verringerung des Freiheitsgrads des Einsparens einer Redundanz, da die Daten degeneriert sind. Das heißt, sogar dann, wenn eine defekte I/O durch dieses Verfahren erfaßt wird, ist es unmöglich, herauszufinden, welche I/O defekt ist.
Um defekte I/O's aufzuheben, wird üblicherweise eine Redundanzschaltung vorgesehen. Die Redundanzschaltung ist beispielsweise eine oder mehrere Schaltungen, welche mit derselben Struktur wie die I/O's installiert sind, und wird für einen Ersatz von defekten I/O's verwendet. Wenn der durch das oben beschriebene Verfahren erfaßte Defekt durch die Redundanzschaltung aufgehoben worden ist, müssen alle entsprechenden Adressen der neun I/O's gleichzeitig ersetzt werden. Da die Anzahl von Redundanzschaltungen begrenzt ist, wenn beispielsweise eine Redundanz für zwei Adressen vorgesehen ist und wenn jeweils ein Defekt in unterschiedlichen Adressen von jeder I/O vorliegt und wenn Defekte in drei oder mehreren I/O's vorliegen, wird ein Aufheben bzw. Sichern unterbunden. Wenn eine Redundanz unabhängig für jede I/O ersetzt werden kann, ist sogar bei dieser Art eines Defekts ein Aufheben bzw. Sichern möglich. Dies wird als Differenz des Ertrags ausgedrückt. Da insbesondere kürzlich das Verhältnis von redundanzgesicherten Produkten angestiegen ist, neigt die Differenz des Ertrags infolge des Freiheitsgrads von Redundanzschaltungen dazu, anzusteigen. Eine Verringerung des Ertrags wird als Anstieg der Chipkosten ausgedrückt.
Aufgabe der vorliegenden Erfindung ist es, die Anzahl von Seiten mit Testsonden in einem Chip mit an vier Seiten vorgesehenen Kontaktstellen auf zwei zu verringern, um I/O-Defekte zu spezifizieren.
Des weiteren ist es Aufgabe der vorliegenden Erfindung zu erfassen, ob innere Signale angelegt werden oder nicht, wenn I/O-Defekte spezifiziert werden.
Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.
Demgemäß enthält eine Halbleiterspeichereinheit der vorliegenden Erfindung eine Mehrzahl von Datenkontaktstellen, welche Daten ein- und ausgeben und auf vorbestimmten zwei Seiten angeordnet sind, und eine Mehrzahl von Steuerkontaktstellen, welche Steuerdaten ein- und ausgeben und an anderen zwei Seiten angeordnet sind. Die Halbleiterspeichereinheit enthält des weiteren eine Mehrzahl von in Reihe angeschlossenen Testschaltungen, von denen jede an entsprechenden Datenkontaktstellen aus der Mehrzahl von Datenkontaktstellen angeschlossen ist, und eine Registerschaltung, welche eingegebene Daten auf der Grundlage eines Testsignals hält und ausgibt; und eine Mehrzahl von Speicherelementen, von denen jedes Daten speichert und mit einer entsprechenden Testschaltung aus der Mehrzahl von Testschaltungen verbunden ist. Zur Zeit des Testens der Halbleiterspeichereinheit speichern die in der Mehrzahl vorkommenden Speicherelemente die von bzw. an einer vorbestimmten Datenkontaktstelle aus der Mehrzahl von Datenkontaktstellen eingegebenen und einer vorbestimmten Testschaltung gesendeten Daten. Die Registerschaltung liest die in dem entsprechenden Speicherelement gespeicherten Daten und gibt die Daten von der vorbestimmten Datenkontaktstelle über eine andere Registerschaltung aus der Mehrzahl von in Reihe angeschlossenen Testschaltungen aus.
Bei der vorliegenden Erfindung sind lediglich zwei Seiten des Chips vorhanden, auf oder an welche Testsonden angewandt bzw. angelegt werden, und die Anzahl von Kontaktstellen mit den verwendeten bzw. angelegten Testsonden ist deutlich reduziert. Folglich kann eine Mehrzahl von Halbleiterspeichereinheiten gleichzeitig einem Wafertest unterzogen werden, und es ist möglich, zu identifizieren, welche I/O defekt ist. Des weiteren werden die in dem Speicherelement gespeicherten Daten in einer Registerschaltung der entsprechenden Testschaltung gelesen und von einer bestimmten Datenkontaktstelle über eine Registerschaltung einer Mehrzahl von in Reihe angeschlossenen Testschaltungen ausgegeben. Entsprechend dieser Struktur ist die Anzahl von Seiten, auf oder an welche Testsonden angewandt bzw. angelegt werden, auf lediglich zwei reduziert, und es ist die Anzahl von Kontaktstellen mit den verwendeten Testsonden deutlich reduziert. Folglich kann eine Mehrzahl von Halbleiterspeichereinheiten gleichzeitig einem Wafertest unterzogen werden, und es ist ebenfalls möglich, zu identifizieren, welche I/O defekt ist.
Die Halbleiterspeichereinheit der vorliegenden Erfindung enthält eine Mehrzahl von Datenkontaktstellen, welche auf vorbestimmten zwei Seiten angeordnet sind und welche Daten ein- und ausgeben; eine Mehrzahl von Steuerkontaktstellen, welche auf anderen zwei Seiten angeordnet sind, die sich von den vorbestimmten zwei Seiten unterscheiden, und welche Steuerdaten ein- und ausgeben; und eine Steuerschaltung, welche Operationen der Halbleiterspeichereinheit steuert. Die Steuerschaltung enthält eine innere Schaltung, welche mit wenigstens einer der Steuerkontaktstellen verbunden ist, und betreibt die Halbleiterspeichereinheit auf der Grundlage des der Steuerkontaktstelle angelegten Steuersignals, die Stromversorgung, welche Strom zuführt, und eine Stromerzeugungsschaltung, welche den von der Stromversorgung bereitgestellten Strom wenigstens einer der Steuerkontaktstellen zuführt, wenn ein Testsignal den Testbetriebsartpegel aufweist.
Da der Strom von der Stromversorgung einer der Steuerkontaktstellen zugeführt wird, wenn das Testsignal den Testbetriebsartpegel aufweist, ist es durch Erfassen dieses Stroms möglich, sogar von außerhalb der Halbleiterspeichereinheit zu bestätigen, daß die Testbetriebsartoperation auf der Grundlage der Testsignale normal durchgeführt wird.
Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine Draufsicht auf einen Chip einer Halbleiterspeichereinheit einer x72-Struktur;
Fig. 2 zeigt ein Blockdiagramm einer Schaltung von Chips mit am Rand befindlichen Kontaktstellen der ersten Ausführungsform;
Fig. 3 zeigt ein Blockdiagramm einer Ausgangstestschaltung;
Fig. 4 zeigt ein Blockdiagramm einer Ausgangstestschaltung;
Fig. 5 zeigt ein Blockdiagramm einer Eingangstestschaltung;
Fig. 6 zeigt ein Blockdiagramm einer Eingangstestschaltung;
Fig. 7 zeigt ein Blockdiagramm einer Eingangstestschaltung;
Fig. 8 zeigt ein Blockdiagramm einer Eingangstestschaltung;
Fig. 9 zeigt ein Diagramm von Testwellenformen, wenn das erste Schreibverfahren angenommen wird;
Fig. 10 zeigt ein Diagramm von Testwellenformen des Schreibabschnitts, wenn das zweite Schreibverfahren angenommen wird;
Fig. 11 zeigt ein Diagramm einer Schaltung von Chips mit am Rand befindlichen Kontaktstellen einer zweiten Ausführungsform;
Fig. 12 zeigt ein Blockdiagramm eines typischen Bereichsabtastregisters;
Fig. 13 zeigt ein Blockdiagramm einer anderen Schaltung mit am Rand befindlichen Kontaktstellen der zweiten Ausführungsform;
Fig. 14 zeigt ein Blockdiagramm eines Ausgangsbereichsabtastregisters;
Fig. 15 zeigt ein Blockdiagramm eines Eingangsbereichsabtastregisters;
Fig. 16 zeigt ein Diagramm von Testwellenformen zur Zeit des Schreibens;
Fig. 17 zeigt ein Diagramm von Testwellenformen zur Zeit des Lesens;
Fig. 18 zeigt ein Blockdiagramm einer Schaltung mit am Rand befindlicher Kontaktstelle, welche mit einem Bereichsabtastregister ausgestattet ist, die zusammen für die I/O verwendet werden;
Fig. 19 zeigt ein Blockdiagramm einer vereinfachten Struktur des zusammen für die I/O verwendeten Bereichsabtastregisters;
Fig. 20 zeigt ein Blockdiagramm einer mit dem Bereichsabtastregister ausgestatteten Schaltung mit am Rand befindlichen Kontaktstellen, welche zusammen für die I/O verwendet werden;
Fig. 21 zeigt ein Blockdiagramm des zusammen für die I/O verwendeten Bereichsabtastregisters;
Fig. 22 zeigt ein Diagramm einer Testwellenform zur Zeit des Schreibens;
Fig. 23 zeigt ein Diagramm einer Testwellenform zur Zeit des Lesens;
Fig. 24 zeigt ein Blockdiagramm einer Schaltung mit am Rand befindlichen Kontaktstellen, wenn die Daten-I/O- Kontaktstelle DQ2 für eine Kontaktstelle verwendet wird, auf oder an welche eine Sonde angewandt bzw. angelegt wird;
Fig. 25 zeigt ein Blockdiagramm eines Beispiels der Struktur des Bereichsabtastregisters;
Fig. 26 zeigt ein Blockdiagramm eines Beispiels des Bereichsabtastregisters;
Fig. 27 zeigt eine Draufsicht auf einen Chip der Halbleiterspeichereinheit mit verringerten Kontaktstellenintervallen;
Fig. 28 zeigt ein Blockdiagramm einer Steuerschaltung der vierten Ausführungsform;
Fig. 29 zeigt ein Blockdiagramm einer anderen Struktur einer Mikrostromerzeugungsschaltung;
Fig. 30 zeigt ein Blockdiagramm der Struktur, wenn die Mikrostromerzeugungsschaltung mit einer Steuerschaltung ausgestattet ist, welche durch eine Steuerspannung eines hohen Pegels aktiviert wird;
Fig. 31 zeigt ein Blockdiagramm der Steuerschaltung einer fünften Ausführungsform;
Fig. 32 zeigt eine Wahrheitstabelle der Beziehung zwischen dem Testsignal und einem umgekehrten Taktsignal und Operationen von zwei Mikrostromerzeugungsschaltungen;
Fig. 33 zeigt ein Blockdiagramm der Steuerschaltung einer sechsten Ausführungsform;
Fig. 34 zeigt ein Blockdiagramm der spezifischen Struktur eines D-Flipflops;
Fig. 35 zeigt eine Wahrheitstabelle der Beziehung zwischen dem Eingang und dem Ausgang eines D-Flipflops; und
Fig. 36 zeigt ein Zeitablaufsdiagramm von Operationen der Steuerschaltung.
Unter Bezugnahme auf die Figuren werden bevorzugte Ausführungsformen der vorliegenden Erfindung im folgenden beschrieben.

Erste Ausführungsform

Bezüglich eines Chips einer bei der ersten Ausführungsform 1 benutzten Halbleiterspeichereinheit wird angenommen, daß Daten-I/O-Kontaktstellen zur Durchführung von Daten-I/O's an vier Seiten des Chips angeordnet sind. Die Anzahl der für die Daten-I/O's verwendeten Kontaktstellen ist beispielsweise 72 Stück. Der mit dieser Art von Kontaktstellen ausgestattete Chip wird ebenfalls als "Chip einer Halbleiterspeichereinheit einer x72-Struktur" bezeichnet. Bei der vorliegenden Spezifizierung ist die "Halbleiterspeichereinheit" primär für einen statischen Speicher mit Direktzugriff (SRAM) beabsichtigt, sie kann aber ebenfalls auf einen dynamischen Speicher mit Direktzugriff (DRAM) angewandt werden.
Fig. 1 zeigt eine Draufsicht auf einen Chip 10 der Halbleiterspeichereinheit der x72-Struktur. Der Chip 10besitzt 72 Stück von Daten-I/O-Kontaktstellen DQ (DQa1-18, DQb1-18, DQc1-18, DQd1-18) auf den gegenüberliegenden zwei Seiten und besitzt Adreß/Steuerköntaktstellen P (P1, P2, . . .) auf den übrigen zwei gegenüberliegenden Seiten. Bezüglich der Adreß/Steuerkontaktstelle P werden die Steuerdaten, welche die Steuerung des Chips 10 betreffen, eingegeben und ausgegeben. Das heißt, die Steuerschaltung 14 ist mit der Steuerungs-Kontaktstelle P1 verbunden. Die Steuerschaltung 14 wird detailliert bezüglich der Ausführungsformen 4 bis 6 beschrieben. In jeder der Daten-I/O-Kontaktstellen-DQ-Gruppen (DQa, DQb, DQc, DQd) kommt wenigstens eine Kontaktstelle in Kontakt mit einer der zwei Seiten, wo die Adreß/Steuerkontaktstelle P existiert. Insbesondere kommen die Daten-I/O-Kontaktstellen DQa1, DQb1, DQc1, DQd1 in Kontakt mit zwei Seiten, wo die Adreß/Steuerkontaktstelle P existiert.
Das Merkmal der vorliegenden Erfindung besteht darin, daß bei der Durchführung des Tests von Chips bezüglich einer Daten-I/O (Chiptest) 18 Stücke von I/O-Daten der Gruppe von einer Kontaktstelle für jede Gruppe DQ a bis d ohne ein Degenerieren der Testdaten seriell ausgegeben werden kann. Durch Eingeben und Ausgeben der Daten an der Kontaktstelle, die sich in Kontakt mit der Seite der Adreß/Steuerkontaktstelle P befindet (das ist eine quadratische Kontaktstelle), ist es möglich, leicht eine Sondenanwendung durchzuführen und zur selben Zeit die Anzahl von für den Test verwendeten Kontaktstellen zu verringern.
Fig. 2 zeigt ein Blockdiagramm, welches die Struktur einer Schaltung 20 um die Daten-I/O-Kontaktstelle des Chips 10 (Fig. 1) der ersten Ausführungsform (hiernach als "periphere Kontaktstellenschaltung" ("pad peripheral circuit") bezeichnet) darstellt. Wie veranschaulicht wird die Testnadel (Sonde) auf die Daten-I/O-Kontaktstelle DQ1 angewandt bzw. daran angelegt. Es wird festgestellt, daß die Daten-I/O-Kontaktstelle DQ1 der mit einer von zwei Seiten, wo die Adreß/Steuerkontaktstelle P existiert, in Kontakt befindlichen Kontaktstelle DQ1a, DQb1, DQc1, DQd1 entspricht.
Unter Bezugnahme auf Fig. 2 wird die Struktur der peripheren Kontaktstellenschaltung 20 beschrieben. In der folgenden Beschreibung ist n eine ganze Zahl von 1 bis 18. Die periphere Kontaktstellenschaltung 20 ist mit einer Daten-I/O-Kontaktstelle DQn, einer Ausgangstestschaltung 21-n, einer Eingangstestschaltung 22-n, einem Eingangspuffer 23-n und einem Ausgangspuffer 24-n ausgestattet. Darüber hinaus weist die periphere Kontaktstellenschaltung 20 einen Schreibdatenbus WDn zur Eingabe der in den (nicht dargestellten) Speicherkern als Speicherzelle einzuschreibenden Daten und einen Lesedatenbus RDn zum Lesen der Daten aus dem (nicht dargestellten) Speicherkern auf. Der Ausgang SOW der Eingangstestschaltung der I/O 22-k (k: ganze Zahl von 1 bis 17) ist mit dem Eingang SIW der benachbarten Eingangstestschaltung 22-(k+1) zur Bildung eines seriellen Pfades verbunden. Ähnlich ist der Ausgang SOR der Ausgangstestschaltung 21-k (k: ganze Zahl von 1 bis 17) für die I/O mit dem Eingang SIR der benachbarten Ausgangstestschaltung 22-(k+1) zur Bildung eines seriellen Pfades verbunden.
Entsprechend Fig. 2 wird das Lesen der Daten aus dem Chip 10 der Halbleiterspeichereinheit bei einer normalen Verwendung durch gegebene Signale aus dem Lesedatenbus RDn dem Ausgangspuffer 24-n und durch Ausgeben von der Daten-I/O-Kontaktstelle DQn durchgeführt. Darüber hinaus wird ein Schreiben der Daten in den Chip 10 (Fig. 1) der Halbleiterspeichereinheit durch Empfangen der Daten des Eingangspuffers 23-n über die Daten-I/O-Kontaktstelle DQn und durch Ausgeben des Ausgangs des Eingangspuffers 23-n dem Schreibdatenbus WDn durchgeführt.
Wenn der Chip 10 (Fig. 1) der Halbleiterspeichereinheit getestet wird, wird eine Mehrzahl von Testbetriebsartsignalen Test der Ausgangstestschaltung 21-n/Eingangstestschaltung 22-n ausgegeben, und es werden Funktionen der vorliegenden Erfindung erzielt. Dies wird im folgenden insbesondere erläutert:
Bei der vorliegenden Erfindung unterscheidet sich die Testschaltung 21-1/Eingangstestschaltung 22-1, welche an die Daten-I/O-Kontaktstelle DQ1 mit daran angelegten Sonden angelegt ist, von der Ausgangstestschaltung 21-n/Eingangstestschaltung 22-n (n: ganze Zahl von 2 bis 18), welche an die Daten-I/O-Kontaktstelle DQn (n: ganze Zahl von 2 bis 18) ohne daran angelegte Sonde angelegt ist.
Zuerst wird die Ausgangstestschaltung 21-1 erläutert. Fig. 3 zeigt ein Blockdiagramm, welches die Struktur der Ausgangstestschaltung 21-1 darstellt. Die Ausgangstestschaltung 21-1 enthält Wählerschaltungen 31-1, 31-2 und eine Registerschaltung 32.
In dem Block der Wählerschaltungen 31-1 und 31-2 bezeichnet Bezugszeichen 3 ein Testsignal (Wähleingang) Shift zur Steuerung der Testbetriebsartoperation, Bezugszeichen 0 bezeichnet den gewählten Eingang, wenn S = 0 gilt, Bezugszeichen 1 bezeichnet den gewählten Eingang, wenn S = 1 gilt, und Bezugszeichen O bezeichnet den Ausgang. In dem Block der Registerschaltung 32 bezeichnet Bezugszeichen C den Eingang des Testsignals (Clock) zum Steuern der Testbetriebsartoperation, Bezugszeichen D bezeichnet den Dateneingang und Bezugszeichen Q bezeichnet den Datenausgang. Wie veranschaulicht wird die reguläre Leseoperation durchgeführt, wenn das Wähleingangssignal Shift gleich 0 ist. Die Wählerschaltung 31-2 empfängt die Daten von dem Lesedatenbus RD und gibt die Daten dem Ausgangspuffer 24-1 aus (Fig. 1). Da das Wähleingangssignal Shift gleich 0 ist, empfängt die Wählerschaltung 31-2 nicht das Signal, welches die Wählerschaltung 31-1 und die Registerschaltung 32 passiert hat. Wenn demgegenüber das Wähleingangssignal Shift gleich 1 ist, wird die Testoperation durchgeführt. Die Wählerschaltung 31-1 empfängt die Daten von der benachbarten Ausgangstestschaltung 21-2 (Fig. 1) und gibt die Daten der Registerschaltung 32 aus.
Die Registerschaltung 32 hält die empfangenen Daten und gibt die in der Registerschaltung 32 gehaltenen Daten auf der Grundlage des Taktsignals (Clock) aus. Die Wählerschaltung 31-2 gibt die von der Registerschaltung 32 empfangenen Daten dem Ausgangspuffer aus.
Als nächstes wird die Ausgangstestschaltung außer der Ausgangstestschaltung 21-1 beschrieben. Fig. 4 zeigt ein Blockdiagramm, welches die Struktur der Ausgangstestschaltung 21-n (n: ganze Zahl von 2 bis 18) darstellt. Die Ausgangstestschaltung enthält eine Wählerschaltung 41 und eine Registerschaltung 42. Die Struktur und der Betrieb der Wählerschaltung 41 und der Registerschaltung 42 sind gleich denen der Wählerschaltung 31-1 bzw. der Registerschaltung 32. Wenn das Wähleingangssignal Shift gleich 1 ist, empfängt die Wählerschaltung 41 die Daten von der benachbarten Ausgangstestschaltung und gibt die Daten der Registerschaltung 42 aus. Die Registerschaltung 42 hält die Daten und gibt die in der Registerschaltung 42 gehaltenen Daten der benachbarten Ausgangstestschaltung auf der Grundlage des Taktsignals (Clock) aus.
Im folgenden wird die Struktur der Eingangstestschaltung beschrieben. Die Eingangstestschaltung ist eine Schaltung, welche für den Datenschreibtest verwendet wird. Das Datenschreibverfahren kann in zwei Typen klassifiziert werden, d. h. in (1) ein Verfahren, welches dieselben Daten der Kontaktstelle parallel übergibt und die Daten parallel in die 18 I/O's schreibt, und (2) ein Verfahren, welches 18 separate Daten einer Kontaktstelle seriell übergibt und diese unabhängig in 18 I/O's schreibt.
Fig. 5 und Fig. 6 stellen die Eingangstestschaltung 22-1 und die Eingangstestschaltung 22-n (n: ganze Zahl von 2 bis 18) dar, wenn das oben erwähnte Verfahren (1) angenommen wird. In Fig. 6 ist die Eingangstestschaltung 22-2 für ein Beispiel dargestellt. Fig. 5 zeigt ein Blockdiagramm, welches die Struktur der Eingangstestschaltung 22-1 darstellt. In diesem Beispiel sind die Eingänge SIW und Ausgänge SOW gemeinsam und gleich WD_para. Die Eingangstestschaltung 22-1 sendet die von dem Eingangspuffer 23 gesendeten Daten oder die von der benachbarten Ausgabetestschaltung ausgegebenen Daten dem Schreibdatenbus WD. Demgegenüber zeigt Fig. 6 ein Blockdiagramm, welches die Struktur der Eingangstestschaltung 22-2 darstellt. Die Eingabetestschaltung weist die Wählerschaltung 61 auf. Die Struktur und der Betrieb der Wählerschaltung 61 sind die gleichen wie diejenigen der Wählerschaltung 31-1. Die Wählerschaltung 61 schaltet die Daten von der benachbarten Testschaltung oder von dem Eingangspuffer auf der Grundlage des Testbetriebsartsignals Test um und sendet die empfangenen Daten dem Schreibdatenbus WD.
Fig. 7 und 8 stellen die Eingangstestschaltung 22-1 und die Eingangstestschaltung 22-n (n: ganze Zahl von 2 bis 18) dar, wobei das oben erwähnte Verfahren (2) angenommen wird. In Fig. 8 wird die Eingangstestschaltung 22-2 als Beispiel dargestellt. Fig. 7 zeigt ein Blockdiagramm, welches die Struktur der Eingangstestschaltung 22-1 darstellt. Die Eingangstestschaltung 22-1 enthält eine Registerschaltung 71 und eine Wählerschaltung 72. Die Struktur und der Betrieb davon sind gleich jenen der Registerschaltung 32 (Fig. 3) bzw. der Wählerschaltung 31-1 (Fig. 3). Des weiteren zeigt Fig. 8 ein Blockdiagramm, welches die Struktur der Eingangstestschaltung 22-2 darstellt. Die Eingangstestschaltung 22-2 enthält eine Registerschaltung 81 und eine Wählerschaltung 82. Die Struktur und der Betrieb davon sind gleich jenen der Registerschaltung 32 (Fig. 3) bzw. der Wählerschaltung 31-1 (Fig. 3).
Der Betrieb der peripheren Kontaktstellenschaltung 20 (Fig. 2), welche wie oben beschrieben strukturiert ist, wird unter Bezugnahme auf Fig. 9 und 10 erörtert. Fig. 9 zeigt ein Diagramm, welches Testwellenformen darstellt, wobei das Schreibverfahren (1) angenommen wird. In diesem Diagramm bezeichnen Bezugszeichen t0 bis t21 die Zeit. Entsprechend der Wellenform des Schreibdatenbusses WDi wird ein Schreiben von der Daten-I/O-Kontaktstelle DQ ausgegebenen Daten D in den (nicht dargestellten) Speicherkern durch Ändern des Systemtakts CLK mit dem auf "L" gesetzten Schreibfreigabesignal /WE und dem auf "H" gesetzten Ausgabefreigabesignal /OE ausgeführt. In dem Fall werden durch Halten des Testsignals auf "H" der Daten- I/O-Kontaktstelle DQ1 übergebene Daten D allen Schreibdatenbussen WD1 bis WD18 gesendet, und es werden dieselben Daten D in alle I/O's zwischen der Zeit t0 und t1 geschrieben.
In der Zwischenzeit wird ein Datenlesen durch Ändern von CLK mit dem auf "H" gesetzten /WE und dem auf "L" gesetzten /OE ausgeführt. In einem derartigen Fall werden zwischen der Zeit t1 und t2 die Lesedaten Q1 bis Q18 jeder I/O aus jedem der Lesedatenbusse RD1 bis RD18 gelesen. Wenn das Testsignal (Clock) zur Zeit t2 wirkt, werden danach die Daten an jedem Lesedatenbus RD dem Registerausgang SORi in der Ausgangstestschaltung zugeführt, welche mit den relevanten I/O's verbunden ist. Wenn das Testsignal Shift von "L" auf "H" zwischen der Zeit t3 und t4 geändert wird, wird als nächstes jedes Register seriell angeschlossen und wird ein Schieberegister einer Länge von 18 Bit gebildet. Jedesmal wenn das Testsignal (Clock) nach der Zeit t3 wirkt, werden die wiedererlangten Daten in Richtung der Ausgangstestschaltung 21-1 verschoben (Fig. 2). Als Ergebnis werden von dem Ausgang SOR1 der Ausgangstestschaltung 21-1 (Fig. 2), das heißt, von der Daten-I/O-Kontaktstelle DQ1, die Daten (Q1 bis Q19 wie in Fig. 9 dargestellt) der Ausgangstestschaltungen 21-1 bis 21-18 (Fig. 2) aufeinanderfolgend ausgegeben. Auf diese Weise können 18 Stücke von I/O-Daten von einer Kontaktstelle ausgegeben werden. Unter Verwendung von vier Gruppen (DQa bis DQd) der Daten-I/O-Kontaktstelle können 72 Stücke von I/O-Daten von vier Kontaktstellen ausgegeben werden.
Fig. 10 zeigt ein Diagramm, welches Testwellenformen des geschriebenen Abschnitts darstellt, wobei das Schreibverfahren (2) angenommen wird. Die Leseoperation sollte die gleiche wie die von Fig. 9 sein. Wenn das Schreibverfahren (2) angenommen wird, wird das Testsignal (Clock) betrieben, während die Daten D18 bis D1 der Daten-I/O-Kontaktstelle DQ1 seriell übergeben werden. Um genauer zu sein, zuerst werden durch Einwirkung des Testsignals (Clock) zwischen der Zeit t0 und t1 die der Daten-I/O-Kontaktstelle DQ1 übergebenen Daten D18 dem Registerausgang SOW1 der Eingangstestschaltung 22-1 (Fig. 2) zugeführt. Diese Daten erreichen SOW18, das heißt, den Schreibdatenbus WD18 entlang der Eingangstestschaltung. Während dieser Periode werden unter Durchführung einer Schiebeoperation, während Schreibdaten D17 bis D1 der Daten-I/O-Kontaktstelle DQ1 übergeben werden, aufeinanderfolgend die Daten einem Register in der Eingangstestschaltung gesendet, welche mit jeder I/O verbunden ist, und es werden Daten D1 bis D18 auf alle 18 Registerausgänge SOW1 bis 18 gesetzt. Da dies die gewünschten Daten auf jede der WD1 bis WD18 setzt, findet die Schreiboperation auf den Speicherkern danach zur Zeit t19 statt. Die Leseoperation zur Zeit t20 und danach ist dieselbe wie diejenige zur Zeit t1 und danach entsprechend Fig. 9. Das Schreibverfahren (1) liefert einen Vorteil des Vereinfachens des Tests im Vergleich mit dem Schreibverfahren (2). Jedoch ist der Test des Verfahrens (2) komplizierter als derjenige des Verfahrens (1) und die Testzeit ist größer, jedoch können optionale Daten in jede I/O geschrieben werden. Folglich ist der Freiheitsgrad des Tests verbessert.
Da bei der Erfindung der ersten Ausführungsform Tests unter Verwendung einer Kontaktstelle durchgeführt werden, welche sich in Kontakt mit zwei Seiten eines Chips befindet, die sich von den anderen zwei Seiten unterscheiden, an welchen die Datenkontaktstelle angeordnet ist, wird die Sonde lediglich an die zwei Seiten angelegt, und folglich kann eine Mehrzahl von Chips gleichzeitig durchgemessen werden.

Zweite Ausführungsform

Da bei der ersten Ausführungsform die Anwendung spezifischer Testschaltungen für die Eingangstestschaltung und die Ausgangstestschaltung für jede I/O hinzugefügt werden muß, ist ein Raum äquivalent zu der Fläche für eine anwendungsspezifische Testschaltung für Chips wesentlich. Daher wird bezüglich einer zweiten Ausführungsform eine Struktur beschrieben, bei welcher ein Ansteigen der Fläche für die anwendungsspezifische Testschaltung auf ein Minimum unterdrückt wird.
Nahezu alle Halbleiterspeichereinheiten der letzten Jahre, insbesondere die in der Ball Grid Array (BGA) umschlossenen Halbleiterspeichereinheiten, unterstützen Funktionen einer Bereichsabtastung einer Joint Test Action Group (JTAG). Um eine Bereichsabtastung (boundary scan) durchzuführen, muß ein Mechanismus für eine Bereichsabtastung innerhalb der integrierten Schaltung (IC) bereitgestellt sein. Das heißt, an dem Bereich zwischen einer inneren Kernlogik und einem I/O-Anschlußstift müssen Bereichsabtastregister (BSR) angeordnet und angeschlossen werden, um ein Schieberegister zu bilden. Bei der zweiten Ausführungsform ist die für die Bereichsabtastung verwendete Schaltung geeignet, und es wird die Struktur beschrieben, welche Hinzufügungen von neuen Schaltungen auf ein Minimum unterdrücken kann. Der BGA- Baustein ist ein IC-Baustein, welcher Lötkugelanschlußstifte als Anschlüsse derart verwendet, daß eine einfache Konstruktion und eine verbesserte Packungsdichte erzielt werden können. JTAG ist ein Standard eines Merkmals einer Testschnittstelle, deren Funktionen auf dem Niveau einer Schaltungsplatte oder eines Chips bei dem Substratkonstruktionsprozeß (substrate packaging process) verifiziert werden können. Die folgende Beschreibung bezieht sich auf Funktionen auf der Grundlage des JTAG-Standards, JTAG-Funktionen, einer JTAG-Schaltung usw. Letztendlich kann eine Bereichsabtastung Tests durch einen Eingang von Testcodes und durch ein Ansprechen auf diese unter Steuerung der Schieberegister ausgeführt werden. Es wird Bereichsabtastung genannt, da der Bereich zwischen der Vorrichtungsinnenseite und der -außenseite abgetastet wird.
Fig. 11 zeigt ein Blockdiagramm, welches eine Schaltung (hiernach als "periphere Kontaktstellenschaltung" bezeichnet) 110 um die Daten-I/O-Kontaktstelle eines Chips 10 (Fig. 1) der zweiten Ausführungsform herum darstellt. Der Chip 10 (Fig. 1) der zweiten Ausführungsform enthält die JTAG-Funktionen.
Die Struktur der peripheren Kontaktstellenschaltung 110 ist der Struktur der peripheren Kontaktstellenschaltung 20 (Fig. 2) sehr ähnlich. Folglich kann ein Verwenden des JTAG's eine Struktur erzielen, welche die Erfindung verkörpern kann, während das Hinzufügen neuer Schaltungen auf einem Minimum gehalten wird.
Die periphere Kontaktstellenschaltung 110 unterscheidet sich von der peripheren Kontaktstellenschaltung 20 (Fig. 2) dadurch, daß bezüglich der Daten-I/O-Kontaktstelle DQ1 beispielsweise ein Eingangsbereichsabtastregister 112-1 zwischen dem Eingangspuffer 23-1 und dem Schreibdatenbus WD1 installiert ist und ein Ausgangsbereichsabtastregister 111-1 zwischen dem Ausgangspuffer 24-1 und dem Lesedatenbus RD1 eingesetzt ist. Dies ist gleich für jede Daten-I/O-Kontaktstelle DQ. Wie oben beschrieben sind der Ausgang SO und der Eingang SI der benachbarten Bereichsabtastregister in Serie angeschlossen, um ein Schieberegister als Ganzes zu bilden.
Fig. 12 zeigt ein Blockdiagramm, welches die Struktur von typischen Bereichsabtastregistern 111-n, 112-n darstellt (n: ganze Zahl von 1 bis 18). Diese Struktur ist gemeinsam für sowohl die Eingangs- als auch die Ausgangsbereichsabtastregister. In Fig. 12 dargestellte Signale ShiftDR, ClockDR, UpdateDR und Mode sind in der JTAG- Schaltung erzeugte Signale. Darüber hinaus entsprechen bei dem Eingangsbereichsabtastregister 112-n der Eingang P1 und der Ausgang P0 den Signalen von dem Eingangspuffer und zu dem Schreibdatenbus WD. Bei dem Ausgangsbereichsabtastregister 111-n entsprechen der Eingang P1 und der Ausgang P0 den Signalen von dem Lesedatenbus RD und zu dem Ausgangspuffer. Bezugszeichen SI bezeichnet einen seriellen Eingang und Bezugszeichen SO bezeichnet einen seriellen Ausgang.
Fig. 13 zeigt ein Blockdiagramm, welches die Stuktur einer anderen peripheren Kontaktstellenschaltung 130 der zweiten Ausführungsform darstellt. Bei der peripheren Kontaktstellenschaltung 130 wird die Sonde an die Daten- I/O-Kontaktstelle DQ1 angelegt, und die Bereichsabtastregisterabtastrichtung ist die Richtung von der Daten-I/O- Kontaktstelle DQ1 zu DQ18. Wenn das Abtasten in die umgekehrte Richtung durchgeführt wird oder wenn Kontaktstellen außer der Daten-I/O-Kontaktstelle DQ1 für das Anlegen der Sonde verwendet werden, kann die in Fig. 13 dargestellte Struktur im Prinzip verwendet werden.
Da bei der peripheren Kontaktstellenschaltung 130 die Daten-I/O-Kontaktstelle DQ18 als die Endstufe des Schieberegisters dient, wird der serielle Ausgang SOR18 des Ausgangsbereichsabtastregisters 131-18 der Daten-I/O-Kontaktstelle DQ18 dem Ausgangsbereichsabtastregister 131-1 der Daten-I/O-Kontaktstelle DQ1 eingegeben. Es muß darauf geachtet werden, daß die Struktur der Register 131-1, 132-1 der Daten-I/O-Kontaktstelle DQ1, an welche die Sonde angelegt wird, sich von der Struktur des in Fig. 12 dargestellten Bereichsabtastregisters unterscheidet. Fig. 14 zeigt ein Blockdiagramm, welches die Struktur des Ausgangsbereichsabtastregisters 131-1 darstellt. Zusätzlich zeigt Fig. 15 ein Blockdiagramm, welches die Struktur des Eingangsbereichsabtastregisters 132-1 darstellt. In den Fig. 14 und 15 ist das Testbetriebsartsignal Test ein Testsignal, welches den Pegel "H" annimmt, wenn die Testbetriebsart ausgeführt wird.
Unter Bezugnahme auf Fig. 16 und Fig. 17 wird der Betrieb der wie oben beschrieben strukturierten peripheren Kontaktstellenschaltung 130 (Fig. 13) beschrieben. In der folgenden Beschreibung kann dieselbe Struktur wie diejenige der ersten Ausführungsform angenommen werden, wobei die von der Daten-I/O-Kontaktstelle DQ1 zur Zeit des Schreibens eingegebenen Daten in alle I/O's gleichzeitig geschrieben werden. Folglich wird in dem vorliegenden Fall ein Verfahren zum seriellen Eingeben der Schreibdaten von der Daten-I/O-Kontaktstelle DQ1 und zum unabhängigen Übergeben der Daten den Schreibdatenbussen WD1 bis WD18 beschrieben.
Fig. 16 zeigt ein Diagramm, welches Testwellenformen zur Zeit des Schreibens darstellt. In Fig. 16 bezeichnet das Signal TCK einen Testtakt der JTAG und das Signal TMS ein Testbetriebsartsteuersignal der JTAG. Im Ansprechen auf diese Eingangssignale wird ein für die JTAG angenommener TAP-Zustand verändert. Entsprechend dem Zustand des TAP-Zustands werden die Testbetriebsartsteuersignale ClockDR, ShiftDR und UpdateDR erzeugt. Das Signal Mode ist ein Signal, welches in Übereinstimmung mit der JTAG- Anweisung bestimmt wird. Zur Zeit der Testbetriebsart bei der vorliegenden Erfindung wird das Signal Mode auf den Pegel "H" festgelegt.
In dem anfänglichen Zustand ist der TAP-Zustand gleich Run-Test/Idle, wodurch die Testbetriebsart und zur selben Zeit der Leerlaufzustand angezeigt wird. Der TAP- Zustand ändert sich auf SelectDR zur Zeit t1 und auf CaptureDR zur Zeit t2, wenn das Signal TMS eingegeben wird. Zur Zeit t2-t3 von CaptureDR wirkt das ClockDR, und zur Zeit t3 wird das Eingangssignal D18 zu der Kontaktstelle DQ1 in diesem Augenblick dem Schieberegisterausgang SO1W des Eingangsbereichsabtastregisters 132-1 (Fig. 13) zugeführt. Unter der Annahme, daß der TAP-Zustand zur Zeit t3 gleich ShiftDR ist, wird ShiftDR zwischen der Zeit t3 und t4 zu "H", wodurch eine Schiebeoperation zwischen den Bereichsabtastregistern ermöglicht wird. Zur selben Zeit wirkt das Signal ClockDR und es wird die nächste Datenzuführungs- und -verschiebeoperation zur Zeit t4 ausgeführt.
Zwischen Eingangsbereichsabtastregistern ist ein Ausgangsbereichsabtastregister vorhanden. Folglich werden der Daten-I/O-Kontaktstelle DQ1 D18 als Ersatzdaten ausgegeben. Danach können durch Ausgeben der Daten D17, D16, . . ., D1 der Daten-I/O-Kontaktstelle DQ1 für jede zwei Takte des Signals TCK mit dem auf ShiftDR gehaltenen TAP- Zustand die Daten aufeinanderfolgend verschoben werden, während die Daten eingegeben werden.
Wenn zur Zeit t37 die ersten Eingangsdaten D18 den Ausgang S018 W des Eingangsbereichsabtastregisters 112-18 erreichen, wird der TAP-Zustand auf Exit1DR geändert. Zu dieser Zeit wird zwischen der Zeit t37 und t38 ShiftDR zu "L" und die Schiebeoperation ist beendet. Durch Ändern des TAP-Zustands auf UpdateDR zur Zeit t38 und Wirken des Signals UpdateDR zwischen der Zeit t38 und t39 werden die in dem Schieberegisterausgang SORi jedes Eingangsbereichsabtastregisters gespeicherten Daten Di parallel in den Registerausgang PORi geschrieben. Da der Ausgang PORi des parallelen Registers mit jedem Schreibdatenbus WDi verbunden ist, werden die Daten Di dem Schreibdatenbus WDi ausgegeben. In diesem Zustand führt ein Festlegen des Schreibfreigabesignals /WE auf "L" und ein Wirken des Systemtakts CLK zur Zeit t40 ein Schreiben in den Speicherkern aus. Das Ausgangsfreigabesignal ist in Fig. 16 zwar nicht dargestellt, der Ausgang muß jedoch durch Festlegen auf "H" während der Schreiboperation deaktiviert werden.
Fig. 17 zeigt ein Diagramm, welches Testwellenformen während des Lesens darstellt. Mit dem auf den Zustand "H" zur Zeit t0 festgelegten Schreibfreigabesignal /WE ist der Systemtakt CLK wirksam. Danach startet die Speicherkernleseoperation, und es werden die Lesedaten Q1 dem Lesedatenbus RDI jeder I/O ausgegeben. In diesem Zustand werden die Signale TCK und TMS eingegeben, es ändert sich der TAP-Zustand von dem anfänglichen Zustand Run- Test/Idle auf SelectDR zur Zeit t2 und danach auf CaptureDR zur Zeit t3. Wenn er auf CaptureDR geändert wird, wirkt das Signal ClockDR, und es werden die Daten Qi des Lesedatenbusses RDi dem Schieberegisterausgang SORi des Ausgangsbereichsabtastregisters zugeführt. In dem Fall wird der Schieberegisterausgang SOR18 des Ausgangsbereichsabtastregisters 131-18 dem Ausgangsbereichsabtastregister 131-1 eingegeben. Da das Signal Test gleich "H" ist, werden die Daten der Daten SOR18, d. h. Q18, der Daten-I/O-Kontaktstelle DQ1 zur Zeit t4 ausgegeben.
Danach wird durch Ändern des TAP-Zustands auf ShiftDR zur Zeit t4 ShiftDR auf "H" zwischen der Zeit t4 und t5 gebracht, wodurch die Schiebeoperation des Bereichsabtastregisters ermöglicht wird. Des weiteren verschiebt das Wirken des Signals TCK in dem ShiftDR-Zustand Daten Qi, welche von der Daten-I/O-Kontaktstelle DQ1 über das Ausgangsbereichsabtastregister 131-18 und das Ausgangsbereichsabtastregister 131-1 zugeführt und ausgegeben werden. Da zur Zeit t5 die Daten des Eingangsbereichsabtastregisters der I/O17 der Daten-I/O-Kontaktstelle DQ1 ausgegeben werden, werden die Daten zu unbekannten Daten, jedoch werden zur Zeit t6 die Daten des Ausgangsbereichsabtastregisters der I/O17, d. h. Q17, ausgegeben. Danach werden Q16, Q15, . . ., Q1 aufeinanderfolgend der Daten- I/O-Kontaktstelle DQ1 jede zwei Zyklen von TCK ausgegeben. Schließlich werden die Lesedaten Q18 bis Q1 ausgegeben, wird der TAP-Zustand aufeinanderfolgend auf Exit1DR, UpdateDR, Run-Test/Idle verändert, um zu dem anfänglichen Zustand zurückzukehren. Obwohl in Fig. 17 nicht veranschaulicht muß das Ausgangsfreigabesignal auf den Freigabezustand festgelegt werden, während es während der Leseoperation auf "L" festgelegt wird. Danach kann durch ein Wiederholen des obigen ein Lesen/Schreiben ausgeführt werden.

Dritte Ausführungsform

Bezüglich der zweiten Ausführungsform wurde die Struktur mit einem Eingangsbereichsabtastregister und einem getrennt vorgesehenen Ausgangsbereichsabtastregister beschrieben (Fig. 11). Entsprechend der relevanten Struktur wird die Bitlänge des Schieberegisters erhöht. Somit steigt die Frequenz zum Abtasten der verlangten Daten an.
Bezüglich der dritten Ausführungsform wird die Struktur mit in einem kombinierten Eingangs- und Ausgangsbereichsabtastregistern beschrieben. Fig. 18 zeigt ein Blockdiagramm, welches die Struktur der peripheren Kontaktstellenschaltung 180 mit einem Bereichsabtastregister 181-n (n: ganze Zahl von 1 bis 18) darstellt, welches sowohl für den Eingang als auch den Ausgang verwendet wird. Funktionen und Operationen der kombinierten Bereichsabtastregister 181-n sind gleich jenen des Ausgangsbereichsabtastregisters 111-n (Fig. 11) zur Zeit des Lesetests, während sie gleich jenen des Eingangsbereichsabtastregisters 112-n (Fig. 11) zur Zeit des Schreibtests sind.
Nun kann das bezüglich Eingang/Ausgang kombinierte Bereichsabtastregister 181-n die beispielsweise in Fig. 19 dargestellte vereinfachte Struktur annehmen. Diese Struktur kann angenommen werden, wenn die Funktion INTEST, welche eine Funktion zum Senden der Daten von dem Bereichsabtastregister in Richtung des Schreibdatenbusses WD ist, das heißt, in Richtung des Inneren des Chips, in dem JTAG-Standard nicht benötigt wird. Durch Annahme dieser Struktur können Funktionen der vorliegenden Erfindung effizienter bezüglich der Standpunkte sowohl der Anzahl von benötigten Elementen als auch der Packungsfläche hinzugefügt werden.
Für die periphere Kontaktstellenschaltung 130 kann das bezüglich Eingang/Ausgang kombinierte Bereichsabtastregister verwendet werden. Fig. 20 zeigt ein Blockdiagramm, welches die Struktur der mit dem bezüglich der I/O kombinierten Bereichsabtastregister ausgestatteten peripheren Kontaktstellenschaltung 200 darstellt. Die periphere Kontaktstellenschaltung 200 ist mit dem bezüglich der I/O kombinierten Bereichsabtastregister 201 und dem bezüglich der I/O kombinierten Bereichsabtastregister 181-n (n: ganze Zahl von 2 bis 18) ausgestattet. Die spezifische Struktur des bezüglich der I/O kombinierten Bereichsabtastregisters ist im Prinzip die gleiche wie diejenige des in Fig. 19 dargestellten Bereichsabtastregisters. Jedoch muß das Register, welches der Daten-I/O- Kontaktstelle DQ1 entspricht, an welche die Sonde angelegt wird, mit der beispielsweise in Fig. 21 dargestellten Schaltung ersetzt werden. Fig. 21 zeigt ein Blockdiagramm, welches die Struktur des bezüglich der I/O kombinierten Bereichsabtastregisters 201 darstellt. In diesem Fall wird das Testsignal TestW zu "H" während der Testbetriebsartschreiboperation, und das Testsignal TestR wird zu "H", während die Testbetriebsart gelesen wird.
Unter Bezugnahme auf Fig. 22 und Fig. 23 wird der Betrieb der peripheren Kontaktstellenschaltung 200 (Fig. 20) erörtert, welche wie oben beschrieben strukturiert ist. Fig. 22 zeigt ein Diagramm, welches Testwellenformen zur Zeit des Schreibens darstellt. Zu der Zeit der Schreiboperation werden zuerst das Signal TestW auf "H", das Signal TestR auf "L" und das Signal Mode auf "H" festgelegt. Jedes in Fig. 21 dargestellte externe Signal (Signal ClockDR, Signal ShiftDR, Signal UpdateDR usw.) wird zu dem in Fig. 22 dargestellten Zeitablauf eingegeben.
Das der Daten-I/O-Kontaktstelle DQ1 ausgegebene Schreibsignal wird dem bezüglich der I/O kombinierten Bereichsabtastregister 201 (Fig. 20) unabhängig des Pegels des Signals ShiftDR eingegeben, da das Signal TestW auf "H" festgelegt ist. Folglich werden jedesmal, wenn das Signal ClockDR wirksam ist, die Daten verschoben. Die Wellenformen von Fig. 22 sind im Prinzip die gleichen wie jene von Fig. 16, die auf die zweite Ausführungsform bezogen und diesbezüglich beschrieben wurden, jedoch kann die Schiebezeit verkürzt werden, da keine Notwendigkeit zum Einsetzen irgendeines Extraersatzzyklus besteht, wenn die Daten verschoben werden. Darüber hinaus werden, da das Signal Mode auf "H" festgelegt ist, wenn der Zustand UpdateDR ist, die Daten Di temporär dem Ausgangspuffer jeder I/O ausgegeben. Da jedoch die Daten Di jeder I/O- Kontaktstelle DQ ausgegeben werden und dem Schreibdatenbus WD in der vorliegenden Form gesendet werden, können die gewünschten Daten geschrieben werden.
Demgegenüber zeigt Fig. 23 ein Diagramm, welches Testwellenformen zur Zeit des Lesens darstellt. Zu der Zeit der Leseoperation werden das Signal TestR auf "H", das Signal TestW auf "L" und das Signal Mode auf "L" festgelegt. Jedes externe Signal wie das Signal ClockDR, das Signal ShiftDR, das Signal UpdateDR werden in dem Zeitablauf wie in Fig. 23 veranschaulicht eingegeben. Die aus jedem Datenbus gelesenen Daten werden temporär jeder Kontaktstelle ausgegeben, da das Signal Mode auf "L" festgelegt ist, es wird jedoch dem parallelen Eingang P1 jedes Bereichsabtastregisters von dem Eingangspuffer in der vorliegenden Form gesendet. Folglich können die Ausgangsdaten dem Schieberegister zugeführt werden, wenn der Zustand gleich CaptureDR ist. Die Daten-I/O-Kontaktstelle DQ1 wird lediglich zur Ausgabe der seriellen Daten verwendet. Folglich können die Ausgangsdaten nicht durch die Daten-I/O-Kontaktstelle DQ1 zugeführt werden. Wenn das Signal TestR gleich "H" ist, wird folglich der Datenbusausgang derart geplant, daß er direkt dem Schieberegister zugeführt wird. Darüber hinaus wird dem bezüglich IO kombinierten Bereichsabtastregister 201 (Fig. 20) der serielle Ausgang SO18 des bezüglich der I/O kombinierten Bereichsabtastregisters 181-18 (Fig. 20) eingegeben. Bei der peripheren Kontaktstellenschaltung 200 (Fig. 20) wird sogar dann, wenn das Signal Mode gleich "L" ist, falls das Signal TestR gleich "H" ist, SO18 der Daten-I/O-Kontaktstelle DQ1 ausgegeben.
Die Wellenformen von Fig. 23 sind im Prinzip die gleichen wie jene von Fig. 17, welche auf die zweite Ausführungsform bezogen und diesbezüglich erläutert worden sind. Da bezüglich der in Fig. 23 dargestellten Wellenformen keine unerwünschten Daten während eines seriellen Ausgangs eingesetzt worden sind, können jedoch alle Daten in einer kurzen Verschiebungszeit gelesen werden. In diesem Fall ist die Kontaktstelle, an welche die Sonde angelegt wird, die Daten-I/O-Kontaktstelle DQ1. Es kann jedoch irgendeine Kontaktstelle für die Kontaktstelle verwendet werden, an welche die Sonde angelegt wird. Beispielsweise zeigt Fig. 24 ein Blockdiagramm, welches die Struktur der peripheren Kontaktstellenschaltung 240 darstellt, wenn die Daten-I/O-Kontaktstelle DQ2 für die Kontaktstelle verwendet wird, an welche die Sonde angelegt wird. Es ist festzustellen, daß die Struktur des Bereichsabtastregisters 241-2 entsprechend der Daten-I/O- Kontaktstelle DQ2, an welche die Sonde angelegt wird, und diejenige des Bereichsabtastregisters 241-1 an dem Kopf der Abtastrichtung teilweise modifiziert werden muß. Fig. 25 zeigt ein Blockdiagramm, welches ein Beispiel der Struktur des Bereichsabtastregisters 241-2 darstellt, während Fig. 26 ein Blockdiagramm zeigt, welches ein Beispiel der Struktur des Bereichsabtastregisters 241-1 darstellt. Durch Modifizieren wie oben beschrieben ist es möglich, es der Schaltung zu gestatten, auf dieselbe Weise wie die periphere Kontaktstellenschaltung 200 (Fig. 20) zu arbeiten.
Entsprechend den soweit beschriebenen Ausführungsformen 1 bis 3 kann der Wafertest durch Anlegen der Sonde an eine spezifische Daten-I/O-Kontaktstelle lediglich und durch Eingeben und Ausgeben der Daten einer Mehrzahl von anderen Kontaktstellen von der Kontaktstelle durchgeführt werden. Durch Begrenzen der Sondenanlegung in dem Wafertest an lediglich zwei Seiten, wobei die Kontaktstelle (Kontaktstelle P) außer den DQ-Kontaktstellen vorgesehen ist, können die Kontaktstellenintervalle bezüglich den herkömmlichen verringert werden.
Fig. 27 zeigt eine Draufsicht auf einen Chip 270 der Halbleiterspeichereinheit mit verringerten Kontaktstellenintervallen. Im allgemeinen sind die Bedingungen der Kontaktstellenanordnung auf der Grundlage der Wafertestbeschränkungen strenger als die Bedingungen auf der Grundlage der Zusammensetzungsbeschränkungen. Das heißt, durch die Wafertestbeschränkungen müssen die Kontaktstellenintervalle erhöht werden. Insbesondere, wenn der Wafertest durchgeführt wird, werden etwa 125 µm für die Kontaktstellenintervalle benötigt. Wenn demgegenüber die Zusammensetzung durchgeführt wird, werden etwa 100 µm für die Kontaktstellenintervalle benötigt. Dies bedeutet, daß bezüglich des Wafertests die Kontaktstellenintervalle um etwa 25 µm erhöht werden müssen.
Wenn Bedingungen zur Zeit des Wafertests dahingehend auferlegt werden, daß die Sonde nicht an die Kontaktstellen an den Rändern von zwei Seiten außer jeweils für die am Rand befindlichen zwei Kontaktstellen mit der gemeinsamen Daten-I/O-Kontaktstelle DQ auferlegt wird, können folglich die Kontaktstellenintervalle an den zwei Seiten auf etwa 100 µm, wie in Fig. 27 dargestellt, bestimmt werden. Somit können die Intervalle um etwa 25 µm pro eine Kontaktstelle schmaler sein, und es kann die Länge des Kontaktstellengebiets ebenfalls verkürzt sein. Die Intervalle der Adreß/Steuerkontaktstelle P werden ebenfalls auf etwa 125 µm wie üblich gehalten, da die Steuersignale sogar während des Tests ausgegeben werden müssen. Folglich sind die Intervalle der Daten-I/O-Kontaktstelle DQ enger als jene der Adreß/Steuerkontaktstelle P. Da die Intervalle der Daten-I/O-Kontaktstelle DQ enger sein können, kann die Chipgröße verringert werden.

Vierte Ausführungsform

Bezüglich der ersten Ausführungsform wurde unter Bezugnahme auf Fig. 5 und Fig. 6 ein Verfahren zum Ausgeben derselben Daten der Kontaktstelle 18 parallel und zum Schreiben der Daten in die I/O parallel beschrieben. In dem Fall einer Testbetriebsart, bei welcher die Daten parallel geschrieben werden und danach die Daten seriell gelesen werden, werden alle Bits mit demselben Wert geschrieben, und es werden dieselben Daten fortlaufend gelesen. Wenn dieselben Daten fortlaufend gelesen werden, ist es nicht üblich, von außen zu beurteilen, ob sich die Innenseite in dem normalen seriellen Lesetestzustand befindet oder sich die Innenseite nicht in dem seriellen Lesetestzustand befindet und dieselben Bitdaten einfach gelesen werden.
Daher erfolgt bei der vierten Ausführungsform eine Beschreibung der Struktur und des Betriebs, bei welchem von der Chipaußenseite bestätigt werden kann, daß die Operation der Testbetriebsart des Schreibens der Daten parallel und des Lesens der Daten seriell geeignet durchgeführt wird. Durch weiteres Aufnehmen der Struktur der vierten Ausführungsform in die Struktur der ersten bis dritten Ausführungsformen kann ein noch verbesserter Chip für die Halbleiterspeichereinheit geschaffen werden.
Fig. 28 zeigt ein Blockdiagramm, welches die Struktur der Steuerschaltung 14 der vierten Ausführungsform darstellt. Die Steuerschaltung 14 ist mit der Steuerkontaktstelle P1 mit angelegten Steuersignalen (Steuerspannungen) eines niedrigen Pegels oder eines hohen Pegels verbunden, und es wird der Chip 10 (Fig. 1) aktiviert, wenn die Steuerspannung einen niedrigen Pegel aufweist. Detaillierter dargestellt, die Steuerschaltung 14 weist eine innere Schaltung 12, eine Eingangsschutzschaltung 13, eine Mikrostromerzeugungsschaltung 15 und eine Stromversorgungsschaltung 16 auf. Die innere Schaltung 12 und die Eingangsschutzschaltung 13 sind Elemente von Komponenten, welche üblicherweise für die Steuerschaltung vorgesehen werden. Zuerst einmal schützt die Eingangsschutzschaltung 13 die innere Schaltung 12 und ein anderes bzw. andere Schaltungselemente, wenn die an die Steuerkontaktstelle P1 angelegte Steuerspannung übermäßig hoch ist. Die innere Schaltung 12 wird aktiviert, wenn die an die Steuerkontaktstelle P1 angelegte Steuerspannung einen niedrigen Pegel aufweist, und startet den Betrieb des Chips 10 (Fig. 1). Da eine Wahl, ob der Chip 10 (Fig. 1) aktiviert ist oder nicht, entsprechend der an die Steuerkontaktstelle P1 angelegten Spannung erfolgt, wird die Steuerkontaktstelle P1 ebenfalls als Chipwählanschluß (CS) bezeichnet.
Merkmale der Steuerschaltung 14 der vierten Ausführungsform liegen in der Struktur zum Erfassen des Signals TEST, wodurch ein hoher Pegel zur Zeit der Testbetriebsart erzielt wird. Mit anderen Worten, es sind die Mikrostromerzeugungsschaltung 15 und die Stromversorgung 16 hinzugefügt. Das Signal TEST 11 ist dasselbe wie das Signal TEST, welches beispielsweise in Fig. 2 dargestellt ist. Wenn es möglich ist, zu erfassen, ob das Signal TEST 11, welches einen hohen Pegel zur Zeit der Testbetriebsart erzielt, angelegt ist oder nicht, ist es möglich, zu bestätigen, daß das Innere des Chips 10 (Fig. 1) sich in dem Testzustand befindet.
Die Mikrostromerzeugungsschaltung 15 ist ein PMOS- Transistor, welcher eine Operation "EIN" durchführt, wenn das Signal TEST 11 einen hohen Pegel aufweist, und ermöglicht, daß ein Einschaltstrom (ON current) durch Verbinden eines Inverters mit dem Gate fließt. Der Einschaltstrom ist hinreichend klein und wird an der Steuerkontaktstelle P1 über einen Knoten 17 und eine Eingangsschutzschaltung 13 erfaßt. Die Stromversorgung 16 führt elektrischen Strom zu, und zur Zeit der Operation "EIN" der Mikrostromerzeugungsschaltung 15 wird ermöglicht, daß der hinreichend kleine Einschaltstrom wie oben beschrieben fließt. Die Gründe zum Vorsehen eines kleinen Einschaltstroms werden im folgenden dargelegt. In dem Fall des Erfassens des Vorhandenseins des Signals TEST 11 wird vorausgesetzt, daß der Chip 10 (Fig. 1) aktiviert ist. Folglich muß an den Knoten und die innere Schaltung 12 eine Steuerspannung eines niedrigen Pegels angelegt werden. Wenn jedoch der Einschaltstrom groß ist, wird eine Spannung eines hohen Pegels an den Knoten 17 angelegt, und eine Steuerspannung eines niedrigen Pegels kann nicht an die innere Schaltung 12 angelegt werden. Aus den obigen Gründen muß der Einschaltstrom sehr klein sein.
Nun wird der Betrieb der Steuerschaltung 14 beschrieben. Wenn das Innere des Chips 10 (Fig. 1) in die Testbetriebsart eintritt, erlangt das Signal TEST 11 einen hohen Pegel und die Mikrostromerzeugungsschaltung 15 wird eingeschaltet. Wenn das Signal des niedrigen Pegels an den Eingangsanschluß 14 angelegt wird und der Chip aktiviert ist, fließt ein Mikrostrom von der Stromversorgung 16 zu der Steuerkontaktstelle P1 über die Mikrostromerzeugungsschaltung 15, den Knoten 17 und die Eingangsschutzschaltung 13. Wenn die Testbetriebsart nicht erzielt wird, das heißt, wenn das Signal TEST 11 einen niedrigen Pegel aufweist, wird die Mikrostromerzeugungsschaltung 15 ausgeschaltet, und es fließt kein Strom in der Mikrostromerzeugungsschaltung 15. Folglich ermöglicht ein Anschließen einer Meßvorrichtung zum Erfassen des Stroms zu der Steuerkontaktstelle P1 und zum Erfassen des Mikrostroms von der Steuerkontaktstelle P1 eine Beurteilung des Vorhandenseins der Verwendung des Signals TEST 11, und daher ist es möglich, von außen zu erfassen, ob die Chipinnenseite in die Testbetriebsart eintritt oder nicht.
Der durch die Mikrostromerzeugungsschaltung 15 hervorgerufene Spannungsabfall muß hinreichend klein gehalten werden. Um dies zu erreichen, ist es wirkungsvoll, den Einschaltstrom so klein wie möglich zu machen. Beispielsweise kann der Einschaltstrom durch Verringern der Kanalbreite des PMOS-Transistors von Fig. 28, welcher die Mikrostromerzeugungsschaltung 15 bildet, oder durch Vergrößern der Kanallänge klein gemacht werden. Oder es kann durch Erhöhen des Widerstands verhindert werden, daß der Einschaltstrom glatt bzw. gleichmäßig fließt. Fig. 29 zeigt ein Blockdiagramm, welches eine andere Struktur der Mikrostromerzeugungsschaltung 15 darstellt. In diesem Fall sind zwei PMOS-Transistoren 15-1 und 15-2 in Serie angeschlossen. Diese Struktur gleicht derjenigen der in Fig. 28 dargestellten Steuerschaltung 14. Entsprechend dieser Struktur steigt der Widerstand an, und es wird schwierig für den Strom, zu fließen, und es verringert sich ein in der Mikrostromerzeugungsschaltung 15 gebildeter Spannungsabfall.
Bei der vorliegenden Ausführungsform wird ein Beispiel beschrieben, bei welchem der Chip 10 (Fig. 1) aktiviert wird, wenn die Steuerspannung eines niedrigen Pegels an die Steuerkontaktstelle P1 angelegt und das Vorhandensein des Signals TEST 11 in diesem Zustand erfaßt wird. Die Ausführungsform kann jedoch derart strukturiert sein, daß der Chip 10 (Fig. 1) aktiviert wird, wenn die Steuerspannung eines hohen Pegels an die Steuerkontaktstelle P1 angelegt wird.
Fig. 30 zeigt ein Blockdiagramm, welches die Struktur darstellt, wenn die Mikrostromerzeugungsschaltung 15' in der Steuerschaltung 14 installiert ist, um durch die Steuerspannung eines hohen Pegels aktiviert zu werden. Bei der in Fig. 28 dargestellten Steuerschaltung 14 besitzt der PMOS-Transistor als Mikrostromerzeugungsschaltung 15 ein Source, das mit der Stromversorgung 16 verbunden ist, und einen mit dem Knoten 17 verbundenen Drain. Demgegenüber ist entsprechend Fig. 30 die Mikrostromerzeugungsschaltung 15' ein NMOS-Transistor, und das Source ist mit dem Knoten 17 verbunden und der Drain ist geerdet. Wenn das Signal TEST 11 einen hohen Pegel aufweist, wird in diesem Fall die Mikrostromerzeugungsschaltung 15 eingeschaltet, und es fließt ein hinreichend kleiner Einschaltstrom.
Es wird der Betrieb der Steuerschaltung 14 von Fig. 30 beschrieben. Wenn der Chip 10 (Fig. 1) in die Testbetriebsart eintritt, nimmt das Signal TEST 11 einen hohen Pegel an, und es wird die Mikrostromerzeugungsschaltung 15 eingeschaltet. Zu dieser Zeit wird die Steuerspannung eines hohen Pegels an die Steuerkontaktstelle P1 angelegt, und wenn der Chip 10 (Fig. 1) sich in dem aktivierten Zustand befindet, fließt der Mikrostrom von der Steuerkontaktstelle P1 zu der Bezugsstromquelle über die Mikrostromerzeugungsschaltung 15'. Wenn das Signal TEST 11 einen niedrigen Pegel aufweist und sich nicht in der Testbetriebsart befindet, wird die Mikrostromerzeugungsschaltung 15' ausgeschaltet gehalten, und es fließt sogar dann kein Strom, wenn die Steuerspannung eines hohen Pegels an die Steuerkontaktstelle P1 angelegt wird. Folglich kann durch Anschließen einer Meßvorrichtung, welche den Strom zu der Steuerkontaktstelle P1 erfassen kann, und Erfassen des Mikrostroms, welcher von der Meßvorrichtung zu der Steuerkontaktstelle P1 fließt, das Vorhandensein des Anlegens des Signals TEST 11 beurteilt werden, und es ist folglich möglich, von der Chipaußenseite aus zu erfassen, ob sich der Chip in der Testbetriebsartoperation befindet oder nicht.

Fünfte Ausführungsform

Bei der vierten Ausführungsform wird das Vorhandensein des Signals TEST und ob der innenseitige CHIP sich in der Testbetriebsart befindet oder nicht durch Erfassen des Mikrostroms der Steuerkontaktstelle P1 erfaßt (Fig. 28). Bezüglich der fünften Ausführungsform wird die Beschreibung zusätzlich zu dieser Operation anhand einer Struktur vorgenommen, bei welcher von außen erfaßt werden kann, ob das Taktsignal für ein sequentielles Verschieben der Daten geeignet erzeugt worden ist, wenn die Daten seriell gesendet werden.
Fig. 31 zeigt ein Blockdiagramm, welches die Struktur der Steuerschaltung 14 der fünften Ausführungsform darstellt. Bei dieser Steuerschaltung 14 werden nicht nur das Signal TEST 11, sondern ebenfalls das Signal CLOCK 19 für ein sequentielles Verschieben der Daten zur Zeit einer seriellen Übertragung erfaßt. Die innere Schaltung 12-1 besitzt dieselben Funktionen wie jene der inneren Schaltung 12 (Fig. 28), und sie werden aktiviert, wenn die Steuerspannung eines Signals mit einem niedrigen Pegel an die Steuerkontaktstelle P1 angelegt wird. Die innere Schaltung 12-2 wird aktiviert, wenn die Steuerspannung eines Signals mit einem hohen Pegel an die Steuerkontaktstelle P2 angelegt wird. Eingangsschutzschaltungen 13-1 und 13-2 besitzen dieselben Funktionen wie jene der Eingangsschutzschaltung 13 (Fig. 28), und es werden die Größe der an die inneren Schaltungen 12-1 und 12-2 angelegten Spannung beschränkt und die inneren Schaltungen 12-1 und 12-2 geschützt.
Mikrostromerzeugungsschaltungen M1 und M2 sind ein PMOS-Transistor und ein NMOS-Transistor, welche einen Mikrostrom erzeugen, um die Steuerkontaktstellen P1 bzw. P2 zu steuern. Dem Gate der Mikrostromerzeugungsschaltung M1 werden die Ergebnisse der NICHTUND-Operation des Signals TEST 11 und des Signals CLOCK 19 eingegeben. Dem Gate der Mikrostromerzeugungsschaltung M2 werden Ergebnisse einer UND-Operation des Signals TEST 11 und des umgekehrten bzw. invertierten Signals CLOCK 19 eingegeben.
Entsprechend Fig. 32 werden Operationen der Steuerschaltung 14 beschrieben. Fig. 32 ist eine Wahrheitstabelle, welche die Beziehung zwischen dem Signal TEST 11 und dem umgekehrten bzw. invertierten Signal CLOCK 19 ebenso wie Operationen der Mikrostromerzeugungsschaltungen M1 und M2 anzeigt.
Wenn, wie in (a) von Fig. 32 dargestellt, die Einheit sich nicht in der Testbetriebsart befindet, das heißt, wenn das Signal TEST 11 (Fig. 31) einen niedrigen Pegel (L) aufweist, werden die Mikrostromerzeugungsschaltungen M1 und M2 ausgeschaltet. Dies wird stets unabhängig von den Zuständen des Signals CLOCK 19 (Fig. 31) gehalten.
Folglich wird bei den Steuerkontaktstellen P1 und P2 kein Mikrostrom erfaßt.
Wenn sich die Einheit in die Testbetriebsart begibt, nimmt das Signal TEST 11 (Fig. 31) einen hohen Pegel (H) an. Wenn in einem derartigen Fall das Signal CLOCK 19 (Fig. 31) einen niedrigen Pegel aufweist wie in (b) von Fig. 31 dargestellt wird lediglich die Mikrostromerzeugungsschaltung M2 eingeschaltet. Die Mikrostromerzeugungsschaltung M1 bleibt ausgeschaltet. Folglich wird der Mikrostrom lediglich in der Steuerkontaktstelle P2 erfaßt. Wenn demgegenüber das Signal CLOCK 19 (Fig. 31) sich ebenfalls auf einem hohen Pegel befindet, wird wie in (c) von Fig. 32 dargestellt lediglich die Mikrostromerzeugungsschaltung M1 eingeschaltet und die Mikrostromerzeugungsschaltung M2 bleibt ausgeschaltet. Folglich wird ein Mikrostrom lediglich in der Steuerkontaktstelle P1 erfaßt.
Wenn wie aus der obigen Beschreibung zu verstehen ein Mikrostrom lediglich an der Steuerkontaktstelle P1 erfaßt wird, befinden sich sowohl das Signal TEST 11 (Fig. 31) als auch das Signal CLOCK (Fig. 31) auf einem hohen Pegel, was bedeutet, daß die Signale richtig angelegt worden sind. Wenn darüber hinaus ein Mikrostrom lediglich an der Steuerkontaktstelle P2 erfaßt wird, befindet sich lediglich das Signal TEST 11 (Fig. 31) auf einem hohen Pegel und das Signal CLOCK 19 (Fig. 31) befindet sich auf einem niedrigen Pegel. Das bedeutet, daß in einem derartigen Fall folglich das Signal TEST 11 (Fig. 31) lediglich richtig angelegt worden ist und das Signal CLOCK 19 (Fig. 31) nicht angelegt worden ist. Wenn kein Mikrostrom an den Steuerkontaktstellen P1 und P2 erfaßt wird, bedeutet dies, daß das Signal TEST 11 (Fig. 31) nicht angelegt worden ist. Folglich ist es möglich, extern den Testbetriebsartsignalzustand und den Taktsignalzustand zur Zeit der Testbetriebsart von der außen zur Stromerfassung installierten Meßvorrichtung zu beurteilen.

Sechste Ausführungsform

Entsprechend der fünften Ausführungsform könnte die Struktur Operationen des Testbetriebssignals und des Taktsignals durch die Verwendung einer Mehrzahl von Anschlüssen (Steuerkontaktstellen P1 und P2) bestätigen. Bezüglich der sechsten Ausführungsform wird unter Verwendung einer einzigen Steuerkontaktstelle die Struktur beschrieben, welche sie bestätigen könnte.
Fig. 33 ist ein Blockdiagramm, welches die Struktur der Steuerschaltung 14 der sechsten Ausführungsform darstellt. Die Steuerschaltung 14 bei der vorliegenden Ausführungsform besitzt ein D-Flipflop 33 der Steuerschaltung von Fig. 28, und es wird beabsichtigt, daß das Signal TEST 11 und das Signal CLOCK 19 erfaßt werden. Dem Gate der Mikrostromerzeugungsschaltung M3 werden die Ergebnisse der NICHTUND-Operation des Q-Ausgangs des D-Flipflops 33 und des Signals TEST 11 (Fig. 31) eingegeben. Die Ergebnisse der NICHTUND-Operation werden als Eingang dem Anschluß D des D-Flipflops 33 zurückgekoppelt. Da andere Strukturen gleich jenen der Steuerschaltung von Fig. 28 sind, wird die Beschreibung dahingehend ausgelassen.
Im folgenden werden der Steuerschaltung 14 hinzugefügte neue Strukturen beschrieben. Die Steuerschaltung 14 ist mit dem D-Flipflop 33 mit festgelegten Anschlüssen ausgestattet. Das D-Flipflop 33 besitzt einen Datenanschluß (D) und einen Taktanschluß (C) und ist eine Schaltung, welche Datenwerte des Anschlusses D annimmt, die an einer signifikanten Impulsflanke des Anschlusses C als einem Zustand eingegeben werden, und den Zustand hält, bis die nächste signifikante Impulsflanke für einen Takteingang empfangen wird. Bei der vorliegenden Ausführungsform ist die signifikante Impulsflanke eine ansteigende Flanke. Jedoch kann die signifikante Impulsflanke eine abfallende Flanke sein. Sogar wenn der Wert des Anschlusses D verändert wird, wird der Ausgang Q nicht verändert, bis der nächste Takt aktiviert worden ist. Wenn die nächste Impulsflanke empfangen wird, erscheint der Wert des Anschlusses D an einem Ausgang Q. Fig. 34 zeigt ein Blockdiagramm, welches eine bestimmte Struktur des D-Flipflops 33 darstellt. Da die Struktur dieser Art des D-Flipflops 33 jedem bekannt ist, wird die entsprechende Beschreibung ausgelassen. Fig. 35 zeigt eine Wahrheitstabelle, welche die Beziehung zwischen dem Eingang und dem Ausgang des D-Flipflops 33 darstellt. Das Symbol "-" der Spalte des Anschlusses Q zeigt an, daß keine Veränderung gegenüber dem vorausgehenden Zustand erfolgt ist. Der Betrieb des D-Flipflops 33 (Fig. 34) wird dahingehend beschrieben, daß dann, wenn der festgelegte Anschluß (/S) und der Taktanschluß C einen niedrigen Pegel L aufweisen, sich der Anschluß Q auf einen hohen Pegel H verändert. Wenn demgegenüber der festgelegte Anschluß (/S) einen hohen Pegel H aufweist, ändert sich der Anschluß Q auf den Wert des Datenanschlusses D, wenn der Taktanschluß C von einem niedrigen Pegel auf einen hohen Pegel aktiviert wird, und es ändert sich nicht der Anschluß Q in anderen Fällen.
Im folgenden werden Operationen der Steuerschaltung 14 beschrieben, welche das obige D-Flipflop 33 enthält. Fig. 36 zeigt ein Zeitablaufsdiagramm, welches Operationen der Steuerschaltung 14 (Fig. 33) darstellt. Es versteht sich, daß verschiedene Signale innerhalb der Steuerschaltung 14 sich entsprechend den Zuständen des Signals TEST und des Signals CLOCK ändern. Im Falle der Testbetriebsart befinden sich wie für den Zeitablauf von (a) dargestellt sowohl das Signal TEST als auch das Signal CLOCK auf dem niedrigen Pegel. Als ein Ergebnis einer NICHTUND-Operation nimmt folglich das Gate der Mikrostromerzeugungsschaltung M3 einen hohen Pegel an, und die Mikrostromerzeugungsschaltung P3 wird ausgeschaltet. Das heißt, es wird kein Mikrostrom an der Steuerkontaktstelle P1 erfaßt.
Wenn sich die Einheit in die Testbetriebsart begibt, nimmt das Signal TEST einen hohen Pegel an. Wie für den Zeitablauf (b) dargestellt, nehmen dann, wenn das Signal TEST eines hohen Pegels einem festgelegten Anschluß (S) eingegeben wird, die Ergebnisse einer NICHTUND-Operation einen niedrigen Pegel an, da der Ausgang des Anschlusses Q ähnlich einen hohen Pegel aufweist. Folglich wird die Mikrostromerzeugungsschaltung M3 eingeschaltet. Das heißt, wenn der Mikrostrom an der Steuerkontaktstelle P1 in diesem Zeitablauf erfaßt wird, ist es möglich, zu erfassen, daß die Steuereinheit in die Testbetriebsart eintritt. Danach wird, wie in dem Zeitablauf (c) dargestellt, durch Eingeben des Signals CLOCK eines hohen Pegels die Mikrostromerzeugungsschaltung M3 ausgeschaltet. Folglich wird kein Mikrostrom an der Steuerkontaktstelle P1 erfaßt. Wenn kein Mikrostrom an der Steuerkontaktstelle P1 zu diesem Zeitablauf erfaßt wird, wird beurteilt, daß Signalpulse CLOCK geeignet erzeugt werden.
Danach wird durch erneutes Eingeben des Signals CLOCK der Zeitablauf bezüglich des Zustands (d) verschoben. In diesem Zeitablauf wird die Mikrostromerzeugungsschaltung M3 eingeschaltet. Das heißt, es ist dann, wenn der Mikrostrom wiederum in diesem Fall erfaßt wird, möglich, zu beurteilen, daß die Pulse des Signals CLOCK normal erzeugt werden. Jedesmal wenn das Taktsignal 41 eingegeben wird, werden hiernach die Zustände (c) und (d) wiederholt, und es ist durch Beurteilen, ob der Mikrostrom erfaßt werden konnte oder nicht, jedesmal wenn das Signal eingegeben wird, möglich, von außen zu bestätigen, ob das Signal CLOCK geeignet erzeugt worden ist oder nicht.
Wie oben beschrieben, ist es bei den bezüglich der vierten bis sechsten Ausführungsformen beschriebenen Erfindungen in einer mit der Testbetriebsart ausgestatteten Halbleiterspeichereinheit, welche Daten parallel schreibt und seriell liest, möglich, von außerhalb des Chips zu bestätigen, ob der Betrieb in dem Zustand der Testbetriebsart richtig stattfindet oder nicht. Zusätzlich wurde beschrieben, daß die vierten bis sechsten Ausführungsformen auf die ersten bis dritten Ausführungsformen angewandt werden könnten. Jedoch können Chips, welche Chiptests unter Verwendung des Signals TEST und des Signals CLOCK wie oben beschrieben durchführen, das Vorhandensein des Signals TEST und/oder das Vorhandensein des Signals CLOCK unter Verwendung der Struktur der vierten bis sechsten Ausführungsformen erfassen.
Bezüglich der vierten bis sechsten Ausführungsformen wird eine Steuerkontaktstelle (Chipwählanschluß) als Eingangsanschluß des Chips 10 (Fig. 1) erwähnt. Wenn jedoch bei dem Betrieb der Schaltung sogar dann keine Schwierigkeiten auftreten, wenn das Potential zum Erfassen des Mikrostroms eingegeben wird, können andere Eingangsanschlüsse verwendet werden.
Es versteht sich, daß die oben beschriebene Erfindung auf mannigfaltige Art und Weise verändert werden kann. Derartige Veränderungen weichen nicht vom Rahmen der Erfindung ab, und alle derartigen Modifizierungen ergeben sich für den Fachmann im Rahmen der zugehörigen Ansprüche.
Vorstehend wurde eine Halbleiterspeichereinheit offenbart. In einem Chip mit an vier Seiten vorgesehenen Kontaktstellen können I/O-Defekte des Chips mit auf zwei Seiten des Chips angewandten bzw. daran angelegten Testsonden bestimmt werden. Eine Halbleiterspeichereinheit besitzt Datenkontaktstellen, an welchen Daten eingegeben/ausgegeben werden und welche an zwei vorbestimmten Seiten angeordnet sind, und Steuerkontaktstellen, an welchen Steuerdaten eingegeben/ausgegeben werden und an anderen zwei Seiten angeordnet sind. Die Einheit enthält Testschaltungen, welche in Reihe und an entsprechende Datenkontaktstellen angeschlossen sind, und besitzt eine Registerschaltung. Die Registerschaltung hält und gibt eingegebene Daten auf der Grundlage eines Testsignals aus. Speicherelemente speichern Daten und sind an eine entsprechende Testschaltung angeschlossen. Zur Zeit des Testens speichern die Elemente die Daten von einer vorbestimmten Datenkontaktstelle und übertragen sie einer vorbestimmten Testschaltung. Die Registerschaltung liest die Daten in dem entsprechenden Speicherelement und gibt sie von der vorbestimmten Datenkontaktstelle über eine andere Registerschaltung aus.

Claims

1. Halbleiterspeichereinheit (10) mit einer Mehrzahl von Datenkontaktstellen (DQ) zur Eingabe und Ausgabe von Daten, welche an vorbestimmten zwei Seiten angeordnet sind, und einer Mehrzahl von Steuerkontaktstellen (P) zur Eingabe und Ausgabe von Steuerdaten, welche an zwei anderen Seiten angeordnet sind, mit:
einer Mehrzahl von in Reihe angeschlossenen Testschaltungen (21), wobei jede davon an entsprechende Datenkontaktstellen der in der Mehrzahl vorkommenden Datenkontaktstellen (DQ) angeschlossen ist und eine Registerschaltung (32, 42) besitzt, welche eingegebene Daten auf der Grundlage eines Testsignals hält und ausgibt; und
einer Mehrzahl von Speicherelementen, wobei jede davon Daten speichert und an eine entsprechende Testschaltung aus der Mehrzahl von Testschaltungen (21) angeschlossen ist,
wobei zur Zeit des Testens der Halbleiterspeichereinheit (10) die in der Mehrzahl vorkommenden Speicherelemente die an einer vorbestimmten Datenkontaktstelle aus der Mehrzahl von Datenkontaktstellen (DQ) eingegebenen Daten speichern und einer vorbestimmten Testschaltung übertragen, und
die Registerschaltung (32, 42) die in dem entsprechenden Speicherelement gespeicherten Daten liest und die Daten an der vorbestimmten Datenkontaktstelle (DQ) über eine andere Registerschaltung (32, 42) aus der Mehrzahl der in Reihe angeschlossenen Testschaltungen (21) ausgibt.

2. Halbleiterspeichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die vorbestimmte Testschaltung Daten für jede aus der Mehrzahl von Testschaltungen (21) empfängt, welche seriell an einer bestimmten Datenkontaktstelle eingegeben werden.

3. Halbleiterspeichereinheit nach Anspruch 2, dadurch gekennzeichnet, daß die vorbestimmte Datenkontaktstelle in Kontakt mit einer der anderen zwei Seiten der in der Mehrzahl vorkommenden Datenkontaktstellen (DQ) kommt.

4. Halbleiterspeichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die bestimmte Datenkontaktstelle in einer Mehrzahl vorhanden ist, und
die vorbestimmte Testschaltung Daten für jede aus der Mehrzahl von Testschaltungen (21) empfängt, welche parallel an der bestimmten Datenkontaktstelle eingegeben werden.

5. Halbleiterspeichereinheit nach Anspruch 4, dadurch gekennzeichnet, daß jede aus der Mehrzahl von Speicherelementen Daten für jede entsprechende Testschaltung speichert, und
die von der Registerschaltung der entsprechenden Testschaltung gelesenen Daten seriell an der bestimmten Datenkontaktstelle ausgegeben werden.

6. Halbleiterspeichereinheit nach Anspruch 5, dadurch gekennzeichnet, daß die bestimmte Datenkontaktstelle in Kontakt mit einer der anderen zwei Seiten aus der Mehrzahl von Datenkontaktstellen (DQ) kommt.

7. Halbleiterspeichereinheit nach Anspruch 4, dadurch gekennzeichnet, daß die in der Mehrzahl vorkommenden Testschaltungen (21) JTAG-Bereichsabtastregisterschaltungen (111) sind.

8. Halbleiterspeichereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die JTAG-Bereichsabtastregisterschaltung (111) die Daten von dem Speicherelement aufnimmt, welche der vorbestimmten Datenkontaktstelle ausgegeben werden.

9. Halbleiterspeichereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die JTAG-Bereichsabtastregisterschaltung das Speicherelement mit festgelegten geschriebenen Daten versieht, nachdem sie der bestimmten Datenkontaktstelle ausgegeben worden sind.

10. Halbleiterspeichereinheit nach Anspruch 4, dadurch gekennzeichnet, daß ein Intervall zwischen zwei der in der Mehrzahl vorkommenden Datenkontaktstellen (DQ) schmaler als der in der Mehrzahl vorkommenden Steuerkontaktstellen (P) ist.

11. Halbleiterspeichereinheit (10) mit:
einer Mehrzahl von Datenkontaktstellen (DQ), welche an zwei vorbestimmten Seiten angeordnet sind und an welchen Daten eingegeben und ausgegeben werden;
einer Mehrzahl von Steuerkontaktstellen (P), welche an zwei anderen Seiten angeordnet sind, die sich von den vorbestimmten zwei Seiten unterscheiden und an welchen Steuerdaten eingegeben und ausgegeben werden; und
einer Steuerschaltung (14), welche Operationen der Halbleiterspeichereinheit (10) steuert,
wobei die Steuerschaltung (14) eine innere Schaltung (12), welche an wenigstens eine der Steuerkontaktstellen (P) angeschlossen ist und auf die Halbleiterspeichereinheit (10) auf der Grundlage des an die Steuerkontaktstelle (P) angelegten Steuersignals einwirkt, eine Stromversorgung (16), welche Strom zuführt, und eine Stromerzeugungsschaltung (15) aufweist, welche den von der Stromversorgung (16) zugeführten Strom wenigstens einer der Steuerkontaktstellen (P) zuführt, wenn ein Testsignal den Testbetriebsartpegel aufweist.

12. Halbleiterspeichereinheit nach Anspruch 11, des weiteren gekennzeichnet durch:
Registerschaltungen (32, 42), von denen jede eingegebene Daten auf der Grundlage des Testsignals hält und ausgibt;
eine Mehrzahl von Testschaltungen (21), welche in Reihe angeschlossen sind; und
eine Mehrzahl von Speicherelementen, welche Daten speichern,
wobei zur Zeit des Testens die in der Mehrzahl vorkommenden Speicherelemente die an einer bestimmten Datenkontaktstelle aus der Mehrzahl von Datenkontaktstellen (DQ) eingegebenen Daten speichern und einer bestimmten Testschaltung übertragen und die Registerschaltungen (32, 42) die in dem entsprechenden Speicherelement gespeicherten Daten auf der Grundlage eines Taktsignals lesen und die Daten an der bestimmten Datenkontaktstelle über eine andere Registerschaltung aus der Mehrzahl von in Reihe angeschlossenen Testschaltungen (21) ausgeben, und
die Stromerzeugungsschaltung (15) den von der Stromversorgung (16) zugeführten Strom wenigstens einer der Steuerkontaktstellen (P) entsprechend dem Eingang einer Flanke des Taktsignals zuführt, wenn das Testsignal den Testbetriebsartpegel aufweist.

13. Halbleiterspeichereinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Stromerzeugungsschaltung (15) den von der Stromversorgung (16) zugeführten Strom wenigstens einer der Steuerkontaktstellen (P) entsprechend dem Eingang entweder einer ansteigenden Flanke oder einer abfallenden Flanke des Taktsignals zuführt.