DE10103614A1 - Halbleiterspeicher - Google Patents

Abstract

Ein Halbleiterspeicher (200) mit mehreren Bänken (10 und 20) aus Speicherzellen, in der eine Parallelprüf-Betriebsart erlauben kann, daß Bits aus jeder Bank parallel geprüft werden. Gemäß einer Ausführungsform kann der Halbleiterspeicher einen Datenverstärker (30) enthalten, der eine Auswahlschaltung (110), eine Datenleseschaltung (120), eine Datenausgabeschaltung (130), eine Steuerschaltung (140) und einen Komparator (C1) besitzt. In einer normalen Betriebsart kann die Auswahlschaltung (110) angeschlossen sein, um von den Speicherbänken (10 und 20) die E/A-Busse (IOAT/N und IOBT/N) zu empfangen, wobei sie basierend auf den Auswahlsteuersignalen (TR1 bis TR4) die von der Datenleseschaltung (120) zu verstärkenden Daten auswählen und an einen Schreib/Lese-Bus RWBST/N ausgeben kann. In einer Prüfbetriebsart kann die Auswahlschaltung (110) angeschlossen sein, um von den Speicherbänken (10 und 20) die E/A-Busse (IOAT/N und IOBT/N) zu empfangen, wobei sie die Daten von jeder Speicherbank (10 und 20) zu einer Datenleseschaltung (120) koppeln kann, um verstärkt und in den Komparator (C1) eingegeben zu werden. Der Komparator (C1) kann die Daten parallel vergleichen und ein Vergleichsergebnis an den Schreib/Lese-Bus RWBST/N ausgeben. In dieser Weise kann ein Datenverstärker (30) von mehreren Bänken (10 und 20) gemeinsamt verwendet werden und außerdem einen Parallelprüfbetrieb bereitstellen.

Description

TECHNISCHES GEBIET

Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterspeichervorrichtungen und insbesondere auf Halbleiterspeichervorrichtungen mit effizienter paralle­ ler Mehrbitprüfung.

HINTERGRUND DER ERFINDUNG

Eine Halbleiterspeichervorrichtung kann typischerweise in mehreren Bänken angeordnet sein, die unabhängig betrieben werden können. Jede Bank kann in mehreren Speicherzellen- Platten oder -Feldern angeordnet sein, die in Zeilen und Spalten angeordnete Speicherzellen enthalten. Die Spei­ cherzellen werden basierend auf den Zeilen- und Spalten- Adressenwerten ausgewählt.

In einer unabhängig betreibbaren Bank wird eine Zeile aus Speicherzellen durch eine niederwertige Adresse (Zeilen­ adresse) ausgewählt, die in einen Zeilendecodierer einge­ geben wird. Aus der ausgewählten Zeile aus Speicherzellen wird eine spezifische Zelle oder werden spezifische Zel­ len durch eine höherwertige Adresse (Spaltenadresse) aus­ gewählt, die in einen Spaltendecodierer eingegeben wird. Folglich kann ein Bit aus einer Speicherzelle oder einer Gruppe aus Speicherzellen ausgewählt werden, um aus einer Halbleiterspeichervorrichtung ausgelesen zu werden.

Bei der Leseoperation werden die durch den Adressenwert ausgewählten Daten über eine Datenleitung oder einen Ein­ gabe/Ausgabe-Bus (E/A-Bus) aus einem Speicherzellenfeld ausgegeben. Diese Daten können dann von einem Datenver­ stärker (DAMP) empfangen und an einen Schreib/Lese-Bus (RWBS) ausgegeben werden. Die Daten werden dann mittels eines Ausgabeverstärkers oder -puffers von der Halblei­ terspeichervorrichtung ausgegeben.

In einem Halbleiterspeicher, der in vier Bänken angeord­ net ist und 16 Daten-Eingabe/Ausgabe-Anschlußstifte be­ sitzt, wird es z. B. typischerweise 16 Schreib/Lese-Busse (RWBS) und 64 (16 × 4) Datenverstärker (DAMP) geben.

Ein Beispiel eines Blockschaltplans, der einen mit zwei Bänken konfigurierten Halbleiterspeicher zeigt, ist in Fig. 3 zu sehen.

Der Halbleiterspeicher nach Fig. 3 enthält zwei unabhän­ gig betreibbare Bänke (10 und 20), die als BANK A und BANK B gezeigt sind. Jede Bank (10 und 20) ist mittels eines E/A-Busses (IOAT/N und IOBT/N) mit einem Datenver­ stärker DAMP 40 verbunden. Jede Bank (10 und 20) enthält ihren eigenen DAMP 40. Dies ermöglicht durch die Verklei­ nerung der Länge des E/A-Busses vom Speicherzellenfeld zum DAMP eine vergrößerte Betriebsgeschwindigkeit des Halbleiterspeichers. Der Schreib/Lese-Bus RWBST/N emp­ fängt die Ausgabe des DAMPs 40. Typischerweise kann es je Datenanschlußstift auf einem Chip nur einen Schreib/Lese- Bus RWBST/N geben. Folglich kann es im Fall von 16 exter­ nen Datenanschlußstiften (x 16) nur 16 Schreib/Lese-Busse RWBST/N geben. Der Schreib/Lese-Bus RWBST/N und die E/A- Busse (IOAT/N und IOBT/N) enthalten sowohl eine "wahr"- als auch eine "nicht wahr"-Leitung, die die Daten und die komplementären Daten übertragen.

In einer normalen Lesebetriebsart ist nur ein DAMP 40 pro Schreib/Lese-Bus RWBST/N freigegeben. Dies basiert auf einem Datenverstärker-Freigabesignal DAE, das in Überein­ stimmung mit der aktivierten Bank (10 oder 20) aktiviert ist. Folglich ist zusehen, daß die BANK A 10 und die BANK B 20 den gleichen Schreib/Lese-Bus RWBST/N gemeinsam verwenden können, auf dem die Daten von irgendeiner der zwei Bänke (10 oder 20) ausgelesen werden können.

Um die Prüfzeit in einem Herstellungsabschnitt zu ver­ kleinern, werden jedoch Parallelprüf-Schemata implemen­ tiert, die es erlauben, daß mehrere Bits parallel gelesen werden und miteinander verglichen werden, wobei das Er­ gebnis des Vergleichs an einen Datenanschlußstift ausge­ geben wird. Dies wird z. B. erlauben, daß eine × 16-Vor­ richtung 32 Bits aufweist, die in einem Lesezyklus ge­ prüft werden, wodurch der Prüfdurchsatz vergrößert wird, wobei folglich die Prüfzeit verkleinert wird und deswegen die Herstellungskosten verkleinert werden.

In der Konfiguration nach Fig. 3 kann eine Parallelprüf- Betriebsart implementiert werden, indem beide Bänke (10 und 20) aktiviert werden und beiden DAMPs 40 erlaubt wird, aktiviert zu sein und als ein verdrahtetes ODER/NOR zu arbeiten, wobei der Schreib/Lese-Bus RWBST/N der Aus­ gang ist. Dies kann erreicht werden, indem die komplemen­ täre Datenleitung des Schreib/Lese-Busses RWBST/N auf ei­ nen hohen Logik/Spannungs-Pegel vorgeladen wird und jeder DAMP 40 entweder die "T" oder die "N" heruntergezogen hat (Anlegen eines tiefen Logik/Spannungs-Pegels), abhängig davon, ob die von der Bank (10 und 20) empfangenen Daten ein Logikwert null oder eins waren. In der Parallelprüf- Betriebsart wird der gleiche Daten-Logikwert von jeder Bank (10 und 20) ausgegeben, wodurch ein "Gut"-Zustand angezeigt wird, indem nur eine Datenleitung von dem Schreib/Lese-Bus RWBST/N heruntergezogen ist. Falls je­ doch die BANK A 10 einen anderen Daten-Logikwert als die BANK B 20 ausgibt, wird ein DAMP 40 eine der Datenleitun­ gen von dem Schreib/Lese-Bus RWBST/N herunterziehen, wäh­ rend der andere DAMP 40 die andere Datenleitung von dem Schreib/Lese-Bus herunterziehen wird, wobei auf diese Weise ein "Schlecht"-Zustand angezeigt wird. Der "Gut"- oder "Schlecht"-Zustand kann dann von einer (nicht ge­ zeigten) Erfassungsschaltungsanordnung erfaßt werden.

In Fig. 4 ist ein schematischer Stromlaufplan des her­ kömmlichen Datenverstärkers DAMP 40 dargelegt. Der her­ kömmliche Datenverstärker DAMP 40 kann in dem Halbleiter­ speicher nach Fig. 3 verwendet werden.

Der herkömmliche Datenverstärker 40 enthält die Differen­ tialverstärker (D1-D3), die Inverter (L20 und L21), die NOR-Gatter (L22 und L23) mit zwei Eingängen und die n-Ka­ nal-Pull-Down-Isolierschicht-Feldeffekttransistoren (IGFETs) (N5 und N6). Der in Fig. 4 veranschaulichte obere herkömmliche Datenverstärker 40 entspricht dem DAMP 40, der in Fig. 3 mit der BANK A 10 verbunden ist. Fig. 4 umfaßt außerdem den unteren herkömmlichen Datenverstärker 40, der als ein Kasten gezeichnet ist, wobei nur die Pull-Down-IGFETs (N7 und N8) veranschaulicht sind, wobei es jedoch selbstverständlich ist, daß der untere herkömm­ liche Datenverstärker 40 die gleichen Elemente wie der obere herkömmliche Datenverstärker 40 enthält. Der untere herkömmliche Datenverstärker 40 entspricht dem DAMP 40, der in Fig. 3 mit der BANK B 20 verbunden ist.

Der obere herkömmliche Datenverstärker 40 empfängt die Daten-E/A-Leitung IOAT und die komplementäre Daten-E/A- Leitung IOAN von der BANK A 10 als Eingaben. Der obere herkömmliche Datenverstärker 40 empfängt außerdem das Da­ tenverstärker-Freigabesignal DAEA als eine Eingabe, wobei die Ausgänge mit dem Schreib/Lese-Bus RWBST/N verbunden sind.

Der Betrieb des herkömmlichen Datenverstärkers 40 wird unter Bezugnahme auf den herkömmlichen Datenverstärker beschrieben, der mit der BANK A 10 verbunden ist. Wenn sich das Datenverstärker-Freigabesignal DAEA auf einem tiefen Logikpegel befindet, ist der obere herkömmliche Datenverstärker 40 nach Fig. 4 gesperrt. Der tiefe Logik­ pegel des Datenverstärker-Freigabesignals DAEA wird in die Differentialverstärker (D1-D3) eingegeben, wobei folglich die Differentialverstärker (D1-D3) in einen ge­ sperrten Zustand versetzt werden. Der tiefe Logikpegel des Datenverstärker-Freigabesignals DAEA breitet sich durch den Inverter L20 und die NOR-Gatter (L22 und L23) mit zwei Eingängen aus, um die Gates der n-Kanal-IGFETs (N5 und N6) auf einen tiefen Logikpegel zu zwingen, wobei folglich die n-Kanal-IGFETs (N5 und N6) in einen nicht­ leitenden Zustand versetzt werden.

Wenn sich das Datenverstärker-Freigabesignal DAEA auf ho­ hem Logikpegel befindet, sind die Differentialverstärker (D1 bis D3) freigegeben. Der Differentialverstärker D1 empfängt die Datenleitung IOAT an einem positiven Ein­ gangsanschluß und die komplementäre Datenleitung IOAN an einem negativen Eingangsanschluß, während der Differenti­ alverstärker D2 die Datenleitung IOAT an einem negativen Eingangsanschluß und die komplementäre Datenleitung IOAN an einem positiven Eingangsanschluß empfängt. Die Ausga­ ben des Differentialverstärkers D1 und des Differential­ verstärkers D2 werden dann in den positiven bzw. negati­ ven Eingangsanschluß des Differentialverstärkers D3 ein­ gegeben. In dieser Weise können durch das Anlegen des E/A-Busses IOAT/N an die Differentialverstärker (D1 und D2) in einer komplementären Weise die Variationen im Pro­ zeß oder in der Anordnung der Differentialverstärker (D1 und D2), die eine Unsymmetrie verursachen können, aufge­ hoben werden. Die Ausgabe des Differentialverstärkers D3 wird dann mittels eines NOR-Gatters L22 mit zwei Eingän­ gen an das Gate des n-Kanal-IGFETs N5 angelegt. Die Aus­ gabe des Differentialverstärkers D3 wird außerdem mittels des Inverters L21 und des NOR-Gatters L22 mit zwei Ein­ gängen an das Gate des n-Kanal-IGFETs N6 angelegt. Falls der E/A-Bus IOAT/N Daten in Form einer logischen Eins überträgt, wird in dieser Weise das Gate des n-Kanal- IGFETs N5 tief bleiben, während das Gate des n-Kanal- IGFETs N6 hoch wird, wobei folglich die Schreib/Lese-Bus­ leitung RWBSN entladen wird. Falls jedoch der E/A-Bus IOAT/N Daten in Form einer logischen Null überträgt, wird das Gate des n-Kanal-IGFETs N6 tief bleiben, während das Gate des n-Kanal-IGFETs N5 hoch wird, wobei folglich die Schreib/Lese-Busleitung RWBST entladen wird.

Es ist selbstverständlich, daß der untere herkömmliche Datenverstärker 40 in der gleichen Weise wie der obere herkömmliche Datenverstärker 40 arbeitet, mit der Aus­ nahme, daß der untere herkömmliche Datenverstärker 40 Eingänge besitzt, die anstatt der BANK A 10 der BANK B 20 entsprechen.

Die minimale Anzahl erforderlicher Datenverstärker 40 entspricht der Anzahl der Datenausgabe-Anschlußstifte an dem Chip. Um die Geschwindigkeit zu verbessern, enthält jedoch, wie erwähnt ist, der Halbleitersprecher nach Fig. 3 einen Datenverstärker 40 pro Anschlußstift in je­ der Bank. Dies wird außerdem eine Parallelprüf-Betriebs­ art erlauben, in der in einer Leseoperation mehr als ein Datenbit pro Datenausgabe-Anschlußstift geprüft werden kann, wobei folglich eine Verringerung der Prüfzeit und eine Verringerung der Herstellungskosten erlaubt wird.

Wenn die Datenverstärker 40 in jeder Bank angeordnet sind, wird jedoch die Größe des Chips vergrößert, wodurch die Herstellungskosten vergrößert werden, weil weniger Chips auf einen einzelnen Wafer gedruckt werden können.

Folglich gibt es zwei sich widersprechende Parameter, ei­ ner ist der Wunsch, die Anzahl der Bits zu erhöhen, die in einem Zyklus geprüft werden können, um den Prüfdurch­ satz zu vergrößern. Der andere ist der Wunsch, eine kleine Chip-Größe zu besitzen. Wenn ein einzelner Daten­ verstärker pro Datenausgabe-Anschlußstift verwendet wird (ein Datenverstärker wird von verschiedenen Bänken ge­ meinsam genutzt), wird die Chip-Größe verkleinert. Dann ist jedoch die Anzahl der Bits, die in einem Zyklus ge­ prüft werden kann, auf ein Bit pro Datenausgabe- Anschlußstift begrenzt. Falls alternativ mehr Datenver­ stärker auf dem Chip angeordnet sind, z. B. einer pro Bank pro Datenausgabe-Anschlußstift, kann eine parallele Prüfung den Prüfdurchsatz verbessern, aber die Chip-Größe wird vergrößert.

Mit Blick auf die obige Forderung wäre es wünschenswert, einen Halbleiterspeicher zu schaffen, in dem ein Daten­ verstärker mehr als ein Datenbit verarbeiten kann, wenn er sich in einer Parallelprüf-Betriebsart befindet, wo­ durch ein hoher Prüfdurchsatz erlaubt wird, ohne die Chip-Größe sehr zu vergrößern.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß den vorliegenden Ausführungsformen enthält eine Halbleiterspeichervorrichtung eine normale Lesebetriebs­ art und eine Parallelprüf-Betriebsart. Die Halbleiter­ speichervorrichtung enthält mehrere Bänke, die an einen Datenverstärker angeschlossen sind. In der normalen Be­ triebsart wählt der Datenverstärker die Daten von einer der Bänke und gibt sie an einen Schreib/Lese-Bus aus. In der Parallelprüf-Betriebsart vergleicht der Datenverstär­ ker die Daten von mehreren der Bänke und gibt ein Ver­ gleichsergebnis aus.

Gemäß einem Aspekt der Ausführungsformen enthält der Da­ tenverstärker eine Auswahlschaltung, die in einer norma­ len Betriebsart die Daten von einer Speicherbank aus­ wählt, während sie in einer Parallelprüf-Betriebsart die Daten von mehreren Bänken auswählt. Die Auswahlschaltung kann Auswahlgatter enthalten, die die Daten entsprechend einem Auswahlsteuersignal oder einer Bankadresse auswäh­ len.

Gemäß einem weiteren Aspekt der Ausführungsformen kann die Auswahlschaltung einen Multiplexer enthalten, der die Daten entsprechend einer Bankadresse auswählen kann.

Gemäß einem weiteren Aspekt der Ausführungsformen kann der Datenverstärker eine Datenleseschaltung enthalten, die in einer normalen Betriebsart ein Bit der gewählten Daten verstärken kann, während sie in einer Parallelprüf- Betriebsart mehrere ausgewählte Datenbits verstärken kann.

Gemäß einem weiteren Aspekt der Ausführungsformen kann die Datenleseschaltung mehrere Verstärkerschaltungen ent­ halten, wie z. B. Differentialverstärker, die in einer kaskadierten Weise konfiguriert sein können, um in einer normalen Betriebsart ein Bit der gewählten Daten zu ver­ stärken, während sie konfiguriert sein können, um einzeln zu arbeiten, um in einer Parallelprüf-Betriebsart mehrere ausgewählte Datenbits zu verstärken.

Gemäß einem weiteren Aspekt der Ausführungsformen kann die Datenleseschaltung eine Konfigurationsschaltung ent­ halten, die als Antwort auf ein Prüfsignal mehrere Ver­ stärkerschaltungen konfigurieren kann, so daß sie einzeln arbeiten, um mehrere Datenbits zu verstärken, oder daß sie in einer kaskadierten Weise arbeiten, um ein einzel­ nes Datenbit zu verstärken.

Gemäß einem weiteren Aspekt der Ausführungsformen kann der Datenverstärker eine Datenausgabeschaltung enthalten, die in einer normalen Betriebsart die ausgewählten Daten an einen Schreib/Lese-Bus ausgibt. In der Parallelprüf- Betriebsart kann der Datenverstärker gesperrt sein.

Gemäß einem weiteren Aspekt der Ausführungsformen kann der Datenverstärker einen Komparator enthalten, der in der Parallelprüf-Betriebsart mehrere Datenbits ver­ gleicht, die von der Datenleseschaltung herausgegeben werden, wobei er auf dem Schreib/Lese-Bus ein Vergleichs­ ergebnis erzeugt. Der Datenverstärker kann n-Kanal-Pull- Down-Transistoren enthalten, die mit den n-Kanal-Pull- Down-Transistoren in einer verdrahteten NOR-Konfiguration arbeiten, die in der Datenausgabeschaltung enthalten sein können.

Gemäß einem weiteren Aspekt der Erfindung kann der Kompa­ rator arbeiten, um einen Schreib/Lese-Bus zu entladen, wenn es ein Schlecht-Ergebnis des Vergleichs gibt, wäh­ rend er Daten ausgeben kann, wenn es ein Gut-Ergebnis des Vergleichs gibt.

Gemäß einem weiteren Aspekt der Erfindung kann der Kompa­ rator arbeiten, um eine logische Eins auszugeben, wenn es ein Gut-Ergebnis des Vergleichs gibt, und um eine logi­ sche Null auszugeben, wenn es ein Schlecht-Ergebnis des Vergleichs gibt.

Gemäß einem weiteren Aspekt der Erfindung kann der Daten­ verstärker eine Steuerschaltung enthalten, die ein Paral­ lelprüf-Betriebsart-Signal und ein Datenverstärker-Frei­ gabesignal empfängt. Die Steuerschaltung kann ein Ver­ stärker-Freigabesignal erzeugen, das von einer Datenlese­ schaltung empfangen wird. Die Steuerschaltung kann ferner ein Datenausgabeschaltung-Freigabesignal erzeugen, das von einer Datenausgabeschaltung empfangen wird. Die Steu­ erschaltung kann ein Komparator-Freigabesignal erzeugen, das von einer Komparatorschaltung empfangen wird. Die Steuerschaltung kann ein Verzögerungselement zum Verzö­ gern der Erzeugung des Komparator-Freigabesignals enthal­ ten.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Stromlaufplan eines Datenverstärkers gemäß einer ersten Ausführungsform der Erfindung.

Fig. 2 ist ein schematischer Blockschaltplan eines Halb­ leiterspeichers gemäß einer Ausführungsform der Erfin­ dung.

Fig. 3 ist ein schematischer Blockschaltplan eines her­ kömmlichen Halbleiterspeichers.

Fig. 4 ist ein Stromlaufplan eines herkömmlichen Daten­ verstärkers.

Fig. 5 ist ein Stromlaufplan eines Datenverstärkers gemäß einer zweiten Ausführungsform der Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Nun werden verschiedene Ausführungsformen der vorliegen­ den Erfindung unter Bezugnahme auf eine Anzahl Zeichnun­ gen ausführlich beschrieben.

In Fig. 2 ist ein Halbleiterspeicher gemäß einer ersten Ausführungsform dargelegt, wobei ihm das allgemeine Be­ zugszeichen 200 gegeben ist. Der Halbleiterspeicher 200 kann zwei unabhängig betreibbare Bänke (10 und 20) ent­ halten, die als BANK A und BANK B gezeigt sind. Unähnlich des herkömmlichen Zugangs, der in Fig. 3 gezeigt ist, teilt der Halbleiterspeicher 200 nach Fig. 2 einen Daten­ verstärker 30 zwischen beiden Bänken (10 und 20). Obwohl nur zwei Bänke (10 und 20) gezeigt sind, ist es selbst­ verständlich, daß im allgemeinen mehr als zwei Bänke (z. B. 2, 4, . . .) in dem Halbleiterspeicher 200 vorhanden sein können.

Jede Bank (10 oder 20) kann in mehreren Speicherzellen- Platten oder -Feldern angeordnet sein, die in Zeilen und Spalten angeordnete Speicherzellen enthalten. Die Spei­ cherzellen können basierend auf Zeilen- und Spalten-Ad­ ressenwerten ausgewählt werden. Jede Bank kann Speicher­ zellen, Leseverstärker, Zeilen- und Spaltendecodierer enthalten, die im allgemeinen wohlbekannt sind und folg­ lich aus der ausführlichen Beschreibung ausgelassen sind.

In dem Halbleiterspeicher 200 nach Fig. 2 kann die BANK A 10 und die BANK B 20 durch die E/A-Busse IOAT/N bzw. IOBT/N an den Datenverstärker DAMP 30 angeschlossen sein. Die E/A-Busse IOAT/N und IOBT/N werden verwendet, die Da­ ten zu und von der BANK A 10 bzw. BANK B 20 zu übertra­ gen. Obwohl es nicht gezeigt ist, können die E/A-Busse IOAT/N und IOBT/N an einen Schreibverstärker angeschlos­ sen sein, für eine ausführliche Beschreibung der Erfin­ dung ist der Schreibverstärker jedoch nicht notwendig, wobei er folglich aus der Zeichnung weggelassen werden kann.

Ein Datenverstärker DAMP 30 und ein (nicht gezeigter) Schreibverstärker können an einen Schreib/Lese-Bus RWBST/N angeschlossen sein. Der Schreib/Lese-Bus RWBST/N kann an einen Eingabe/Ausgabe-Puffer (E/A-Puffer) ange­ schlossen sein, der in einer Leseoperation die Daten an einen Daten-E/A-Anschlußstift anlegt und in einer Schreiboperation die Daten von einem Daten-E/A- Anschlußstift empfängt. Der Daten-E/A-Anschlußstift be­ findet sich außerhalb des Chips.

Wie angemerkt ist, teilt der Halbleiterspeicher 200 nach Fig. 2 unähnlich des in Fig. 3 gezeigten herkömmlichen Zugangs einen Datenverstärker 30 zwischen beiden Bänken (10 und 20).

In Fig. 1 ist ein Stromlaufplan eines Datenverstärkers 30 gemäß einer Ausführungsform dargelegt. Der Datenverstär­ ker 30 kann eine Auswahlschaltung 110, eine Datenlese­ schaltung 120, eine Datenausgabeschaltung 130, eine Steu­ erschaltung 140 und einen Komparator C1 enthalten.

Die Auswahlschaltung 110 kann angeschlossen sein, um auf dem E/A-Bus IOAT/N Daten von der BANK A 10 und auf dem E/A-Bus IOBT/N Daten von der BANK B 20 zu empfangen. Die Auswahlschaltung 110 kann außerdem angeschlossen sein, um die Auswahlsteuersignale (TR1-TR4) zu empfangen. Die Aus­ wahlschaltung 110 kann die Ausgaben an die Datenlese­ schaltung 120 bereitstellen. Die Auswahlsteuersignale (TR1-TR4) können bestimmen, welcher E/A-Bus (IOAT/N und/oder IOBT/N) zu der Datenleseschaltung 120 geleitet wird. Die Auswahlschaltung 110 kann vier Auswahlgatter (T11-12 bis T41-42) enthalten. Die Auswahlgatter (T11-12 bis T41-42) können angeschlossen sein, um jeweils die Auswahlsteuersignale (TR1-TR4) zu empfangen. Ein Auswahl­ gatter (T11-12 bis T41-42) kann einen Weg mit niedriger Impedanz zwischen einem E/A-Bus (IOAT/N oder IOBT/N) und einer Datenleseschaltung 120 schaffen, wenn sich sein Auswahlsteuersignal (TR1-TR4) in dem ausgewählten Zustand befindet, während er einen Weg mit hoher Impedanz zwi­ schen einem E/A-Bus (IOAT/N oder IOBT/N) und einer Daten­ leseschaltung 120 schaffen kann, wenn sich sein Auswahl­ steuersignal (TR1-TR4) in dem nicht ausgewählten Zustand befindet.

Die Datenleseschaltung 120 kann angeschlossen sein, um die Ausgaben aus der Auswahlschaltung 110 und ein Daten­ verstärker-Freigabesignal DAE zu empfangen. Die Datenle­ seschaltung 120 kann außerdem angeschlossen sein, um eine Ausgabe aus der Steuerschaltung 140 zu empfangen. Die Da­ tenleseschaltung 120 kann die Ausgaben an die Datenausga­ beschaltung 130 und den Komparator C1 bereitstellen. Die Datenleseschaltung 120 kann die Differentialverstärker (D1-D3) enthalten. Die Differentialverstärker (D1 und D2) können das Datenverstärker-Freigabesignal als ein Freiga­ besignal empfangen. Die Differentialverstärker (D1 und D2) können die Ausgaben aus der Auswahlschaltung 110 emp­ fangen, wobei sie die Ausgaben für den Komparator C1 und den Differentialverstärker D3 bereitstellen können. Der Differentialverstärker D3 kann eine Ausgabe aus der Steu­ erschaltung 140 als ein Freigabesignal empfangen. Der Differentialverstärker D3 kann eine Ausgabe für die Da­ tenausgabeschaltung 130 bereitstellen.

Die Datenausgabeschaltung 130 kann eine Ausgabe aus der Steuerschaltung 140 als ein Datenausgabe-Freigabesignal empfangen. Die Datenausgabeschaltung 130 kann außerdem eine Ausgabe aus der Datenleseschaltung 120 empfangen. Die Datenausgabeschaltung 130 kann Ausgaben an den Schreib/Lese-Bus RWBST/N bereitstellen. Die Datenausgabe­ schaltung 130 kann den Inverter L2, die NOR-Gatter (L3 und L4) mit zwei Eingängen und die n-Kanal-Pull-Down- IGFETs (N1 und N2) enthalten.

Die Steuerschaltung 140 kann ein Datenverstärker-Freiga­ besignal DAE und ein Parallelprüf-Freigabesignal PTEST empfangen, während sie Steuerausgaben für die Datenlese­ schaltung 120, die Datenausgabeschaltung 130 und den Kom­ parator C1 bereitstellen kann. Die Steuerschaltung kann die Inverter (L1 und L9), die NAND-Gatter (L10 und L11) mit 2 Eingängen und das Verzögerungselement L12 enthal­ ten.

Der Komparator C1 kann eine Steuerausgabe aus der Steuer­ schaltung 140 und die Ausgaben aus der Datenleseschaltung 120 empfangen, wobei er das Datenvergleichsergebnis am Schreib/Lese-Bus RWBST/N bereitstellen kann. Der Kompara­ tor C1 kann einen Inverter L5, die NOR-Gatter (L6 und L7) mit zwei Eingängen, das komplexe Logikgatter (UND-NOR) L8 und die n-Kanal-Pull-Down-IGFETs (N3 und N4) enthalten.

Nun wird der Betrieb des in Fig. 1 veranschaulichen Da­ tenverstärkers 30 erklärt.

In einem Bereitschafts- oder Vorladebetrieb befindet sich das Datenverstärker-Freigabesignal DAE auf einem tiefen Logikpegel, wobei der Datenverstärker 30 gesperrt sein kann. Der tiefe Logikpegel kann an einem Freigabeeingang der Differentialverstärker (D1 und D2) empfangen werden, der sie in einen Sperrzustand versetzen kann. Außerdem kann der tiefe Logikpegel des DAEs durch ein NAND-Gatter L10 empfangen werden, das folglich eine hohe Ausgabe er­ zeugt, die durch den Inverter L1 weiter invertiert werden kann. Folglich kann ein tiefer Logikpegel an einem Frei­ gabeeingang des Differentialverstärkers D3 bereitgestellt werden, der ihn in einen Sperrzustand versetzen kann. Die hohe Logikausgabe des NAND-Gatters L10 kann als Eingaben in die NOR-Gatter (L3 und L4) bereitgestellt werden, die die Gates der n-Kanal-IGFETs (N1 und N2) tief zwingen und folglich die Datenausgabeschaltung 130 sperren können. Der tiefe Logikpegel des DAEs kann außerdem durch das NAND-Gatter L11 empfangen werden, das folglich eine hohe Ausgabe erzeugt. Diese hohe Ausgabe kann durch das Verzö­ gerungselement L12 an den NOR-Gattern (L7 und L8) bereit­ gestellt werden. Folglich können die Gates der n-Kanal- IGFETs (N3 und N4) tief gezwungen werden, wodurch der Komparator C1 gesperrt wird.

In einer normalen Datenlesebetriebsart des Halbleiter­ speichers mit mehreren Bänken kann sich das Parallelprüf­ signal PTEST auf einem tiefen Pegel befinden. Eine Bank (10 oder 20) kann aktiviert sein, wobei sie auf einem E/A-Bus (IOAT/N oder IOBT/N) Daten erzeugen kann. In ei­ ner normalen Betriebsart kann zu einem Zeitpunkt nur aus einer der Bänke (10 oder 20) gelesen werden oder in sie geschrieben werden.

Als Beispiel wird angenommen, daß in der normalen Lesebe­ triebsart die Daten aus der BANK A 10 gelesen werden. Die Daten können von der BANK A 10 auf dem E/A-Bus IOAT/N er­ zeugt werden. Das Auswahlsteuersignal TR1 kann sich in einem aktiven Zustand (Hochpegelzustand) befinden, wobei folglich das Auswahlgatter T11-T12 die Daten auf dem E/A- Bus IOAT/N zu den positiven bzw. negativen Eingangsan­ schlüssen des Differentialverstärkers D1 leiten kann. Zum gleichen Zeitpunkt kann sich das Auswahlsteuersignal TR2 in einem aktiven Zustand befinden, wobei folglich das Auswahlgatter T21-T22 die Daten auf dem E/A-Bus IOAT/N zu den negativen bzw. positiven Eingangsanschlüssen des Dif­ ferentialverstärkers D2 leiten kann.

Kurz nachdem die Daten in die Eingangsanschlüsse der Dif­ ferentialverstärker (D1 und D2) eingegeben worden sind, wobei folglich erreicht wird, daß ein ausreichendes Span­ nungsdifferential zum Abtasten auftritt, kann das Daten­ verstärker-Freigabesignal DAE aktiv werden (Hochpegelzu­ stand). Wenn das DAE aktiv wird, können die Differential­ verstärker (D1 und D2) aktiv werden, wobei sie die abge­ tasteten Datenausgänge zu den positiven und negativen Eingangsanschlüssen des Differentialverstärkers D3 wei­ tertreiben können. Die Differentialverstärker (D1 und D2) können außerdem die abgetasteten Datenausgänge zu dem Komparator C1 bringen, weil sich jedoch das Parallelprüf­ signal PTEST in einem gesperrten Zustand befindet (Tief­ pegelzustand), kann ein hoher Logikpegel zum Eingang des NORs L7 und des NOR-Eingangs des komplexen Logikgatters L8 weitergetrieben werden. Folglich kann der Komparator C1 gesperrt werden, indem die Steuer-Gates der n-Kanal- IGFETs (N3 und N4) tief gezwungen werden. Der tiefe Lo­ gikpegel von PTEST kann verwendet werden, um das NAND- Gatter L10 mittels des Inverters L9 freizugeben. Weil das NAND-Gatter L10 freigegeben ist, wenn das DAE aktiv wird, kann der Differentialverstärker D3 freigegeben werden, nachdem sich das DAE durch das NAND L10 und den Inverter L1 ausbreitet. Folglich kann der Differentialverstärker D3 für die Datenausgabeschaltung 130 ein Ausgangssignal erzeugen, das den Datenlogikpegel auf dem E/A-Bus IOAT/N anzeigt. Weil sich das DAE auf einem hohen Logikpegel be­ findet, während sich das PTEST auf einem tiefen Logikpe­ gel befindet, kann das NAND L10 am Eingang der NOR-Gatter (L3 und L4) einen tiefen Logikpegel bereitstellen und sie folglich in einen freigegebenen Zustand versetzen. Falls die Datenleseschaltung 120 eine logische Eins auf dem E/A-Bus IOAT/N empfängt, kann folglich die Datenlese­ schaltung 120 eine Hochpegelausgabe am NOR L3 bereitstel­ len, das eine logische Null (einen tiefen Spannungspegel) am Gate des n-Kanal-IGFETs N1 erzeugen kann. Die Hochpe­ gelausgabe kann außerdem in den Inverter L2 eingegeben werden, der eine Tiefpegelausgabe erzeugt, die durch das NOR L4 empfangen werden kann. Das NOR L4 wiederum kann einen Hochpegelzustand (einen hohen Spannungspegel) am Gate des n-Kanal-IGFETs N2 erzeugen. Folglich kann die Schreib/Lese-Busleitung RWBSN durch den n-Kanal-IGFET N2 vom vorgeladenen hohen Pegel auf einen VSS- oder Massepe­ gel entladen werden. Falls die Datenleseschaltung 120 eine logische Null auf dem E/A-Bus IOAT/N empfängt, kann alternativ die Datenleseschaltung 120 eine Tiefpegelaus­ gabe am NOR L3 bereitstellen, das einen Hochpegelzustand (einen hohen Spannungspegel) am Gate des n-Kanal-IGFETs N1 erzeugen kann. Die Tiefpegelausgabe kann außerdem in den Inverter L2 eingegeben werden, der eine Hochpegelaus­ gabe erzeugt, die durch das NOR L4 empfangen werden kann, das am Gate des n-Kanal-IGFETs N2 einen Tiefpegelzustand (einen tiefen Spannungspegel) erzeugen kann. Folglich kann die Schreib/Lese-Busleitung RWBST durch den n-Kanal- IGFET N1 von dem vorgeladenen hohen Pegel auf einen VSS- oder Massepegel entladen werden.

Wenn der Datenverstärker 30 Daten aus der BANK B 20 liest, kann er im allgemeinen in der gleichen Weise ar­ beiten, wie wenn er Daten aus der BANK A 10 liest, mit der Ausnahme, daß die Auswahlsteuersignale (TR3 und TR4) aktiviert sein können, während die Auswahlsteuersignale (TR1 und TR2) gesperrt sein können.

Wenn Daten aus der BANK A 10 gelesen werden, können folg­ lich die Auswahlsteuersignale (TR1 und TR2) aktiviert sein, während die Auswahlsteuersignale (TR3 und TR4) ge­ sperrt sein können. Wenn jedoch Daten aus der BANK B 20 gelesen werden, können die Auswahlsteuersignale (TR3 und TR4) aktiviert sein, während die Auswahlsteuersignale (TR1 und TR2) gesperrt sein können. In einer normalen Le­ sebetriebsart können die Auswahlsteuersignal als eine Bankadresse gesehen werden, wobei die Auswahlsteuersig­ nale (TR1 und TR2) einer Adresse der BANK A entsprechen, während die Auswahlsteuersignale (TR3 und TR4) einer Ad­ resse der BANK B entsprechen.

Nun wird der Betrieb des Datenverstärkers 30 erklärt, wenn der Halbleiterspeicher 200 in einer Parallelprüf-Be­ triebsart arbeitet.

In Fig. 1 kann sich in einer Parallelprüf-Betriebsart das Parallelprüfsignal PTEST auf einem hohen Logikpegel be­ finden, wobei die Auswahlsteuersignale (TR1 und TR4) freigegeben sein können, während die Auswahlsteuersignale (TR2 und TR3) gesperrt sein können. Befindet sich PTEST auf einem hohen Logikpegel, kann der Differentialverstär­ ker D3 mittels des Inverters L9, des NAND-Gatters L10 und des Inverters L1 durch die Steuerschaltung 140 gesperrt werden, wobei der Inverter L1 einen tiefen Logikpegel an den Freigabeeingang des Differentialverstärkers D3 an­ legt. Die Datenausgabeschaltung 130 kann außerdem mittels des Inverters L9 und des NAND-Gatters L10 gesperrt wer­ den, wobei das NAND-Gatter L10 einen Hochpegelzustand an einen Eingang der NOR-Gatter (L3 und L4) anlegt.

In einer Parallelprüf-Betriebsart können die Daten in der BANK A 10 und in der BANK B 20, die durch eine Zeilen- und Spaltenadresse ausgewählt wird, jeweils an die E/A- Busse (IOAT/N und IOBT/N) angelegt werden. Die Daten aus der BANK A 10 können durch die Auswahlgatter T11-T12 in den Differentialverstärker D1 eingegeben werden. Die Da­ ten aus der BANK B 20 können durch die Auswahlgatter T41-T42 in den Differentialverstärker D2 eingegeben wer­ den. Das Datenverstärker-Freigabesignal DAE kann dann auf einen hohen Logikpegel aktiviert werden, wobei es folg­ lich die Differentialverstärker (D1 und D2) aktiviert. Die Differentialverstärker (D1 und D2) können die empfan­ genen Daten verstärken und sie als Eingaben an den Kompa­ rator C1 anlegen. Weil sich PTEST auf einem hohen Logik­ pegel befindet, kann dann der Komparator C1 mittels des NAND-Gatters L11 und des Verzögerungselements L12 durch das DAE freigegeben werden. Das Verzögerungselement L12 kann helfen, zu sichern, daß die Differentialverstärker (D1 und D2) die Daten von den E/A-Bussen (IOAT/N und IOBT/N) auf ein ausreichendes Potentialniveau verstärkt haben, um vom Komparator C1 richtig ausgewertet zu wer­ den. Das Verzögerungselement L12 kann ein Verzögerungs­ element für eine einzelne Flanke sein (in diesem Beispiel eine Verzögerung bei der negativen Flanke), wobei es aber nicht darauf eingeschränkt ist, um eine verzögerte Frei­ gabe des Komparators C1 aber eine schnelle Sperrung des Komparators C1 zu sichern.

Es wird angemerkt, daß in der Parallelprüf-Betriebsart die Daten aus der BANK A 10 in einer nicht invertierenden Weise in den Differentialverstärker D1 eingegeben werden können, wobei aber die Daten aus der BANK B 20 in einer invertierenden Weise in den Differentialverstärker D2 eingegeben werden können. Wenn die aus den Bänken (10 und 20) gelesenen Daten übereinstimmen (sich auf dem gleichen Logikpegel befinden) werden folglich die Differentialver­ stärker (D1 und D2) Ausgaben auf in Bezug zueinander ent­ gegengesetzten Logikpegeln besitzen. Wenn z. B. der E/A- Bus IOAT/N Daten mit einem hohen Logikpegel überträgt, kann der Differentialverstärker D1 eine Ausgabe mit einem hohen Logikpegel erzeugen und umgekehrt. Wenn jedoch der E/A-Bus IOBT/N Daten mit einem hohen Logikpegel über­ trägt, kann der Differentialverstärker D2 eine Ausgabe mit einem tiefen Logikpegel erzeugen und umgekehrt.

In einem Fall, in dem die Daten auf den E/A-Bussen (IOAT/N und IOBT/N) nicht übereinstimmen, befinden sich die Ausgänge der Differentialverstärker (DT und D2) auf dem gleichen Logikpegel. Dies sichert, daß wenigstens ein Eingang in das NOR L6 eine logische Eins sein kann, wobei sich folglich der Ausgang des NORs L6 in einem Tiefpegel­ zustand befinden kann, der das Gate des n-Kanal-IGFETs N3 hoch zwingt. Außerdem kann sich wenigstens ein Eingang in den UND-Abschnitt des komplexen Logikgatters L8 in einem Tiefpegelzustand befinden, wobei folglich der Ausgang des komplexen Logikgatters L8 das Gate des n-Kanal-IGFETs N4 hoch zwingen kann. Wenn die Gates der n-Kanal-IGFETs (N3 und N4) beide hoch sind, werden beide Schreib/Lese-Daten­ leitungen des Schreib/Lese-Busses RWBST/N auf einen tie­ fen Logikpegel (VSS) gezogen.

In dem Fall, in dem beide E/A-Busse (IOAT/N und IOBT/N) logische Einsen übertragen, kann sich der Ausgang des Differentialverstärkers D1 in einem Hochpegelzustand be­ finden, während sich der Ausgang des Differentialverstär­ kers D2 in einem Tiefpegelzustand befinden kann. Folglich können sich beide Eingänge in das NOR L6 in einem Tiefpe­ gelzustand befinden, wobei eine Hochpegelausgabe erzeugt wird. Diese an einen Eingang des NORs L7 angelegte Hoch­ pegelausgabe zwingt das Gate des N-Kanal-IGFETs N3 auf einen tiefen Logikpegel. Außerdem können sich beide Ein­ gänge in den UND-Abschnitt des komplexen Logikgatters L8 im Tiefpegelzustand befinden, dies zwingt das Gate des N- Kanal-IGFETs N4 auf einen hohen Logikpegel. Wenn sich das Gate des N-Kanal-IGFETs N3 auf einem tiefen Logikpegel und das Gate des n-Kanal-IGFETs N4 auf einem hohen Logik­ pegel befinden, verbleibt die Schreib/Lese-Datenleitung RWBST auf dem vorgeladenen hohen Pegel, während die Schreib/Lese-Datenleitung RWBSN auf einen tiefen Logikpe­ gel gezogen wird. Dies zeigt einen Zustand der Überein­ stimmung des Datenwertes Eins an.

In dem Fall, in dem beide E/A-Busse (IOAT/N und IOBT/N) logische Nullen übertragen, kann sich der Ausgang des Differentialverstärkers D1 in einem Tiefpegelzustand be­ finden, während sich der Ausgang des Differentialverstär­ kers D2 in einem Hochpegelzustand befinden kann. Folglich können sich beide Eingänge in das NOR L6 in einem Hochpe­ gelzustand befinden, wobei eine Tiefpegelausgabe erzeugt wird. Diese an einen Eingang des NOR L7 angelegte Tiefpe­ gelausgabe zwingt das Gate des N-Kanal-IGFETs N3 auf ei­ nen hohen Logikpegel. Außerdem können sich beide Eingänge in den UND-Abschnitt des komplexen Logikgatters L8 im Hochpegelzustand befinden, dies zwingt das Gate des N-Ka­ nal-IGFETs N4 auf einen tiefen Logikpegel. Wenn sich das Gate des N-Kanal-IGFETs N3 auf einem hohen Logikpegel und das Gate des n-Kanal-IGFETs N4 auf einem tiefen Logikpe­ gel befinden, verbleibt die Schreib/Lese-Datenleitung RWBSN auf dem vorgeladenen hohen Pegel, während die Schreib/Lese-Datenleitung RWBST auf einen tiefen Logikpe­ gel gezogen wird. Dies zeigt einen Zustand der Überein­ stimmung des Datenwertes Null an.

Zusammenfassend kann der Komparator C1 den Wahr-Datenwert an den Schreib/Lese-Bus RWBSN/T anlegen, wenn die aus den Bänken (10 und 20) gelesenen Daten übereinstimmen. Falls z. B. beide Datenwerte sich im Tiefpegelzustand befinden oder logische Nullen sind, gibt es eine Übereinstimmung, wobei der Komparator C1 die Schreib/Lese-Datenleitung RWBST herunterzieht und auf diese Weise eine Übereinstim­ mung anzeigt, bei der beide Bits Nullen sind. Falls beide Datenwerte sich im Hochpegelzustand befinden oder Togi­ sche Einsen sind, dann gibt es eine Übereinstimmung, wo­ bei der Komparator C1 die Schreib/Lese-Datenleitung RWBSN herunterzieht und auf diese Weise eine Übereinstimmung anzeigt, bei der beide Bits Einsen sind. In dem Fall, in dem die Daten nicht übereinstimmen, ist der Datenwert aus einer Bank (10 oder 20) eine logische Null, während der Datenwert aus der anderen Bank (10 oder 20) eine logische Eins ist. In diesem Fall eines Fehlers oder der Nichtko­ inzidenz werden beide Schreib/Lese-Datenleitungen von dem Schreib/Lese- Datenbus RWBST/N in den Tiefpegelzustand oder auf Massepegel (VSS-Pegel) gezogen.

Die Tabelle I legt die Beziehung zwischen der Datenaus­ gabe aus den Bänken (10 und 20) und dem Schreib/Lese-Bus RWBST/N dar, wenn der Halbleiterspeicher in der Paral­ lelprüf-Betriebsart arbeitet.

Tabelle I

Wie angemerkt ist, kann in einem herkömmlichen Typ eines Halbleiterspeichers ein Datenverstärker für jede Bank vorgesehen sein. Dies erlaubt Parallelprüf-Operationen, es kann aber die nachteilige Wirkung der Vergrößerung der Chipgröße besitzen. Um die Chipgröße zu verkleinern, kann ein Datenverstärker gemeinsam verwendet werden, dies kann jedoch die Parallelprüf-Fähigkeiten begrenzen.

In der offenbarten Ausführungsform kann ein Datenverstär­ ker 30 von mehreren Bänken gemeinsam verwendet werden, wobei noch immer ein Parallelprüf/Mehrbitprüf-Betrieb er­ möglicht ist. Es wird angemerkt, daß die Ausführungsform nach Fig. 1 in der Parallelprüf-Betriebsart die Differen­ tialverstärker (D1-D3) anders als in der herkömmlichen Lesebetriebsart konfigurieren kann, wobei folglich die Parallelprüf-Betriebsart ohne zusätzliche Differential­ verstärker (D1-D3) implementiert sein kann. Spezieller können in einer herkömmlichen Lesebetriebsart die Diffe­ rentialverstärker (D1-D3) gemeinsam verwendet werden, wo­ bei sie in einer kaskadierten Weise angeordnet sind, um ein einzelnes Bit der empfangenen Daten zu verstärken. In der Parallelprüf-Betriebsart können jedoch die Differen­ tialverstärker (D1 und D2) verwendet werden, um separate Datenelemente einzeln zu verstärken, die parallel zu prü­ fen sind.

In Fig. 5 ist ein Stromlaufplan eines Datenverstärkers gemäß einer Ausführungsform dargelegt, der von vier Bän­ ken gemeinsam verwendet werden kann, wobei ihm das allge­ meine Bezugszeichen von 500 gegeben ist. Der Datenver­ stärker 500 kann eine Auswahlschaltung 5101 eine Datenle­ seschaltung 520, eine Datenausgabeschaltung 530, eine Steuerschaltung 540 und einen Komparator C2 enthalten.

Die Auswahlschaltung 510 kann die Auswahlgatter (60 und 61) enthalten. Jedes Auswahlgatter (60 und 61) kann ein Vier-zu-Eins-Selektor oder -Multiplexer sein. Das Aus­ wahlgatter 60 kann basierend auf dem Wert einer 2-Bit- Bankadresse BAO/l eine E/A-Busleitung (IOAT-IODT) durch­ leiten. Das Auswahlgatter 61 kann basierend auf dem Wert einer 2-Bit-Bankadresse BAO/1 eine E/A-Busleitung (IOAN-IODN) durchleiten. In dieser Weise kann der E/A-Bus (IOAT/N-IODT/N) einer Bank (BANK A-D) in einer normalen Lesebetriebsart an die Datenleseschaltung 520 angeschlos­ sen sein.

Die Datenleseschaltung 520 kann vier Differentialverstär­ ker (D1 bis D4) und eine Prüfkonfigurationsschaltung 550 enthalten. In einer normalen Datenlesebetriebsart kann die Prüfkonfigurationsschaltung 550 die Daten von der Auswahlschaltung 520 zu den Differentialverstärkern (D1 und D2) leiten. In einer normalen Datenlesebetriebsart kann die Prüfkonfigurationsschaltung 550 außerdem die Differentialverstärker (D1 bis D4) konfigurieren, so daß sie in einer kaskadierten Konfiguration arbeiten können. Der Differentialverstärker D1 kann konfiguriert sein, um die Daten von einem ausgewählten E/A-Bus (IOAT/N-IODT/N) in einer nicht invertierten Weise zu empfangen. Der Dif­ ferentialverstärker D2 kann konfiguriert sein, um die Da­ ten von einem ausgewählten E/A-Bus (IOAT/N-IODT/N) in ei­ ner invertierten Weise zu empfangen. Der Differentialver­ stärker D3 kann als mit den Differentialverstärkern (D1 und D2) kaskadiert betrachtet werden, um deren Ausgaben zu empfangen, so daß er die nicht invertierten Daten ver­ stärkt. Der Differentialverstärker D4 kann als mit den Differentialverstärkern (D1 und D2) kaskadiert betrachtet werden, um deren Ausgaben zu empfangen, so daß er die in­ vertierten Daten verstärkt. Folglich kann in einer norma­ len Lesebetriebsart die Datenleseschaltung 520 nicht in­ vertierte und invertierte Daten für die Datenausgaben­ schaltung 530 erzeugen.

In einer Parallelprüf-Betriebsart kann die Prüfkonfigura­ tionsschaltung 550 die Differentialverstärker (D1 bis D4) so konfigurieren, daß sie arbeiten können, um die Daten von jedem der E/A-Busse (IOAT/N bis IODT/N) einzeln zu empfangen und zu verstärken. Diese Daten können dann in einen Komparator C2 eingegeben werden. In dieser Weise können Daten von allen vier Bänken für einen Vier-Bit-Pa­ rallelprüf-Vergleich empfangen und verstärkt werden.

Die Prüfkonfigurationsschaltung 550 kann die Auswahlgat­ ter (50 bis 57) enthalten. Die Auswahlgatter können Zwei­ zu-Zwei-Selektoren und oder -Multiplexer sein, die ein Parallelprüfsignal PTEST als ein Auswahlsteuersignal emp­ fangen. In einer normalen Betriebsart ist PTEST tief, wo­ bei die Auswahlgatter (50 bis 57) den "A"-Eingang zum Ausgang "Y" leiten können. In dieser Weise kann ein E/A- Bus (IOAT/N-IODT/N), der durch die Auswahlschaltung 510 ausgewählt werden kann, zu den Differentialverstärkern (D1 und D2) geleitet werden, wobei die Differentialver­ stärker (D1 bis D4) in einer kaskadierten Konfiguration konfiguriert sein können. In einer Parallelprüf-Betriebs­ art ist jedoch PTEST hoch, wobei die Auswahlgatter (50 bis 57) den "B"-Eingang zu dem Ausgang "Y" leiten können. In dieser Weise kann jeder Differentialverstärker (D1 bis D4) konfiguriert werden, um eine Eingabe von einem sepa­ raten E/A-Bus (IOAT/N bis IODT/N) zu empfangen. Speziel­ ler kann der Differentialverstärker D1 die Daten vom IOAT/N empfangen. Der Differentialverstärker D2 kann die Daten vom IOBT/N empfangen. Der Differentialverstärker D3 kann die Daten vom IOCT/N empfangen. Der Differentialver­ stärker D4 kann die Daten vom IODT/N empfangen.

Die Differentialverstärker (D1 bis D4) können das Daten­ verstärker-Freigabesignal DAE empfangen und von ihm frei­ gegeben/gesperrt werden.

Die Datenausgabeschaltung 530 und die Steuerschaltung 540 können im allgemeinen in einer ähnlichen Weise wie die Ausgabeschaltung 130 und die Steuerschaltung 140 in der Ausführungsform nach Fig. 1 arbeiten.

Der Komparator C2 kann an den Eingangsanschlüssen (IN1 bis IN4) die vier Datenbits empfangen. Der Komparator C2 kann eine Vier-Bit-Vergleichschaltung sein, wobei er, wenn eine Parallelprüf-Betriebsart freigegeben ist, ein Vergleichsergebnis (QT und QN) für die Gates der n-Kanal- IGFETs (N3 bzw. N4) erzeugen kann. Falls alle vier in den Komparator C2 eingegebenen Datenbits eine logische Eins sind, verbleibt der RWBST hoch, während der RWBSN tief gezogen wird, wobei auf diese Weise ein Vergleich-Eins- Gut-Zustand angezeigt wird. Falls alle vier in den Kompa­ rator C2 eingegebenen Datenbits eine logische Null sind, wird der RWBST tief gezogen, während der RWBSN hoch bleibt, wobei auf diese Weise ein Vergleich-Null-Gut-Zu­ stand angezeigt wird. Wenn irgendwelche der vier in den Komparator C2 eingegebenen Datenbits andere Logikpegel aufweisen als irgendwelche von den anderen, dann werden sowohl der RwBST als auch der RWBSN tief gezogen, wobei ein Vergleich-Schlecht-Zustand angezeigt wird.

Der Datenverstärker 500 kann die Daten von vier verschie­ denen Bänken (BANKS A-D) auf den E/A-Bussen (IOAT/N-IODT/N) empfangen. In einer normalen Lesebe­ triebsart kann der Datenverstärker 500 die Daten aus ei­ ner Bank (BANK A, B, C oder D) auf dem Schreib/Lese-Bus RWBST/N ausgeben. Der E/A-Bus (IOAT/N-IODT/N), der die vom Datenverstärker 500 ausgegebenen Daten aufweisen soll, kann basierend auf einer 2-Bit-Bankadresse BAO/1 ausgewählt werden. In der Parallelprüf-Betriebsart kann der Datenverstärker 500 jedoch Daten von allen vier Bän­ ken (BANK A, B, C und D) empfangen, wobei er die Daten vergleichen kann, um zu sehen, ob es eine Koinzidenz oder Übereinstimmung gibt, wobei er demzufolge an dem Schreib/Lese-Bus RWBS/N einen Gut/Schlecht-Zustand ausge­ ben kann.

Es ist selbstverständlich, daß die Daten gemäß einem Zei­ len- und Daten-Adressenwert aus einer Bank gewählt werden können. In einer normalen Lesebetriebsart kann außerdem in einem Lesezyklus nur eine Bank aktiv sein, wobei je­ doch zu einem gegebenen Zeitpunkt bis zu vier Bänke aktiv sein können, während von dem Datenverstärker 500 nur aus einer Bank Daten ausgelesen werden können.

Es wird angemerkt, daß in der Ausführungsform nach Fig. 5 nur vier Differentialverstärker verwendet werden können, um Daten zu lesen oder eine parallele Prüfung an den Da­ ten aus den vier verschiedenen Bänken auszuführen. In der Ausführungsform nach Fig. 1 können sechs Differentialver­ stärker benötigt werden. Folglich können die vier Diffe­ rentialverstärker nicht als eine Vergrößerung der Chip­ größe gesehen werden, sondern sie können als eine Gesamt­ verkleinerung der Chipgröße gesehen werden.

In den Ausführungsformen nach Fig. 1 und Fig. 5 werden die wirklichen Daten ausgegeben, die eine Übereinstimmung anzeigen, wenn es eine Parallelprüf-Operation mit einem Zustand der Datenübereinstimmung gibt. Es wird z. B. ein Hochpegelzustand ausgegeben, um eine Übereinstimmung von Daten-Einsen anzuzeigen, während ein Tiefpegelzustand ausgegeben wird, der eine Übereinstimmung von Daten-Nul­ len anzeigt. Dies kann in einer erwarteten Datentyp-Pa­ rallelprüfung verwendet werden, um zu vergleichen, ob die Übereinstimmung mit den erwarteten Daten (null oder eins) übereinstimmt, die in den Halbleiterspeicher geschrieben wurden.

Es kann jedoch eine weitere Ausführungsform verwendet werden. Wenn z. B. ein Datenvergleich einen Fehler an­ zeigt, kann der Datenverstärker (30 oder 500) einen Wert null ausgeben. Wenn der Datenvergleich einen Gut-Zustand anzeigt, kann der Datenverstärker (30 oder 500) einen Wert eins ausgeben.

Die Tabelle II zeigt die Logikpegel für das Obige in dem Fall des Datenverstärkers 30 nach Fig. 1.

Tabelle II

Der Komparator 500 in der Ausführungsform nach Fig. 5 kann außerdem modifiziert sein, um ähnliche Ausgaben zu geben, wie sie in Tabelle II für einen Vier-Bit-Paral­ lelprüf-Vergleich gezeigt sind.

In den in den Fig. 1 und 5 offenbarten Ausführungsformen kann der Schreib/Lese-Bus RWBST/N hoch vorgeladen sein, wobei unerwünschte Störsignale eine Busleitung in dem Schreib/Lese-Bus RWBST/N irrtümlich entladen können. Es kann folglich unter Bezugnahme auf die Ausführungsform nach den Fig. 1 und 5 angemerkt werden, daß die Taktungen des Freigebens der Datenleseschaltungen (120 und 520), der Datenausgabeschaltungen (130 und 530) und der Kompa­ ratoren (C1 und C2) eingestellt werden können, um irrtüm­ liche Störsignale an den Gates der n-Kanal-Pull-Down- IGFETS (N1 bis N4) zu beseitigen.

Es ist selbstverständlich, daß die obenbeschriebenen Aus­ führungsformen beispielhaft sind, wobei die vorliegende Erfindung nicht auf diese Ausführungsformen eingeschränkt werden sollte. So sind z. B. Parallelprüf-Beispiele für 2-Bit- und 4-Bit-Parallelprüfung angegeben worden. Die Parallelprüf-Schaltungsanordnung kann konstruiert sein, um jegliche Mannigfaltigkeit von Bits parallel zu prüfen. In die Parallelprüf-Betriebsart kann durch die Verwendung einer "Schlüssel"-Adresse in Kombination mit einem Prüf­ eintritts-Betriebsartzyklus oder durch die Verwendung ei­ ner Prüfspannung eingetreten werden, die an einen exter­ nen Anschlußstift oder eine Bondverbindungs-Anschlußinsel angelegt wird, um nur ein paar Beispiele zu nennen.

Die Verzögerungsschaltungen L12 können kapazitive Ele­ mente, widerstandsbehaftete Elemente und/oder Lang-Kanal- Typ-Transistoren enthalten, um eine Ausbreitungsverzöge­ rung zu erzeugen, um nur ein paar Beispiele zu nennen.

Obwohl der Datenverstärker (30 und 500) mit Bezug auf ei­ nen Ausgang (N1 bis N4) des Vorladungs/Entladungs-Typs beschrieben worden ist, ist es selbstverständlich, daß ein Pull-Up-Transistor (wie z. B. ein p-IGFET) verwendet werden kann. Der Komparator (C1 und C2) kann außerdem die Treibertransistoren gemeinsam verwenden, indem die n-Ka­ nal-IGFETs (N1 bis N4) durch zwei n-Kanal-Transistoren ersetzt werden und die Ausgaben der Logikgatter (L3 und L4) drei Zustände erhalten, wenn er sich in der Paral­ lelprüf-Betriebsart befindet, oder indem die Ausgänge der Logikgatter (L7 und L8) drei Zustände erhalten, wenn er sich in einer normalen Betriebsart befindet.

Die Differentialverstärker (D1 bis D4) können Differenti­ alverstärker vom Stromspiegeltyp oder Differentialver­ stärker vom Einklink-Leseverstärkertyp sein, wobei sie Bezugspegel für die Logikreferenzen der Datensignale ent­ halten können, um nur ein paar Beispiele zu nennen.

Wie angemerkt ist, kann in einem herkömmlichen Halblei­ terspeicher ein Datenverstärker für jede Bank vorgesehen sein. Dieser erlaubt Parallelprüf-Operationen, er kann aber die nachteilige Wirkung der Vergrößerung der Chip­ größe besitzen. Um die Chipgröße zu verkleinern, kann ein Datenverstärker gemeinsam verwendet werden, dies kann je­ doch die Parallelprüf-Fähigkeiten begrenzen. Es ist ein Parallelprüf-Schema offenbart worden, das erlauben kann, daß mehrere Bänke aus Speicherzellen geprüft werden, ohne einen Datenverstärker in jeder Bank hinzuzufügen.

Während die hierin dargelegten verschiedenen speziellen Ausführungsformen ausführlich beschrieben worden sind, könnte folglich die vorliegende Erfindung verschiedenen Änderungen, Ersetzungen und Umgestaltungen unterworfen werden, ohne vom Geist und Umfang der Erfindung abzuwei­ chen. Demzufolge ist es deshalb beabsichtigt, daß die vorliegende Erfindung nur eingeschränkt ist, wie durch die beigefügten Ansprüche definiert ist.

Claims (20)

1. Halbleiterspeichervorrichtung (200) mit einer normalen Lesebetriebsart und einer Parallelprüf-Betriebs­ art, umfassend:
eine erste Bank (10) aus Speicherzellen, die ein erstes Datenbit bereitstellt, wenn sie adressiert wird;
eine zweite Bank (20) aus Speicherzellen, die ein zweites Datenbit bereitstellt, wenn sie adressiert wird;
einen Datenverstärker (30), der so angeschlossen ist, daß er das erste Datenbit von der ersten Bank und das zweite Datenbit von der zweiten Bank empfängt;
worin der Datenverstärker in der normalen Lesebe­ triebsart eine Datenausgabe des ersten oder zweiten Da­ tenbits bereitstellt, während er in der Parallelprüf-Be­ triebsart eine auf einem Vergleich des ersten und zweiten Datenbits basierende Vergleichsergebnisausgabe bereit­ stellt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, ferner umfassend:
in der normalen Lesebetriebsart wählt der Daten­ verstärker basierend auf dem Wert von Auswahlsteuersigna­ len das erste oder zweite Datenbit für die Datenausgabe.

3. Halbleiterspeichervorrichtung nach Anspruch 1, ferner umfassend:
in der Parallelprüf-Betriebsart wählt der Daten­ verstärker basierend auf dem Wert von Auswahlsteuersigna­ len das erste oder zweite Datenbit für den Vergleich.

4. Halbleiterspeichervorrichtung nach Anspruch 3, ferner umfassend:
erste und zweite E/A-Busse zum Übertragen der ersten und zweiten Datenbits; wobei
der Datenverstärker eine Leseschaltung enthält, die an den ersten und zweiten E/A-Bus angeschlossen ist, wobei die Leseschaltung in der normalen Lesebetriebsart eines der ersten oder zweiten Datenbits verstärkt, wäh­ rend die Leseschaltung in der Parallelprüf-Betriebsart sowohl das erste als auch das zweite Datenbit verstärkt.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei:
der Datenverstärker ferner einen Komparator ent­ hält, der in der Parallelprüf-Betriebsart die Logikwerte der ersten und zweiten Datenbits vergleicht und eine Ver­ gleichsergebnisausgabe schafft.

6. Halbleiterspeichervorrichtung nach einem der An­ sprüche 1 bis 5, ferner enthaltend:
einen Schreib/Lese-Bus, der so angeschlossen ist, daß er in der normalen Lesebetriebsart die Datenausgabe und in der Parallelprüf-Betriebsart die Vergleichsergeb­ nisausgabe empfängt.

7. Halbleiterspeichervorrichtung nach einem der An­ sprüche 1 bis 6, wobei der Datenverstärker ferner ent­ hält:
eine Datenausgabeschaltung, die die Datenausgabe bereitstellt;
einen Komparator, der die Vergleichsergebnisaus­ gabe bereitstellt; und
eine Steuerschaltung, die so angeschlossen ist, daß sie ein Datenverstärker-Freigabesignal und ein Paral­ lelprüfsignal empfängt, wobei die Steuerschaltung in der normalen Lesebetriebsrat die Datenausgabeschaltung frei­ gibt, während sie in der Parallelprüf-Betriebsart den Komparator freigibt.

8. Halbleitervorrichtung mit einem Datenverstärker, der so angeschlossen ist, daß er Datenbits von mehreren Bänken aus Speicherzellen empfängt, wobei der Datenver­ stärker umfaßt:
mehrere Verstärkerschaltungen, die so konfigu­ riert sind, daß sie in einer ersten Betriebsart ein Da­ tenbit verstärken und in einer zweiten Betriebsart meh­ rere Datenbits verstärken.

9. Halbleitervorrichtung nach Anspruch 8, wobei die mehreren Verstärkerschaltungen eine erste Verstärker­ schaltung und eine zweite Verstärkerschaltung enthalten, wobei die erste und die zweite Verstärkerschaltung so konfiguriert sind, daß sie in einer kaskadierten Weise arbeiten, um ein Datenbit zu verstärken, wenn sie sich in der ersten Betriebsart befinden.

10. Halbleitervorrichtung nach Anspruch 9, wobei die erste und die zweite Verstärkerschaltung so konfiguriert sind, daß sie separate Datenbits verstärken, wenn sie sich in der zweiten Betriebsart befinden.

11. Halbleitervorrichtung nach Anspruch 10, ferner enthaltend:
ein Betriebsartsignal, das die erste Betriebsart anzeigt, wenn es sich auf einem ersten Logikpegel befin­ det, während es die zweite Betriebsart anzeigt, wenn es sich auf einem zweiten Logikpegel befindet;
einen ersten E/A-Bus, der eines der Datenbits von den mehreren Bänken aus Speicherzellen überträgt;
wobei die erste Verstärkerschaltung einen ersten Verstärkerausgang besitzt;
wobei die zweite Verstärkerschaltung einen zwei­ ten Verstärkereingang besitzt;
wobei der Datenverstärker eine Konfigurations­ schaltung enthält, die ein Auswahlgatter enthält, das einen an den ersten E/A-Bus angeschlossenen ersten Auswahleingang, einen an den ersten Verstärkerausgang nen zweiten Auswahleingang, einen an den zweiten Verstär­ kereingang angeschlossenen Auswahlausgang und eine Aus­ wahlsteuerung, die so angeschlossen ist, daß sie das Be­ triebsartsignal empfängt, besitzt, wobei das Auswahlgat­ ter den ersten E/A-Bus an den zweiten Verstärkereingang anschließt, wenn sich das Betriebsartsignal auf dem zwei­ ten Logikpegel befindet, während es den ersten Verstär­ kerausgang an den zweiten Verstärkereingang anschließt, wenn sich das Betriebsartsignal auf dem ersten Logikpegel befindet.

12. Halbleitervorrichtung nach Anspruch 10, wobei der Datenverstärker ferner enthält:
einen Komparator, der so angeschlossen ist, daß er separate Datenbits von der ersten und zweiten Verstär­ kerschaltung empfängt und die separaten Datenbits ver­ gleicht, um eine Vergleichsausgabe zu erzeugen.

13. Halbleitervorrichtung nach Anspruch 12, wobei:
die erste Betriebsart eine normale Lesebetriebs­ art ist, während die zweite Betriebsart eine Paral­ lelprüf-Betriebsart ist.

14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, ferner enthaltend:
mehrere E/A-Busse, die an mehrere Bänke aus Spei­ cherzellen angeschlossen sind; und
einen Datenverstärker, der ferner eine Auswahl­ schaltung enthält, die zwischen die mehreren E/A-Busse und die mehreren Verstärkerschaltungen gekoppelt ist, wo­ bei die Auswahlschaltung die Daten auf wenigstens einem der mehreren E/A-Busse entsprechend einer empfangenen Bankadresse mit wenigstens einer der mehreren Verstärker­ schaltungen koppelt.

15. Datenverstärker mit einer ersten Betriebsart und einer zweiten Betriebsart, umfassend:
eine Auswahlschaltung, die so angeschlossen ist, daß sie eine erste Dateneingabe und eine zweite Datenein­ gabe empfängt, wobei sie in der ersten Betriebsart die erste Dateneingabe oder die zweite Dateneingabe entspre­ chend wenigstens einem Auswahlsteuersignal wählt, um eine erste Auswahlausgabe und eine zweite Auswahlausgabe zu schaffen, während sie in der zweiten Betriebsart sowohl die erste Dateneingabe als auch die zweite Dateneingabe wählt, um die ersten und zweiten Auswahlausgaben zu schaffen;
einen Datenleseverstärker, der die ersten und zweiten Auswahlausgaben empfängt, wobei er in der ersten Betriebsart die ersten und zweiten Auswahlausgaben ver­ stärkt, um eine Datenleseverstärker-Ausgabe zu schaffen, während er in der zweiten Betriebsart die ersten und zweiten Auswahlausgaben verstärkt, um eine erste und eine zweite Vergleichsausgabe zu schaffen;
eine Datenausgabeschaltung, die die Datenlesever­ stärker-Ausgabe empfängt und in der ersten Betriebsart eine Datenausgabe schafft; und
einen Komparator, der die erste und die zweite Vergleichsausgabe empfängt und in der zweiten Betriebsart eine Vergleichsergebnisausgabe schafft.

16. Datenverstärker nach Anspruch 15, ferner enthal­ tend:
eine Steuerschaltung, die ein Betriebsartsignal und ein Datenverstärker-Freigabesignal empfängt, wobei sie ein Datenleseverstärker-Freigabesignal und ein Kompa­ rator-Freigabesignal erzeugt;
den Datenleseverstärker, der so angeschlossen ist, daß er das Datenleseverstärker-Freigabesignal emp­ fängt; und
den Komparator, der so angeschlossen ist, daß er das Komparator-Freigabesignal empfängt.

17. Datenverstärker nach Anspruch 16, wobei die Steu­ erschaltung ferner ein Verzögerungselement zum Verzögern der Erzeugung des Komparator-Freigabesignals enthält.

18. Datenverstärker nach Anspruch 16, wobei die Steu­ erschaltung ein Datenausgabeschaltung-Freigabesignal er­ zeugt und die Datenausgabeschaltung so angeschlossen ist, daß sie das Datenausgabeschaltung-Freigabesignal emp­ fängt.

19. Datenverstärker nach Anspruch 15, wobei der Datenverstärker die erste und die zweite Dateneingabe von einem ersten und einem zweiten Speicherfeld empfängt, wo­ bei in der ersten Betriebsart das Auswahlsteuersignal ei­ ner Speicherfeldadresse entspricht.

20. Datenverstärker nach Anspruch 19, wobei die erste Betriebsart eine normale Lesebetriebsart ist, während die zweite Betriebsart eine Parallelprüf-Betriebsart ist.