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Die
vorliegende Erfindung bezieht sich auf eine integrierte Schaltung
und einen Chip mit integrierter Schaltung.
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Speichersysteme
mit integrierten Schaltungen, welche nichtflüchtige Speicherelemente
in Kombination mit Speicherelementen mit direktem Zugriff (RAM)
aufweisen, können eine Datenumspeicheroperation unterstützen,
welche in Reaktion auf eine Leseanweisung auftritt, welche von einer
Schnittstelle des Speichersystems empfangen wird. Während einer
herkömmlichen Datenumspeicheroperation kann eine in einem
nichtflüchtigen Speicherelement gespeicherte Seite von
Daten anfänglich über einen Bus zu einem Speicher
mit direktem Zugriff übertragen werden, bevor eine nachfolgende Übertragung von
dem Speicher mit direktem Zugriff zu einer Schnittstelle, wie beispielsweise
einer Hostschnittstelle, des Speichersystems erfolgt. Diese Umspeicheroperation,
welche typischerweise viele Taktzyklen bis zu ihrem Abschluss erfordert,
kann eine Datenübertragung zwischen einem nichtflüchtigen
Speicherelement und einem Speicher mit direktem Zugriff einschließen,
welche auf einem gemeinsamen Halbleitersubstrats integriert sind.
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1 zeigt
ein herkömmliches Speichersystem 100, welches
eine Mehrzahl von miteinander verbundenen Speicherelementen aufweist.
Das dargestellte Speichersystem 100 umfasst insbesondere eine
Hostschnittstelle 141, einen Nur-Lese-Speicher (ROM) 144,
einen Speicher mit direktem Zugriff (RAM) 145 und ein nichtflüchtiges
Speicherelement 120. Dieses nichtflüchtige Speicherelement 120,
welches ein Flashspeicherbauelement sein kann, kann zur Datenübertragung über
eine Schnittstelleneinheit (FI) 142 mit einem Systembus 146 gekoppelt
sein. Eine Verarbeitungseinheit 143 (a/k/a Prozessor) ist vorgesehen,
um Operationen der Komponenten des Speichersystems 100 zu
steuern. Diese Verarbeitungseinheit 143 ist über
den Systembus 146 zur Datenübertragung mit den
anderen Komponenten des Speichersystems 100 gekoppelt.
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Wie
durch die in 1 gestrichelt dargestellten
Linien (1) und (2) angedeutet, kann eine Anforderung nach Daten
des nichtflüchtigen Speichers, welche von einem nicht dargestellten
Hostprozessor ausgegeben und von der Hostschnittstelle 141 empfangen
wird, zu einer ersten Übertragung von Daten des nichtflüchtigen
Speichers, wie beispielsweise Seitendaten, vom nichtflüchtigen
Speicherelement 120 über den Systembus 146 zu
einem Speicherelement 145 mit direktem Zugriff führen.
Dann kann unter der Steuerung der Verarbeitungseinheit 143 eine zweite
Datenübertragung ausgeführt werden, um die Daten
zur Hostschnittstelle 141 zu übertragen. Alternativ
kann, wenn die ursprüngliche Anforderung nach Daten des
nichtflüchtigen Speichers von der Verarbeitungseinheit 143 ausgegeben
wird, die zweite Datenübertragungsoperation eine Übertragung
von Daten vom Speicherelement 145 mit direktem Zugriff zur
Verarbeitungseinheit 143 umfassen, wie durch die gestrichelte
Linie (3) dargestellt.
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Es
versteht sich, dass die Zeitverzögerungen, welche durch
die in 1 dargestellten Datenübertragungspfade
(1) und (2) oder (1) und (3) ver ursacht werden, zunehmen, wenn die
Seitenkapazität des nichtflüchtigen Speicherelement 120 erhöht
wird.
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Diese
Erhöhung der Verzögerung kann zu einer inakzeptabel
langen Latenz zwischen einem Zeitpunkt, an welchem eine Leseanweisung
an der Hostschnittstelle 141 empfangen wird, und einem
Zeitpunkt führen, an welchem die „Lesedaten" zuerst dem
Systembus 146 zur Übertragung zur Hostschnittstelle 141 zur
Verfügung gestellt werden.
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Der
Erfindung liegt das technische Problem zugrunde, ein integrierte
Schaltung und einen Chip mit einer integrierten Schaltung bereitzustellen,
welche Verzögerungszeiten reduzieren, die durch die Datenübertragungspfade
verursacht werden.
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Die
Erfindung löst dieses Problem durch Bereitstellung einer
integrierten Schaltung mit den Merkmalen des Patentanspruchs 1 und
eines Chips mit einer integrierten Schaltung mit den Merkmalen des
Patentanspruchs 9 oder 15.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung
aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
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Speichersysteme
mit integrierten Schaltungen gemäß Ausführungsformen
der der vorliegenden Erfindung umfassen eine integrierte Schaltung,
welche ein Speicherfeld mit direktem Zugriff, ein nichtflüchtiges
Speicherfeld, wie beispielsweise ein Flashspeicherfeld, und einen
Datenübertragungsschaltkreis umfasst. Die Speicherfelder
und der Datenübertragungsschaltkreis können in
einem Chip integriert sein. Das Speicherfeld mit direktem Zugriff
(RAM) weist eine Mehrzahl von Spalten mit RAM-Zellen und eine erste
Mehrzahl von Bitleitungen auf, welche elekt risch mit der Mehrzahl
von Spalten mit RAM-Zellen verbunden sind. Das nichtflüchtige
Speicherfeld weist eine Mehrzahl von Spalten mit nichtflüchtigen Speicherzellen
und eine zweite Mehrzahl von Bitleitungen auf, welche elektrisch
mit der Mehrzahl von nichtflüchtigen Speicherzellen verbunden
ist. Der Datenübertragungsschaltkreis ist elektrisch mit
der ersten und zweiten Mehrzahl von Bitleitungen verbunden. Der
Datenübertragungsschaltkreis ist dazu konfiguriert, eine
direkte bidirektionale Kommunikation zwischen der ersten und der
zweiten Mehrzahl von Bitleitungen zu unterstützen. Diese
Kommunikation tritt auf, wenn Daten des nichtflüchtigen
Speichers direkt von der zweiten Mehrzahl von Bitleitungen zur ersten
Mehrzahl von Bitleitungen übertragen werden und RAM-Daten
direkt von der ersten Mehrzahl von Bitleitungen zur zweiten Mehrzahl
von Bitleitungen übertragen werden. Der Datenübertragungsschaltkreis
kann eine Mehrzahl von Übertragungsgattern, wie beispielsweise
CMOS-Übertragungsgatter, aufweisen, welche vorgesehen sind,
um die direkte bidirektionale Kommunikation zwischen der ersten
und zweiten Mehrzahl von Bitleitungen zu ermöglichen.
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Zudem
kann die integrierte Schaltung einen Seitenpuffer, welcher elektrisch
mit der zweiten Mehrzahl von Bitleitungen verbunden ist, und einen Spaltenauswahlschaltkreis
umfassen. Der Seitenpuffer ist dazu konfiguriert, die zweite Mehrzahl
von Bitleitungen mit Daten zu treiben, welche aus dem nichtflüchtigen
Speicherfeld gelesen werden, wenn der Datenübertragungsschaltkreis
dazu freigegeben ist, die Übertragung der Daten des nichtflüchtigen
Speichers von der zweiten Mehrzahl von Bitleitungen zur ersten Mehrzahl
von Bitleitungen während einer Datenumspeicheroperation
zu unterstützen. Zudem kann eine erste Mehrzahl von komplementären
Bitleitungen mit dem RAM-Feld und mit einer Mehrzahl von Tristate-Invertern
vorgesehen sein. Diese Tristate-Inverter können Eingänge
und Ausgänge aufweisen, welche elektrisch mit korrespondierenden
der ersten Mehrzahl von Bitleitungen bzw. korrespondierenden der
ersten Mehrzahl von komplementären Bitleitungen verbunden
sind.
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Diese
Tristate-Inverter sind dazu ausgebildet, die erste Mehrzahl von
komplementären Bitleitungen mit komplementären
Datenpegeln bezogen auf Daten zu treiben, welche über den
Datenübertragungsschaltkreis von der ersten Mehrzahl von
Bitleitungen bereitgestellt werden. Ein Feld von Abtastverstärkern
für das RAM-Feld kann ebenfalls bereitgestellt werden.
Dieses Feld von Abtastverstärkern ist elektrisch mit der
ersten Mehrzahl von Bitleitungen und der ersten Mehrzahl von komplementären
Bitleitungen verbunden.
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Gemäß weiteren
Ausführungsformen der vorliegenden Erfindung wird ein RAM-Seitenpuffer mit
dem RAM-Feld bereitgestellt. Dieser Seitenpuffer, der elektrisch
mit der ersten Mehrzahl von Bitleitungen verbunden ist, ist dazu
konfiguriert, Daten aus dem nichtflüchtigen Speicherfeld
zu lesen, wenn der Datenübertragungsschaltkreis freigegeben
ist, um die Übertragung der Daten des nichtflüchtigen
Speichers von der zweiten Mehrzahl von Bitleitungen zur ersten Mehrzahl
von Bitleitungen zu unterstützen.
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Weitere
Ausführungsformen der vorliegenden Erfindung umfassen einen
integrierten Schaltungschip bzw. einen Chip mit integrierter Schaltung (IC),
welcher einen RAM, ein nichtflüchtiges Speicherelement
und einen Datenübertragungsschaltkreis umfasst. Der RAM
umfasst ein Feld von RAM-Zellen, welches elektrisch mit einer ersten Mehrzahl
von Bitleitungen verbunden ist, und das nichtflüchtige
Speicherelement umfasst ein Feld von NAND-Typ-Speicherzellen, welches
elektrisch mit einer zweiten Mehrzahl von Bitleitungen verbunden
ist. Der Datenübertragungsschaltkreis ist elektrisch mit der
ersten und der zweiten Mehrzahl von Bitleitungen verbunden. Der
Datenübertragungsschaltkreis ist dazu konfiguriert, eine
direkte bidirektionale Kommunikation zwischen der ersten und der
zweiten Mehrzahl von Bitleitungen zu unterstützen, wenn
Daten des nichtflüchtigen Speichers direkt von der zweiten Mehrzahl
von Bitleitungen zur ersten Mehrzahl von Bitleitungen übertragen
werden und RAM-Daten direkt von der ersten Mehrzahl von Bitleitungen
zur zweiten Mehrzahl von Bitleitungen übertragen werden.
Zudem umfasst dieser integrierte Schaltungschip einen ersten Eingabe-/Ausgabeschaltkreis,
welcher elektrisch mit dem RAM gekoppelt ist, und einen zweiten
Eingabe-/Ausgabeschaltkreis, welcher elektrisch mit dem nichtflüchtigen
Speicherelement gekoppelt ist. Zudem können Hostschnittstellenanschlüsse
auf dem integrierten Schaltungschip bereitgestellt werden, welche
elektrisch mit dem ersten Eingabe-/Ausgabeschaltkreis gekoppelt
sind. Zudem kann eine Verarbeitungseinheit bereitgestellt werden. Diese
Verarbeitungseinheit ist dazu konfiguriert, gleichzeitig mit Operationen
zur Übertragung von Daten vom RAM zu den Hostschnittstellenanschlüssen, Fehlerdetektier-
und/oder Fehlerkorrekturoperationen mit Daten des nichtflüchtigen
Speichers auszuführen, welche aus dem zweiten Eingabe-/Ausgabeschaltkreis
gelesen werden. Zudem kann die Verarbeitungseinheit weiter dazu
konfiguriert werden, die Fehlerdetektier- und/oder Fehlerkorrekturoperationen
gleichzeitig mit Operationen zur Übertragung von Daten
vom nichtflüchtigen Speicherelement zum RAM über
den Datenübertragungsschaltkreis auszuführen.
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Vorteilhafte,
nachfolgend im Detail beschriebene Ausführungsformen der
Erfindung sowie die zu deren besserem Verständnis oben
erläuterten, herkömmlichen Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigt/zeigen:
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1 ein
Blockdiagramm eines herkömmlichen Datenverarbeitungsbauelements,
welches einen nichtflüchtigen Speicher und einen Speicher
mit direktem Zugriff aufweist, mit Datenflusspfaden, welche während
Operationen zum Lesen von Daten aus dem nichtflüchtigen
Speicher verwendet werden,
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2A ein
Blockdiagramm eines Teils eines Hochgeschwindigkeitsspeichersystems
gemäß einigen Ausführungsformen der vorliegenden
Erfindung,
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2B ein
elektrisches Schaltbild zur Darstellung eines Schnitts von Spalte
zu Spalte des in 2A dargestellten Hochgeschwindigkeitsspeichersystems
gemäß einigen Ausführungsformen der vorliegenden
Erfindung,
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3A ein
Blockdiagramm eines Teils eines Hochgeschwindigkeitsspeichersystems
gemäß einigen Ausführungsformen der vorliegenden
Erfindung,
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3B ein
elektrisches Schaltbild zur Darstellung eines Schnitts von Spalte
zu Spalte des in 3A dargestellten Hochgeschwindigkeitsspeichersystems
gemäß einigen Ausführungsformen der vorliegenden
Erfindung,
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4A ein
Blockdiagramm eines Hochgeschwindigkeitsspeichersystems gemäß einigen
weiteren Ausführungsformen der vorliegenden Erfindung,
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4B ein
Block-/Zeitablaufdiagramm zur Darstellung von Operationen, welche
vom Speichersystem gemäß 4A ausgeführt
werden, und
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5 ein
Blockdiagramm des Hochgeschwindigkeitsspeichersystems gemäß 2A und 2B und 3A und 3B mit
zusätzlich dargestellten Systemkomponenten.
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In
den Zeichnungen beziehen sich gleiche Bezugszeichen durchgängig
auf gleiche Elemente. Signale können auch synchronisiert
und/oder ein fachen boolschen Operationen, wie beispielsweise einer
Invertierung, unterzogen werden, ohne als andere Signale betrachtet
zu werden. Ein Präfixsymbol „n" zu einem Signalnamen
kann ebenfalls ein komplementäres Daten- oder Informationssignal
bezeichnen.
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2A ist
ein Blockdiagramm eines Teils eines Hochgeschwindigkeitsspeichersystems
1000 gemäß einigen
Ausführungsformen der vorliegenden Erfindung.
2A zeigt
insbesondere ein nichtflüchtiges Speicherelement
1300,
welches direkt über einen breiten Bus und einen Datenübertragungsschaltkreis
1500 mit
einem Speicherelement
1400 mit direktem Zugriff verbunden
ist. Das nichtflüchtige Speicherelement
1300 kann
ein NAND-Typ-Flashspeicherbauelement sein und das Speicherelement
1400 mit
direktem Zugriff kann ein statisches Speicherelement mit direktem
Zugriff (SRAM) sein. Das dargestellte nichtflüchtige Speicherelement
1300 umfasst
ein nichtflüchtiges Speicherfeld
1301, das als
eine Mehrzahl von nebeneinander angeordneten Spalten von nichtflüchtigen
Speicherzellen, wie beispielsweise EEPROM-Zellen, ausgebildet ist.
Jede dieser dargestellten Spalten von nichtflüchtigen Speicherzellen
ist elektrisch mit korrespondierenden Bitleitungen BL_Flash gekoppelt.
Das nichtflüchtige Speicherfeld
1301 ist auch
mit einem Seitenpuffer
1303, welcher ein herkömmliches
Design aufweisen kann, und einem Zeilenauswahlschaltkreis
1302 (X-Selector)
elektrisch gekoppelt, welcher auf eine Zeilenadresse reagiert, welche
einen ersten Teil einer Adresse bildet. Ein Beispiel eines Seitenpuffers, welcher
innerhalb eines nichtflüchtigen Speicherelements angewendet
werden kann, wird im
US-Patent 6,671,204 mit
dem Titel „Nonvolatile Memory Device with Page Buffer Having
Dual Registers und Methods of Using the Same" offenbart, dessen
Offenbarung hiermit durch Bezugname in die Beschreibung aufgenommen
wird. Der Eingabe-/Ausgabepfad des nichtflüchtigen Speicherelements
1300 umfasst
einen Spaltenauswahlschaltkreis
1304, welcher als Y-SEL bezeichnet
ist und auf eine Spaltenadresse reagiert, welche einen zweiten Teil
der Adresse bildet, und einen Eingabe- /Ausgabeschaltkreis
1305.
Der Eingabe-/Ausgabeschaltkreis
1305 ist elektrisch mit
einem Datenbus
1001 innerhalb des Hochgeschwindigkeitsspeichersystems
gekoppelt. Der Spaltenauswahlschaltkreis
1304 und der Eingabe-/Ausgabeschaltkreis
1305 aus
2A können
ein herkömmliches Design aufweisen und erfordern hier keine
weitere Beschreibung.
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Das
dargestellte Speicherelement 1400 mit direktem Zugriff
umfasst ein Speicherfeld 1401 mit direktem Zugriff, das
als eine Mehrzahl von nebeneinander angeordneten Spalten von Speicherzellen,
wie beispielsweise SRAM-Zellen, ausgebildet ist. Jede dieser dargestellten
Spalten von Speicherzellen ist elektrisch mit korrespondierenden
Bitleitungen BL_SRAM gekoppelt. Das Speicherfeld 1401 ist auch
mit einem Datenumspeicherschaltkreis 1403 und einem Zeilenauswahlschaltkreis 1402 (X-Selector)
elektrisch gekoppelt, welcher auf eine Zeilenadresse reagiert, welche
einen ersten Teil einer Adresse bildet. Der Eingabe-/Ausgabepfad
des Speicherelements 1400 mit direktem Zugriff umfasst
einen Abtastverstärker- und Treiberschaltkreis 1404,
einen Spaltenauswahlschaltkreis 1407, welcher als Y-SEL bezeichnet
ist und auf eine Spaltenadresse reagiert, welche einen zweiten Teil
der Adresse bildet, und einen Eingabe-/Ausgabeschaltkreis 1405.
Dieser Eingabe-/Ausgabeschaltkreis 1405 ist elektrisch
mit dem Datenbus 1001 gekoppelt. Der Abtastverstärker-
und Treiberschaltkreis 1404, der Spaltenauswahlschaltkreis 1407 und
der Eingabe-/Ausgabeschaltkreis 1405 aus 2A können
ein herkömmliches Design aufweisen und erfordern hier keine
weitere Beschreibung.
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2B ist
ein elektrisches Schaltbild zur Darstellung eines Teils eines Schnitts
von Spalte zu Spalte von einigen der in 2A dargestellten Hochgeschwindigkeitsspeichersystemkomponenten. 2B zeigt
insbesondere eine Kette von NAND-Typ-EEPROM-Zeilen 1301a,
welche elektrisch mit einer korrespondierenden Bitleitung FBLi gekoppelt
ist. Die dargestellte NAND-Typ-Kette umfasst einen ersten NMOS-Transistor,
welcher einen Gateanschluss aufweist, welcher auf ein Kettenauswahlsignal
SSL reagiert, und einen zweiten NMOS-Transistor, welcher einen Gateanschluss
aufweist, welcher auf ein Masseauswahlsignal GSL reagiert. Zudem
umfasst die NAND-Typ-Kette eine Kette von EEPROM-Transistoren, welche
Steuergateelektroden aufweisen, welche auf korrespondierende Wortleitungssignale
FWLi reagieren. Ein Teil einer Seitenpufferzelle 1303a ist
ebenfalls dargestellt. Dieser dargestellte Teil der Seitenpufferzelle 1303a,
welcher elektrisch mit der korrespondierenden Bitleitung FBLi verbunden
ist, umfasst einen Zwischenspeicher und eine Mehrzahl von NMOS-Transistoren,
welche wie dargestellt verschaltet sind. Wie dargestellt, kann der
Zwischenspeicher als ein Paar von Invertern ausgebildet sein, welche
antiparallel verbunden sind. Die Mehrzahl von NMOS-Transistoren
umfasst einen NMOS-Transistor, welcher auf ein Flashlesesignal FRD
reagiert, einen NMOS-Transistor, welcher auf ein Rücksetzsignal
RST reagiert, und einen NMOS-Transistor, welcher auf ein Bitleitungstreibsignal
DRV reagiert. Das Setzen des Rücksetzsignals RST auf einen
logischen Pegel „1" bewirkt ein Zurücksetzen des
Zwischenspeichers vor einer Speicherleseoperation. Das Setzen des
Flashlesesignals FRD auf den logischen Pegel „1" während
einer Leseoperation bewirkt, dass Daten auf der korrespondierenden
Bitleitung FBLi zu einem Ausgang des Zwischenspeichers passieren.
Die Daten des Ausgangs des Zwischenspeichers können dann
durch Setzen des Bitleitungstreibsignals DRV auf den logischen Pegel „1"
zurück zur korrespondierenden Bitleitung FBLi getrieben
werden, so dass eine direkte elektrische Verbindung vom Ausgang
des Zwischenspeichers zur Bitleitung FBLi bereitgestellt wird.
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Der
Datenübertragungsschaltkreis 1500 umfasst ein
Feld von Schaltelementen (SW) 1501. Wie aus 2B hervorgeht,
kann jedes Schaltelement ein CMOS-Übertragungsgatter 1501a sein,
welches auf ein Paar von komplementären Datenumspeichersignalen
Data Dump und nData Dump reagiert. Das Speicherfeld 1401 mit
direktem Zugriff umfasst eine Spalte von RAM-Zellen 1401a,
welche als SRAM-Zellen dargestellt sind. Diese Spalte von RAM-Zellen 1401a umfasst
Zugriffstransistoren, welche Gateanschlüsse aufweisen,
welche auf korrespondierende Wortleitungssignale, wie beispielsweise WL0
bis WLn, reagieren. Der Datenumspeicherschaltkreis 1403 umfasst
Datenumspeicherzellen 1403a, welche als Tristate-Inverter
dargestellt sind, welche einen Steueranschluss aufweisen, welcher auf
das Datenumspeichersignal Data Dump reagiert. Jeder dieser Inverter
empfängt ein Datensignal auf einer korrespondierenden Bitleitung
BL und treibt eine korrespondierende komplementäre Bitleitung nBL
mit einem invertierten Datensignal. Diese Datensignale passieren
eine Abtastverstärkerzelle 1404a, so dass die
Datensignale auf den Bitleitungen innerhalb des Speicherfelds 1401 zwischengespeichert werden
können.
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Eine
direkte Datenübertragungsoperation kann vom nichtflüchtigen
Speicherelement 1300 zum RAM 1400 unter Verwendung
des Datenübertragungsschaltkreises 1500 durchgeführt
werden. Unter Bezugnahme auf 2B kann
eine direkte Datenübertragungsoperation das Zurücksetzen
des Zwischenspeichers innerhalb der Seitenpufferzelle 1303a durch
Treiben des Rücksetzsignals RST auf den logischen Pegel „1"
für eine ausreichende Dauer zum Zurücksetzen des
Zwischenspeichers und nachfolgend das Schalten des Rücksetzsignal
RST vom hohen Pegel auf den niedrigen Pegel umfassen. Anschließend
werden herkömmliche Operationen durchgeführt,
um Daten aus einer ausgewählten Zelle innerhalb der NAND-Typ-Kette 1301a zu
der korrespondierenden Bitleitung FBLi zu übertragen bzw.
zu lesen und diese Daten durch Schalten des Lesesignals FRD von
einem niedrigen Pegel auf einen hohen Pegel für ein ausreichende
Dauer zum Zwischenspeicher innerhalb der Seitenpufferzelle 1303a passieren
zu lassen, um die Bitleitungsdaten zwischenzuspeichern. Im Anschluss
an diese Zwischenspeicherung der Bitleitungsdaten wird der Zwischenspeicher
innerhalb der Seitenpuf ferzelle 1303a dazu verwendet, die
Bitleitungen FBLi und BL mit den Lesedaten durch Setzen des Treibsignals
DRV und des Datenumspeichersignal Data Dump auf den logischen Pegel „1"
zu treiben. Durch das Setzen des Datenumspeichersignals Data Dump
auf den logischen Pegel „1" wird auch der Tristate-Inverter 1403a freigegeben,
so dass ein differenzielles Datensignal auf dem Paar von komplementären
Bitleitungen BL und nBL innerhalb des RAM 1400 aufgebaut
wird. Dieses differenzielle Datensignal wird dann von der Abtastverstärkerzelle 1404a detektiert
und zwischengespeichert. Eine ausgewählte Wortleitung WL0
bis WLn innerhalb des RAM 1400 kann dann auf den logischen
Pegel „1" getrieben werden, so dass die durch die Abtastverstärkerzelle 1404a zwischengespeicherten
Daten in eine ausgewählte Zeile von RAM-Zellen innerhalb
des RAM 1400 geschrieben werden. Auf diese Weise können
Daten des nichtflüchtigen Speichers direkt vom nichtflüchtigen
Speicherelement 1300 über den Datenübertragungsschaltkreis 1500 zum
Speicherelement 1400 mit direktem Zugriff übertragen
werden.
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3A ist
ein Blockdiagramm eines Teils eines Hochgeschwindigkeitsspeichersystems 1000' gemäß weiterer
Ausführungsformen der vorliegenden Erfindung. 3A zeigt
insbesondere ein nichtflüchtiges Speicherelement 1300,
welches direkt über einen breiten Bus und einen Datenübertragungsschaltkreis 1500 mit
einem Speicherelement 1400' mit direktem Zugriff verbunden
ist. Das nichtflüchtige Speicherelement 1300 kann
ein NAND-Typ-Flashspeicherbauelement sein und das Speicherelement 1400' mit
direktem Zugriff kann ein statisches Speicherelement mit direktem
Zugriff (SRAM) sein. Das dargestellte nichtflüchtige Speicherelement 1300 umfasst
ein nichtflüchtiges Speicherfeld 1301, das als
eine Mehrzahl von nebeneinander angeordneten Spalten von nichtflüchtigen Speicherzellen,
wie beispielsweise EEPROM-Zellen, ausgebildet ist. Jede dieser dargestellten
Spalten von nichtflüchtigen Speicherzellen ist elektrisch
mit korrespondierenden Bitleitungen BL_Flash gekoppelt. Das nichtflüchtige
Speicherfeld 1301 ist auch mit einem Seitenpuffer 1303,
welcher ein herkömmliches Design aufweisen kann, und einem
Zeilenauswahlschaltkreis 1302 (X-Selector) elektrisch gekoppelt, welcher
auf eine Zeilenadresse reagiert, welche einen ersten Teil einer
Adresse bildet. Der Eingabe-/Ausgabepfad des nichtflüchtigen
Speicherelements 1300 umfasst einen Spaltenauswahlschaltkreis 1304,
welcher als Y-SEL bezeichnet ist und auf eine Spaltenadresse reagiert,
welche einen zweiten Teil der Adresse bildet, und einen Eingabe-/Ausgabeschaltkreis 1305.
Dieser Eingabe-/Ausgabeschaltkreis 1305 ist elektrisch
mit einem Datenbus 1001 innerhalb des Hochgeschwindigkeitsspeichersystems gekoppelt.
Der Spaltenauswahlschaltkreis 1304 und der Eingabe-/Ausgabeschaltkreis 1305 aus 3A können
ein herkömmliches Design aufweisen und erfordern hier keine
weitere Beschreibung.
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Das
dargestellte Speicherelement 1400' mit direktem Zugriff
umfasst ein Speicherfeld 1401 mit direktem Zugriff, das
als eine Mehrzahl von nebeneinander angeordneten Spalten von Speicherzellen,
wie beispielsweise SRAM-Zellen, ausgebildet ist. Jede dieser dargestellten
Spalten von Speicherzellen ist elektrisch mit korrespondierenden
Bitleitungen BL_SRAM gekoppelt. Das Speicherfeld 1401 ist auch
mit einem Seitenpuffer 1406 und einem Zeilenauswahlschaltkreis 1402 (X-Selector)
elektrisch gekoppelt, welcher auf eine Zeilenadresse reagiert, welche
einen ersten Teil einer Adresse bildet. Der Eingabe-/Ausgabepfad
des Speicherelements 1400' mit direktem Zugriff umfasst
einen Abtastverstärker- und Treiberschaltkreis 1404,
einen Spaltenauswahlschaltkreis 1407, welcher als Y-SEL
bezeichnet ist und auf eine Spaltenadresse reagiert, welche einen zweiten
Teil der Adresse bildet, und einen Eingabe-/Ausgabeschaltkreis 1405.
Dieser Eingabe-/Ausgabeschaltkreis 1405 ist elektrisch
mit dem Datenbus 1001 gekoppelt. Der Abtastverstärker-
und Treiberschaltkreis 1404, der Spaltenauswahlschaltkreis 1407 und
der Eingabe-/Ausgabeschaltkreis 1405 aus 3A können
ein her kömmliches Design aufweisen und erfordern hier keine
weitere Beschreibung.
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3B ist
ein elektrisches Schaltbild zur Darstellung eines Schnitts von Spalte
zu Spalte der in 3A dargestellten Hochgeschwindigkeitsspeichersystemkomponenten. 3B zeigt
insbesondere eine Kette von NAND-Typ-EEPROM-Zellen 1301a,
welche elektrisch mit einer korrespondierenden Bitleitung FBLi gekoppelt
ist. Die dargestellte NAND-Typ-Kette umfasst einen ersten NMOS-Transistor,
welcher einen Gateanschluss aufweist, welcher auf ein Kettenauswahlsignal
SSL reagiert, und einen zweiten NMOS-Transistor, welcher einen Gateanschluss
aufweist, welcher auf ein Masseauswahlsignal GSL reagiert. Zudem
umfasst die NAND-Typ-Kette eine Kette von EEPROM-Transistoren, welche
Steuergateelektroden aufweisen, welche auf korrespondierende Wortleitungssignale
FWLi reagieren. Ein Teil einer Seitenpufferzelle 1303a ist ebenfalls
dargestellt. Dieser dargestellte Teil der Seitenpufferzelle 1303a,
welcher elektrisch mit der korrespondierenden Bitleitung FBLi verbunden
ist, umfasst einen Zwischenspeicher und eine Mehrzahl von NMOS-Transistoren,
welche wie dargestellt verschaltet sind. Wie dargestellt, kann der
Zwischenspeicher als ein Paar von Invertern ausgebildet sein, welche antiparallel
verbunden sind. Die Mehrzahl von NMOS-Transistoren umfasst einen
NMOS-Transistor, welcher auf ein Flashlesesignal FRD reagiert, einen
NMOS-Transistor, welcher auf ein Rücksetzsignal RST reagiert,
und einen NMOS-Transistor, welcher auf ein Bitleitungstreibsignal
DRV reagiert. Das Setzen des Rücksetzsignals RST auf einen
logischen Pegel „1" bewirkt ein Zurücksetzen des
Zwischenspeichers vor einer Speicherleseoperation. Das Setzen des
Flashlesesignals FRD auf den logischen Pegel „1" während
einer Leseoperation bewirkt, dass Daten auf der korrespondierenden
Bitleitung FBLi zu einem Ausgang des Zwischenspeichers passieren.
Die Daten am Ausgang des Zwischenspeichers können dann
durch Setzen des Bitleitungstreibsignals DRV auf den logischen Pegel „1"
zurück zur korres pondierenden Bitleitung FBLi getrieben werden,
so dass eine direkte elektrische Verbindung vom Ausgang des Zwischenspeichers
zur Bitleitung FBLi bereitgestellt wird.
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Der
Datenübertragungsschaltkreis 1500 umfasst ein
Feld von Schaltelementen (SW) 1501. Wie aus 3B hervorgeht,
kann jedes Schaltelement ein CMOS-Transistorgatter 1501a sein,
welches auf ein Paar von komplementären Datenumspeichersignalen
Data Dump und nData Dump reagiert. Das Speicherfeld 1401 mit
direktem Zugriff umfasst eine Spalte von RAM-Zellen 1401a,
welche als SRAM-Zellen dargestellt sind. Diese Spalte von RAM-Zellen 1401a umfasst
Zugriffstransistoren, welche Gateanschlüsse aufweisen,
welche auf korrespondierende Wortleitungssignale, wie beispielsweise WL0
bis WLn, reagieren. Der Seitenpuffer 1406 umfasst ein Feld
von Seitenpufferzellen 1406a, welche mit korrespondierenden
Paaren von Bitleitungen nBL und BL verbunden sind, welche vom RAM-Feld 1401 stammen.
Jede dargestellte Seitenpufferzelle 1406a umfasst einen
Zwischenspeicher, welcher als Paar von Invertern und ein Paar von
NMOS-Zugriffstransistoren dargestellt ist, welche Gateanschlüsse
aufweisen, welche auf ein SRAM-Treibsignal SDRV reagieren. Der Zustand
des Zwischenspeichers kann durch Treiben der Rücksetzsignalleitung
RST mit einem logischen 1-Impuls zurückgesetzt werden,
wodurch die Ausgabe des Zwischenspeichers über einen Pull-down-NMOS-Transistor
auf den logischen Pegel „0" gezogen wird. Wie dargestellt,
weist der Pull-down-NMOS-Transistor einen Gateanschluss auf, welcher
mit der Rücksetzsignalleitung RST verbunden ist.
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Das
Lesen von Daten in die Seitenpufferzelle 1406a wird durch
Treiben des SRAM-Lesesignals SRD auf den logischen Pegel „1"
für eine ausreichende Dauer ausgeführt, um den
Zwischenspeicher freizugeben, um Daten von der komplementären
Bitleitung nBL zu empfangen, welche mit einem Gateanschluss eines
NMOS-Transistors innerhalb der Zelle 1406a verbunden ist,
wie dargestellt. Die im Zwischenspeicher gespeicherten Daten können
zu dem korrespondierenden Paar von Bitleitungen nBL und BL durch
Setzen des Treibsignals SDRV auf den logischen Pegel „1"
getrieben werden, so dass die Zugriffstransistoren angeschaltet
werden, um dadurch den Ausgang des Zwischenspeichers mit den Bitleitungen
nBL und BL zu verbinden. Die auf den Bitleitungen nBL und BL getriebenen
Signale können durch Treiben einer ausgewählten
Wortleitung WL0 bis WLn auf den logischen Pegel „1" zu
einer ausgewählten Zeile innerhalb des RAM-Felds 1401 übertragen
werden. Die Abtastverstärkerzelle 1404a kann während
einer Operation zum Lesen der Daten aus dem RAM 1400' durch
Detektieren und Verstärken der differenziellen Signale
auf den Bitleitungen nBL und BL ebenfalls eine Zwischenspeicherfunktion ausführen.
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Eine
direkte Datenübertragungsoperation kann vom nichtflüchtigen
Speicherelement 1300 zum RAM 1400' unter Verwendung
des Datenübertragungsschaltkreises 1500 durchgeführt
werden. Unter Bezugnahme auf 3B kann
eine direkte Datenübertragungsoperation das Zurücksetzen
des Zwischenspeichers innerhalb der Seitenpufferzelle 1303a durch
Treiben des Rücksetzsignals RST auf den logischen Pegel „1"
für eine ausreichende Dauer zum Zurücksetzen des
Zwischenspeichers und nachfolgend das Schalten des Rücksetzsignal
RST vom hohen Pegel auf den niedrigen Pegel umfassen. Anschließend
werden herkömmliche Operationen durchgeführt,
um Daten aus einer ausgewählten Zelle innerhalb der NAND-Typ-Kette 1301a zu
der korrespondierenden Bitleitung FBLi zu übertragen bzw.
zu lesen und um diese Daten durch Schalten des Lesesignals FRD von
einem niedrigen Pegel auf einen hohen Pegel für ein ausreichende
Dauer zum Zwischenspeicher innerhalb der Seitenpufferzelle 1303a passieren
zu lassen, um die Bitleitungsdaten zwischenzuspeichern. Im Anschluss
an diese Zwischenspeicherung der Bitleitungsdaten wird der Zwischenspeicher
innerhalb der Seitenpufferzelle 1303a dazu verwendet, die
Bitleitungen FBLi und nBL mit den Lesedaten durch Setzen des Treibsignals
DRV und des Datenumspeichersignals Data Dump auf den logischen Pegel „1"
zu treiben. Die der Bitleitung nBL bereitgestellten Daten können
dann in der Seitenpufferzelle 1406a durch Setzen des SRAM-Lesesignals SRD
auf den logischen Pegel „1" zwischengespeichert werden.
Nachfolgend kann das SRAM-Treibsignal SDRV auf den logischen Pegel „1"
gesetzt werden, um die Zugriffstransistoren der Seitenpufferzelle 1406a anzuschalten
und die Bitleitungen nBL und BL mit den differenziellen Daten zu
treiben, welche dann in eine ausgewählte Zeile innerhalb
des RAM-Felds 1401 geschrieben werden können.
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Gemäß weiteren
Ausführungsformen der vorliegenden Erfindung können
der breite Bus und die Schaltelemente innerhalb des Datenübertragungsschaltkreises 1500,
welche in 2A und 2B und 3A und 3B dargestellt
sind, durch eine direkte Busverbindung zwischen den beiden Eingabe-/Ausgabeschaltkreisen 1305 und 1405 ersetzt
werden. Dieser direkte Bus wäre ein Bus, welcher dazu bestimmt
ist, Daten zwischen dem nichtflüchtigen Speicherelement 1300 und
dem RAM-Speicherelement 1400 oder 1400' zu übertragen.
Daher kann im Gegensatz zum Datenbus 1001, welcher von
vielen Komponenten innerhalb des Speichersystems 1000 und 1000' geteilt
wird, der direkte Bus ein zusätzlicher Bus sein, welcher
nur vom RAM und dem nichtflüchtigen Speicherelement geteilt wird.
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4A und 4B zeigen
ein Speichersystem 2000 gemäß weiteren
Ausführungsformen der vorliegenden Erfindung. Das dargestellte
Speichersystem 2000 umfasst ein Flashspeicherbauelement 2300,
einen RAM 2400, eine Hostschnittstelleneinheit 2500,
eine Verarbeitungseinheit 2100 und einen Nur-Lese-Speicher
(ROM) 2200, welche auf einem einzelnen Chip integriert
sein können. Die Hostschnittstelleneinheit 2500 kann
Hostschnittstellenanschlüsse, wie z. B. I/O-Anschlüsse,
auf dem integrierten Schaltungschip aufweisen. Die in 4A dargestellten
Ele mente sind elektrisch mit einem geteilten Datenbus 2001 gekoppelt.
Zusätzlich wird ein breiter Datenbus 2600 bereitgestellt,
welcher eine direkte Datenumspeicherung zwischen dem Flashspeicherbauelement 2300 und
dem RAM 2400 unterstützt. Ein schmalerer Datenbus 2700 wird
ebenfalls bereitgestellt, um eine direkte Datenübertragung
zwischen dem RAM 2400 und der Hostschnittstelle 2500 zu
unterstützen. Die Hostschnittstelle 2500 kann
während eines normalen Betriebs elektrisch über
Anschlüsse mit einem externen Hostprozessor Host gekoppelt sein.
In einer typischen Applikation kann die Breite des breiten Datenbusses 2600 für
einen Fall, in welchem der schmalere Datenbus 2700 und
der geteilte Datenbus 2001 Breiten von N haben, größer
als 32N sein, wobei N eine positive ganze Zahl ist, wie z. B. N =
8, 16, 32,.... Des Weiteren kann eine Datenumspeicheroperation,
wie diese durch das Block/Zeitablaufdiagramm gemäß 4B dargestellt
ist, welche zu einer Datenübertragung mit einer hohen Kapazität vom
Flashspeicherbauelement 2300 zum RAM 2400 führt,
einer Mehrzahl von „parallelen Operationen" folgen, welche
die Systemeffizienz verbessern. Insbesondere können Operationen
zur Übertragung von „umzuspeichernden" Daten vom
RAM 2400 zum Host über die Hostschnittstelle 2500 gleichzeitig
mit Operationen ausgeführt werden, welche eine Fehlerdetektion
und Fehlerkorrektur (EDC) mit den Daten ausführen, welche
vom Flashspeicherbauelement 2300 ausgehen. Diese EDC-Operationen
können durch die Verarbeitungseinheit 2100 ausgeführt
werden, welche viele Zyklen von „umzuspeichernden" Daten
direkt vom Flashspeicherbauelement 2300 über den
schmaleren geteilten Datenbus 2001 empfängt.
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Schließlich
können, wie im Blockdiagramm von 5 dargestellt,
die hier beschriebenen Speichersysteme 1000 oder 1000' eine
Verarbeitungseinheit 1100 und einen Nur-Lese-Speicher (ROM) 1200 umfassen,
welche elektrisch mit dem geteilten Datenbus 1001 gekoppelt
sind. Diese Verarbeitungseinheit 1100 kann eine zentrale
Verarbeitungseinheit CPU 1110 und einen Steuerlogikblock 1120 umfassen,
welche unab hängig mit dem geteilten Datenbus 1001 verbunden
sind, um dadurch eine größere Kontrolle über
die Datenflussoperationen innerhalb des Speichersystems bereitzustellen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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