KR102646895B1 - 메모리 카드 및 이를 포함하는 스토리지 시스템 - Google Patents

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Abstract

메모리 카드는 기판, 제1 그룹의 단자들, 제2 그룹의 단자들, 적어도 하나의 메모리 컨트롤러, 적어도 하나의 제1 비휘발성 메모리 장치 및 적어도 하나의 제2 비휘발성 메모리 장치를 포함한다. 상기 기판은 두 쌍의 대향하는 가장자리들을 가진다. 상기 제1 그룹의 단자들은 상기 기판의 삽입측 자장자리(edge)에 인접하여 배열되고, 제1 전압의 전원 단자를 포함한다. 상기 제2 그룹의 단자들은 상기 제1 그룹의 단자들보다 상기 삽입측 가장자리로부터 이격되어 배열되고, 제2 전압의 전원 단자를 포함한다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들에 연결된다. 상기 적어도 하나의 제1 비휘발성 메모리 장치는 상기 적어도 하나의 메모리 컨트롤러에 연결된다. 상기 적어도 하나의 제2 비휘발성 메모리 장치는 상기 적어도 하나의 메모리 컨트롤러에 상기 제1 비휘발성 메모리 장치와는 개별적으로 연결된다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들이 외부의 호스트와 연결되는 경우, 상기 제1 비휘발성 메모리 장치와 상기 제2 비휘발성 메모리 장치를 동시에 액세스한다.

Description

메모리 카드 및 이를 포함하는 스토리지 시스템{MEMORY CARDS AND STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 데이터 저장 장치에 관한 것으로, 보다 상세하게는 메모리 카드 및 이를 포함하는 스토리지 시스템에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 비휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터를 소실하는 메모리 장치이다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함한다. 비휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
비휘발성 메모리는 컴퓨팅 장치의 스토리지로 이용된다. 불휘발성 메모리는 범용 컴퓨터와 결합되어 사용되는 SSD (Solid State Drive), 모바일 장치와 결합되어 사용되는 임베디드 스토리지(embedded storage), 범용 컴퓨터 또는 모바일 장치와 결합 또는 분리되는 착탈식 메모리 카드 등을 구성할 수 있다.
본 발명의 일 목적은 성능을 높일 수 있는 메모리 카드를 제공하는 것이다.
본 발명의 일 목적은 상기 메모리 카드를 구비하여 성능을 높일 수 있는 스토리지 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 카드는 기판, 제1 그룹의 단자들, 제2 그룹의 단자들, 적어도 하나의 메모리 컨트롤러, 적어도 하나의 제1 비휘발성 메모리 장치 및 적어도 하나의 제2 비휘발성 메모리 장치를 포함한다. 상기 기판은 두 쌍의 대향하는 가장자리들을 가진다. 상기 제1 그룹의 단자들은 상기 기판의 삽입측 자장자리(edge)에 인접하여 배열되고, 제1 전압의 전원 단자를 포함한다. 상기 제2 그룹의 단자들은 상기 제1 그룹의 단자들보다 상기 삽입측 가장자리로부터 이격되어 배열되고, 제2 전압의 전원 단자를 포함한다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들에 연결된다. 상기 적어도 하나의 제1 비휘발성 메모리 장치는 상기 적어도 하나의 메모리 컨트롤러에 연결된다. 상기 적어도 하나의 제2 비휘발성 메모리 장치는 상기 적어도 하나의 메모의 메모리 컨트롤러에 상기 제1 비휘발성 메모리 장치와는 개별적으로 연결된다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들이 외부의 호스트 장치와 연결되는 경우, 상기 제1 비휘발성 메모리 장치와 상기 제2 비휘발성 메모리 장치를 동시에 액세스한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스토리지 시스템은 호스트 장치, 소켓 및 메모리 카드를 포함한다. 상기 메모리 카드는 기판, 제1 그룹의 단자들, 제2 그룹의 단자들, 적어도 하나의 메모리 컨트롤러, 적어도 하나의 제1 비휘발성 메모리 장치 및 적어도 하나의 제2 비휘발성 메모리 장치를 포함한다. 상기 기판은 두 쌍의 대향하는 가장자리들을 가진다. 상기 제1 그룹의 단자들은 상기 기판의 삽입측 자장자리(edge)에 인접하여 배열되고, 제1 전압의 전원 단자를 포함한다. 상기 제2 그룹의 단자들은 상기 제1 그룹의 단자들보다 상기 삽입측 가장자리로부터 이격되어 배열되고, 제2 전압의 전원 단자를 포함한다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들에 연결된다. 상기 적어도 하나의 제1 비휘발성 메모리 장치는 상기 적어도 하나의 메모리 컨트롤러에 연결된다. 상기 적어도 하나의 제2 비휘발성 메모리 장치는 상기 적어도 하나의 메모의 메모리 컨트롤러에 상기 제1 비휘발성 메모리 장치와는 개별적으로 연결된다. 상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들이 상기 소켓을 통하여 상기 호스트 장치와 연결되는 경우, 상기 제1 비휘발성 메모리 장치와 상기 제2 비휘발성 메모리 장치를 동시에 액세스한다.
본 발명의 실시예들에 따르면, 하나의 메모리 카드에 서로 다른 프로토콜로 호스트 장치와 통신할 수 있는 제1 그룹의 단자들 및 제2 그룹의 단자들을 구비하고, 물리적으로 분리되는 제1 및 제2 비휘발성 메모리 장치들을 구비하여 상기 제1 및 제2 비휘발성 메모리 장치들을 동시에 액세스함으로써 호스트 장치는 상기 하나의 메모리 카드를 서로 다른 두 개의 메모리 카드로 인식할 수 있다. 따라서 메모리 카드의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템(또는 데이터 저장 시스템)을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드를 나타내는 평면도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 카드 내부의 일부를 나타내는 부분 투시도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 메모리 컨트롤러와 제2 메모리 컨트롤러를 나타내는 부분 사시도이다.
도 5는 본 발명의 실시예들에 따른 도 3의 메모리 카드의 단면도를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 메모리 컨트롤러와 제1 비휘발성 메모리 장치를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 제1 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 9는 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제2 메모리 컨트롤러와 제2 비휘발성 메모리 장치를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 2의 메모리 카드 내부의 일부를 나타내는 부분 투시도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 메모리 카드의 단면도를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 11의 메모리 카드에서 하나의 메모리 컨트롤러, 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드의 내부 일부를 나타내는 부분 투시도이다.
도 15는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드의 내부 일부를 나타내는 부분 투시도이다.
도 16은 본 발명의 실시예들에 따른 메모리 카드를 이용한 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따라 도 16의 소켓을 보다 상세히 나타낸다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템(또는 데이터 저장 시스템)을 나타내는 블록도이다.
도 1을 참조하면, 스토리지 시스템(10)은 호스트 장치(20) 및 스토리지 장치(또는 메모리 카드)(100)를 포함할 수 있다.
호스트 장치(20)는 스토리지 장치(100)와 통신을 수행하여 신호(SIG)를 주고받을 수 있다. 호스트 장치(20)는 스토리지 장치(100)에 제어 신호를 인가하고, 스토리지 장치(100)로부터 데이터를 수신할 수 있다.
스토리지 장치(100)는 호스트 장치(20)와 통신을 수행하여 호스트 장치(20)의 제어에 따른 동작을 수행할 수 있다. 스토리지 장치(100)는 플래시 메모리, PRAM, MRAM, RRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 예시적으로, 스토리지 장치(100)는 호스트 장치(20)와 결합 또는 분리될 수 있는 착탈식 메모리 카드일 수 있다.
스토리지 장치(100)가 착탈식 메모리 카드인 경우에, 스토리지 장치(100)는 적어도 두 개의 프로토콜에 따라 상기 호스트 장치(20)와 통신하는 복합 메모리 카드일 수 있다. 호스트 장치(20)는 다양한 메모리 카드 인터페이스들에 따르는 다양한 프로토콜을 지원할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드를 나타내는 평면도이다.
도 2를 참조하면, 메모리 카드(100)는 2 쌍의 대향하는 가장자리들을 가질 수 있다. 상기 2 쌍의 가장자리들은 소켓에 삽입되는 방향 쪽의 삽입측 가장자리(121) 및 삽입측 가장자리(121)와 이웃하는 제1 가장자리(123) 및 제2 가장자리(125)를 가질 수 있다. 또한 메모리 카드(100)는 삽입측 가장자리(121)와 대향하는 제 3 가장자리(127)를 갖는다. 이 때, 삽입측 가장자리(121)와 제 3 가장자리(127)는 서로 평행할 수 있다. 본 발명의 실시예들에서 제1 방향은 삽입측 가장자리(121)로부터 수직인 방향을 의미한다.
또한, 메모리 카드(100)의 기판(110)은 삽입측 가장자리(121)에 인접하여 배열되는 제1 그룹의 단자들(130) 및 제1 그룹의 단자들(130)보다 삽입측 가장자리(121)로부터 더 이격되어 배열되는 제2 그룹의 단자들(140)을 포함할 수 있다.
제1 그룹의 단자들(130)은 제1 전압의 전원 단자(VCC, 131), 제1 데이터 단자들(135, 136), 하나 또는 그 이상의 접지 단자들(VSS, 133), 클럭 단자(137) 및 커맨드 단자(138)를 포함할 수 있다. 제1 데이터 단자들(135, 136)은 데이터가 입력되는 한 쌍의 제1 데이터 입력 단자들(DAT0, DAT1; 135) 및 데이터가 출력되는 한 쌍의 제1 데이터 출력 단자들(DAT2, DAT3; 136)를 포함할 수 있다.
제2 그룹의 단자들(140)은 제2 전압의 전원 단자(VCCQ, 141), 기준 클럭 단자(147), 카드 디텍션 단자(149), 제2 데이터 단자들(145, 146), 하나 또는 그 이상의 접지 단자들(VSS, 143)를 포함할 수 있다. 제2 데이터 단자들(145, 146)은 데이터가 입력되는 한 쌍의 제2 데이터 입력 단자들(DIN_t, DIN_c; 145) 및 데이터가 출력되는 한 쌍의 제2 데이터 출력 단자들(DOUT_t, DOUT_c; 146)를 포함할 수 있다.
제1 그룹의 단자들(130)은 제1 전압의 전원 단자(131)를 포함할 수 있다. 상기 제1 전압은, 예를 들면, 약 3.0 V 내지 약 3.5 V 사이의 값을 가질 수 있다. 제1 전압은 메모리 카드(100) 내의 반도체 장치들 중 저속 동작을 하는 반도체 장치들에 공급될 수 있다. 예를 들어 상기 제1 전압은 메모리 카드(100) 내의 적어도 하나의 비휘발성 메모리 장치들에 공급될 수 있다.
제2 그룹의 단자들(140)은 제2 전압의 전원 단자(141)를 포함할 수 있다. 상기 제2 전압은, 예를 들면, 약 1.5 V 내지 약 2.2 V 사이의 값을 가질 수 있다. 상기 제2 전압은 메모리 카드(100) 내의 반도체 장치들 중 고속 동작을 하는 반도체 장치들에 공급될 수 있다. 예를 들어 상기 제2 전압은 메모리 카드(100) 내의 적어도 하나의 메모리 컨트롤러에 공급될 수 있다.
제1 그룹의 단자들(130)이 제2 그룹의 단자들(140)보다 삽입측 가장자리(121)에 더 가까이 위치하기 때문에, 메모리 카드(100)를 소켓에 삽입하면 제2 그룹의 단자들(140)보다 제1 그룹의 단자들(130)에 먼저 전원이 공급될 수 있다. 다시 말해, 메모리 카드(100)가 삽입됨에 따라 제1 그룹의 단자들(130)에 포함된 제1 전압의 전원 단자(131)를 통하여 제1 전압의 전원이 적어도 하나의 비휘발성 메모리 장치에 미리 공급될 수 있다. 또한 제1 그룹의 단자들(130)은 하나 또는 그 이상의 접지 단자들(133)을 포함할 수 있는데, 제1 전압의 전원 단자(131)와 함께 접지 단자(133) 역시 미리 호스트 장치와 연결됨으로써, 메모리 컨트롤러에 전원이 공급되기 전에 메모리 카드(100) 전체를 동작시킬 수 있는 전원 및 접지 회로가 형성되어 전반적인 동작의 준비를 갖추게 된다.
제1 전압의 전원 단자(131)의 선단부와 삽입측 가장자리(121)와의 거리는 제1 접지 단자(133)의 선단부와 삽입측 가장자리(121)와의 거리와 동일할 수 있으며, 또한 제1 전압의 전원 단자(131)의 제 1 방향의 길이와 제1 접지 단자(133)의 제1 방향의 길이는 동일할 수 있다.
본 발명의 실시예들에서 선단부란 단자의 양 끝단 중 삽입측 가장자리(121)와의 거리가 더 가까운 끝단을 의미하며, 후단부(rear end)란 단자의 양 끝단 중 삽입측 가장자리(121)와의 거리가 더 먼 끝단을 의미한다.
제1 전압의 전원 단자(131)의 선단부 및 제1 접지 단자(133)의 선단부와 삽입측 가장자리(121) 사이의 거리는 제1 데이터 입력 단자들(135)의 선단부 및 제1 데이터 출력 단자들(136)의 선단부와 삽입측 가장자리 (121) 사이의 거리보다 가까울 수 있다. 메모리 카드(100)가 소켓에 삽입되는 경우, 제1 데이터 입력 단자들(135) 및 제1 데이터 출력 단자들(136) 등의 제1 열 단자들(130)의 다른 단자들보다 제1 전압의 전원 단자(131) 및 제1 접지 단자(133)가 소켓 핀과 먼저 접촉되도록 하여 호스트와의 신호 전달 이전에 메모리 카드(100) 전체를 구동시킬 수 있다.
실시예에 있어서, 제1 데이터 입력 단자들(135)와 제1 데이터 출력 단자들(136)는 사이에 제1 접지 단자(133)를 두고 이격되어 배치될 수 있는데, 이로써 노이즈로 인하여 제1 데이터 입력 단자들(135 및 제1 데이터 출력 단자들(135) 서로 간에 발생할 수 있는 신호 간섭을 방지할 수 있다.
한 쌍의 제1 데이터 입력 단자들(135)은 서로 동일한 치수를 가질 수 있으며, 한 쌍의 제1 데이터 출력 단자들(136)은 서로 동일한 치수를 가질 수 있다. 또한 제1 데이터 입력 단자들(135)과 제1 데이터 출력 단자들(136)은 서로 동일한 치수를 가질 수 있다.
제1 데이터 입력 단자들(135) 및 제1 데이터 출력 단자들(136)의 상기 제1 방향의 길이는 제1 접지 단자(133)의 제1 방향 길이보다 짧을 수 있다.
제1 접지 단자(133)의 선단부는 제1 데이터 입력 단자들(135) 및 제 1 데이터 출력 단자들(136)의 선단부보다 삽입측 가장자리(121)에 더 가까울 수 있다. 제1 접지 단자(133)의 후단부는 제1 데이터 입력 단자들(135) 및 제1 데이터 출력 단자들(136)의 후단부들과 비교하여 삽입측 가장자리(121)와의 거리가 더 크거나 같을 수 있다.
제 1 방향에 있어서, 제1 데이터 입력 단자들(135) 및 제 1 데이터 출력 단자들(136)은 제1 접지 단자(133)의 밖으로 벗어나지 않을 수 있다. 제1 데이터 입력 단자들(135) 및 제1 데이터 출력 단자들(136)은 제1 전압의 전원 단자(131) 및 제1 접지 단자(133)를 사이에 두고 이격되어 배치될 수 있다.
제2 그룹의 단자들(140)은 메모리 카드(100)의 중심부 또는 그 근방에 배치될 수 있다. 이와 같이 배치함으로써, 메모리 컨트롤러와의 거리 및 비휘발성 메모리 장치와의 거리가 단축되고, 또한 라우팅(routing)도 단순화될 수 있어 고속 동작 및 회로 설계의 편리성을 기할 수 있게 된다. 예를 들어, 제2 그룹의 단자들(140)이 메모리 카드(100)의 중심부 또는 그 근방에 배치되면, 제2 그룹의 단자들(140)과 제3 가장자리(127) 사이의 영역에 기판(110)의 일면(제1 면)과 타면(제1 면과 대향하는 제2 면)을 관통하는 비아홀을 이용하여 용이하게 라우팅이 가능하므로 제조 비용 및 제조시간을 줄일 수 있다.
특히, 제2 전압의 전원 단자(141)는 고속 동작을 하는 반도체 장치에 공급되는 전원으로서 메모리 컨트롤러에 전원을 공급하게 되는데, 제2 전압의 전원 단자(141)가 포함되는 제2 그룹의 단자들(140)을 메모리 카드(100)의 중심부 또는 그 근방에 배치함으로써, 메모리 컨트롤러에 전원이 공급되는 경로를 최소화할 수 있어 고속 동작에 유리할 수 있다. 또한 메모리 컨트롤러가 메모리 카드(100)의 어디에 배치되든 비교적 가까운 거리를 유지할 수 있게 되어 설계의 편리성에 유리할 수 있다.
예를 들면, 제1 방향에 있어서, 제2 그룹의 단자들(140)의 중심과 메모리 카드(100)의 중심 사이의 거리는 메모리 카드(100)의 제1 방향의 길이(L)의 20% 이내일 수 있다. 여기서, 제2 그룹의 단자들(140)은 제1 방향으로 다양한 길이를 가질 수 있을 뿐만 아니라 각 단자들의 선단부와 후단부의 위치가 일정하지 않을 수 있는데, 제2 그룹의 단자들(140)의 중심은 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146) 중 삽입측 가장자리(121)에 가장 가까운 단자의 중심으로 정의한다.
이와 같이 구성함으로써, 메모리 컨트롤러 및 비휘발성 메모리 장치들이 어디에 배치되든 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)과의 거리가 최소화될 수 있어, 고속 동작이 가능하게 될 뿐만 아니라 설계의 자유도도 확보될 수 있다.
제2 그룹의 단자들(140)은 한 쌍의 제2 데이터 입력 단자들(145) 및 한 쌍의 제2 데이터 출력 단자들(146)을 가질 수 있다. 도 2에서는 제2 데이터 입력 단자들(145)이 제2 데이터 출력 단자들(146)보다 메모리 카드(100)의 중심 쪽에 위치하는 것으로 도시되었지만, 이들의 위치는 바뀔 수 있다.
한 쌍의 제2 데이터 입력 단자들(145)은 서로 동일한 치수를 가질 수 있으며, 한 쌍의 제2 데이터 출력 단자들(146)은 서로 동일한 치수를 가질 수 있다. 또한 제2 데이터 입력 단자들(145)과 제2 데이터 출력단 자들(146)은 서로 동일한 치수를 가질 수 있다. 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)의 제 1 방향의 길이는 제2 그룹에 포함된 접지 단자들(143)의 제1 방향 길이보다 짧을 수 있다.
접지 단자들(143)의 선단부는 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)의 선단부보다 삽입측 가장자리(121)에 더 가까울 수 있다. 접지 단자들(143)의 후단부와 삽입측 가장자리(121) 사이의 거리는 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)의 후단부들과 삽입측 가장자리(121) 사이의 거리와 비교하여 더 크거나 같을 수 있다.
제1 방향에 있어서, 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)은 제2 열에 포함된 접지 단자들(143)의 밖으로 벗어나지 않을 수 있다. 제2 데이터 입력 단자들(145)과 제2 데이터 출력 단자들(146)은 사이에 접지 단자를 두고 이격되어 배치될 수 있다. 접지 단자는 제2 데이터 입력 단자들(145)과 제2 데이터 출력 단자들(146) 서로간에 신호 노이즈가 발생하는 것을 억제할 수 있다.
제2 그룹의 단자들(140)은 하나 또는 그 이상의 접지 단자들(143)을 포함할 수 있다. 제2 데이터 입력 단자들(145)은 한 쌍의 접지 단자들 사이에 배치되어 쉴드되고, 또한 제2 데이터 출력 단자들(146)은 한 쌍의 접지 단자들 사이에 배치되어 쉴드될 수 있다. 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)은 각각 한 쌍의 접지 단자들에 의하여 쉴드됨으로써, 보다 안정적으로 데이터를 입출력할 수 있다.
선택적으로, 제2 데이터 입력 단자들(145) 및 상기 제 2 데이터 출력 단자들(146)은 하나의 접지 단자를 사이에 두고 이격되며, 제 2 데이터 입력 단자들(145) 및 상기 제2 데이터 출력 단자들(146) 전체는 한 쌍의 접지 단자 사이에 위치할 수 있다. 다시 말해서, 제2 데이터 입력 단자들(145in) 및 상기 제 2 데이터 출력 단자들(146) 각각은 한 쌍의 접지 단자들 사이에 배치되어 쉴드되면서, 하나의 접지 단자를 공유할 수 있다. 다만, 제2 데이터 입력 단자들(145) 및 상기 제2 데이터 출력 단자들(146)은 공유하는 접지 단자를 가지지 않고 쉴드될 수 있다.
제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)을 쉴드시키는데 이용될 수 있는 접지 단자에는 접지된 단자인 카드 디텍션 단자(149)도 포함될 수 있다.
제2 전압의 전원 단자(141) 및 제2 열에 포함된 접지 단자들(143)의 선단부는 제1 데이터 입력 단자들(135) 및 제1 데이터 출력 단자들(136)의 선단부보다 삽입측 가장자리(121)에 더 가깝도록 배치될 수 있다. 메모리 카드(100)가 소켓에 삽입되는 경우, 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146) 등의 제 그룹의 단자들(140)의 다른 단자들보다 제2 전압의 전원 단자(141) 및 제2 열에 포함된 접지단자들(143)이 소켓 핀과 먼저 접촉되어 호스트와의 신호 전달 이전에 적어도 하나의 메모리 컨트롤러를 구동시키는 전원 및 접지 회로가 형성될 수 있다.
제2 전압의 전원 단자(141)의 선단부와 삽입측 가장자리(121) 사이의 거리는 제2 열에 포함된 접지 단자들(143)의 선단부와 삽입측 가장자리(121) 사이의 거리와 동일할 수 있으며, 또한 제2 전압의 전원 단자(141)의 제1 방향의 길이와 접지 단자들(143)의 제1 방향의 길이는 동일할 수 있다.
제2 그룹의 단자들(140)은 기준 클럭 단자(147)를 포함할 수 있다. 기준 클럭 단자(147)는 고속 동작을 위하여 메모리 컨트롤러로부터의 거리가 최소화될 수 있다. 메모리 컨트롤러의 위치는 메모리 카드(100)의 설계에 따라 변경될 수 있기 때문에 기준 클락 단자(147)는 가급적 메모리 카드(100)의 중심 쪽에 위치하는 것이 유리할 수 있다. 이러한 견지에서 기준 클락 단자(147)는 카드 디텍션 단자(149)나 제2 전압의 전원 단자(141)보다 메모리 카드(100)의 중심 쪽에 배치될 수 있다.
또한, 제2 그룹의 단자들(140)은 접지 단자를 사이에 두고 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)과 이격되어 배치될 수 있다. 기준 클럭 단자(147)는 접지 단자를 사이에 두고 제2 데이터 입력 단자들(145) 및 제2 데이터 출력 단자들(146)과 이격되어 배치되어 신호 입출력으로부터 발생할 수 있는 노이즈로부터의 영향을 최소화할 수 있으므로, 보다 안정적으로 동작하게 할 수 있다.
제2 그룹의 단자들(140)은 카드 디텍션 단자(149)를 포함할 수 있다. 카드 디텍션 단자(149)는 제2 전압의 전원 단자(141)와 인접하게 배치될 수 있다. 도 2에서는 카드 디텍션 단자(149)가 제2 그룹의 단자들(140) 중 제1 가장 자리(123) 쪽에 가장 가까이 배치되고, 그 측방향에 제2 전압의 전원 단자(141)가 배치되는 것으로 도시하였지만, 카드 디텍션 단자(149)와 제 2 전압의 전원 단자(141)의 위치는 서로 바뀔 수 있다.
카드 디텍션 단자(149)는 호스트(20)로 하여금 메모리 카드(100)의 종류를 판단할 수 있도록 하기 위한 단자이다. 선택적으로 카드 디텍션 단자(149)는 접지선에 전기적으로 연결된 접지된 단자일 수 있다.
카드 디텍션 단자(149)로서 데이터 입출력 단자 대신 접지된 단자를 활용하고, 호스트 장치(20)로 하여금 카드 디텍션 단자(149) 위치의 소켓 핀으로부터 접지 신호를 받아 카드의 종류를 판단하도록 함으로써, 카드 종류의 인식에 있어 정확도가 현저히 높아 인식 오류가 줄어들 뿐만 아니라, 카드의 종류를 인식하기 위한 데이터 입출력 과정도 생략될 수 있어 인식의 속도도 빠르게 될 수 있다.
제2 전압의 전원 단자(141)의 선단부와 카드 디텍션 단자(149)의 선단부의 위치가 상이할 수 있다. 도 2에서 보는 바와 같이, 제2 전압의 전원 단자(141)의 선단부의 위치가 카드 디텍션 단자(149)의 선단부의 위치보다 삽입측 가장자리(121)에 더 가까울 수 있다.
제2 그룹의 단자들(140)과 접속되는, 호스트 장치(20) 쪽의 소켓 핀들이 수평 방향으로 평행하게 배열된다면, 메모리 카드(100)의 삽입시 선단부가 삽입측 가장자리(121)에 더 가까운 제 2 전압의 전원 단자(141)가 카드 디텍션 단자(149)보다 소켓 핀과 먼저 접촉하게 된다. 그 결과 메모리 컨트롤러에 미리 전원이 공급되고, 호스트 장치(20) 측의 메모리 카드(100)의 종류 인식에 앞서 미리 메모리 카드(100)를 동작시킬 수 있다.
카드 디텍션 단자(149)의 선단부와 삽입측 가장자리(121) 사이에는 어떠한 단자도 배치되지 않을 수 있다. 다시 말해, 제 그룹의 단자들(130) 중의 어느 것도 카드 디텍션 단자(149)의 선단부와 삽입측 가장자리(121) 사이에는 배치되지 않을 수 있다. 이로써 메모리 카드(100)가 삽입될 때 카드 디텍션 단자(149)에 대응되는 소켓 핀이 메모리 카드(100)의 다른 단자와 불필요하게 접촉하지 않아 호스트(20)가 설정된 종류의 카드와 다른 종류의 카드로 인식하는 오류의 발생을 방지할 수 있다.
또한 도 2에서 메모리 카드(100)의 기판(110)은 UFS(Universal Flash Storage) 메모리 카드 표준에 따르는 모양를 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 카드 내부의 일부를 나타내는 부분 투시도이다.
도 3을 참조하면, 메모리 카드(100a)는 제1 메모리 컨트롤러(200a), 제2 메모리 컨트롤러(200b), 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)를 포함할 수 있다.
도 3에서는 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)를 각각 하나씩 도시하였지만, 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b) 두 개 이상씩 실장될 수 있다.
제1 메모리 컨트롤러(200a)와 제2 메모리 컨트롤러(200b)는 제2 전압의 전원 단자(141)와 연결되어, 제2 전압을 제공받을 수 있다. 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)는 각각 제1 전압의 전원 단자(200b)와 연결되어 제1 전압을 제공받을 수 있다.
또한 도시하지는 않았지만, 제1 메모리 컨트롤러(200a)는 제2 그룹의 단자들(140)과 연결되고, 호스트 장치(20)와 제1 프로토콜에 따른 통신을 수행하여 제1 비휘발성 메모리 장치(300a)에 대한 액세스를 수행할 수 있다. 또한 제2 메모리 컨트롤러(200b)는 제1 그룹의 단자들(130)과 연결되고, 호스트 장치(20)와 제2 프로토콜에 따른 통신을 수행하여 제2 비휘발성 메모리 장치(300b)에 대한 액세스를 수행할 수 있다.
여기서, 상기 제1 프로토콜은 UFS(universal flash storage) 프로토콜이고, 상기 제2 프로토콜은 SD(secure digital) 프로토콜일 수 있다. 또한 제1 메모리 컨트롤러(200a)의 제1 비휘발성 메모리 장치(300a)에 대한 액세스와 제2 메모리 컨트롤러(200b)의 제2 비휘발성 메모리 장치(300b)에 대한 액세스는 동시에 수행될 수 있다. 따라서 메모리 카드(100a)가 소켓을 통하여 호스트 장치(100)에 연결되는 경우, 호스트 장치(100)는 UFS 카드와 SD 카드가 동시에 연결된 것처럼 인식할 수 있다.
제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)는 서로 같은 종류이거나 또는 서로 다른 종류일 수 있다. 예를 들어, 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)는 낸드 플래시일 수 있다. 예를 들어, 제1 비휘발성 메모리 장치(300a)는 낸드 플래시이고 제2 비휘발성 메모리 장치(300b)는 평판형 플래시 메모리이거나, 플래시 메모리가 아닌 다른 종류의 비휘발성 메모리일 수 있다.
실시예에 있어서, 제1 비휘발성 메모리 장치(300a)에서는 운영 체제 및 어플리케이션을 동작시킬 수 있고, 제2 비휘발성 메모리 장치(300b)에서는 보안 기능을 이용하여 데이터를 저장시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 메모리 컨트롤러와 제2 메모리 컨트롤러를 나타내는 부분 사시도이다.
도 4를 참조하면, 제1 메모리 컨트롤러(200a)는 제2 데이터 입력 단자들(145)과 데이터를 수신하는 제1 신호 경로(161)를 통하여 연결되고, 제2 데이터 출력 단자들(146)과 데이터를 송신하는 제2 신호 경로(162)를 통하여 연결될 수 있다. 제1 메모리 컨트롤러(200a)는 제1 및 제2 신호 경로들(161, 162)을 통하여 호스트 장치(20)와 데이터를 송신 및 수신할 수 있다.
제2 메모리 컨트롤러(200b)는 제1 데이터 입력 단자들(135)과 데이터를 수신하는 제1 신호 경로(171)를 통하여 연결되고, 제1 데이터 출력 단자들(136)과 데이터를 송신하는 제2 신호 경로(172)를 통하여 연결될 수 있다. 제2 메모리 컨트롤러(200b)는 제1 및 제2 신호 경로들(171, 172)을 통하여 제1 메모리 컨트롤러(200a)가 호스트 장치(20)와 데이터를 송신 및 수신하는 것과 동시에 호스트 장치(20)와 데이터를 송신 및 수신할 수 있다.
제1 및 제2 신호 경로들(161, 162) 및 제1 및 제2 신호 경로들(171, 172)은 제1 그룹의 단자들(130) 및 제2 그룹의 단자들(140)이 형성된 기판(110)의 일면과 대향하는 기판(110)의 타면에 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 메모리 카드의 단면도를 나타낸다.
도 5를 참조하면, 제1 그룹의 단자들(130) 및 제2 그룹의 단자들(140)은 기판(110)의 제1 면(113)에 배치될 수 있다. 또한 기판(110)의 제1 면(113)에 대향하는 제2 면(115)에는 제1 메모리 컨트롤러(200a),제2 메모리 컨트롤러(200b), 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)가 배치될 수 있다. 다만 각 구성요소들의 위치, 크기 및 상관관계는 예시적인 것이다.
제1 메모리 컨트롤러(200a)는 배선(181)을 통하여 제2 그룹의 단자들(140)과 전기적으로 연결될 수 있다. 제1 메모리 컨트롤러(200a)는 와이어, 기판(110) 제1 면(113) 및 제2 면(115)에 형성되는 배선, 기판(110) 내부에 형성되는 배선층이나 관통 비아를 통하여 제2 그룹의 단자들(140)과 전기적으로 연결될 수 있다. 또한 제1 메모리 컨트롤러(200a)는 와이어(183)를 통하여 제1 비휘발성 메모리 장치(300a)와 전기적으로 연결될 수 있다.
제2 메모리 컨트롤러(200b)는 배선(191)을 통하여 제1 그룹의 단자들(130)과 전기적으로 연결될 수 있다. 제2 메모리 컨트롤러(200b)는 와이어, 기판(110) 제1 면(113) 및 제2 면(115)에 형성되는 배선, 기판(110) 내부에 형성되는 배선층이나 관통 비아를 통하여 제1 그룹의 단자들(130)과 전기적으로 연결될 수 있다. 또한 제2 메모리 컨트롤러(200b)는 와이어(193)를 통하여 제2 비휘발성 메모리 장치(300b)와 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 메모리 컨트롤러와 제1 비휘발성 메모리 장치를 나타낸다.
도 6을 참조하면, 제1 비휘발성 메모리 장치(300a)는 제1 메모리 컨트롤러(200a)의 제어에 따라 기입, 독출 및 소거를 수행할 수 있다. 제1 메모리 컨트롤러(200a)는 호스트 장치(20)의 요청에 따라 제1 비휘발성 메모리 장치(300a)를 제어하도록 구성된다. 제1 메모리 컨트롤러(200a)는 제1 비휘발성 메모리 장치(300a)로 제1 제어 신호(CTRL1)를 전송하고, 제1 비휘발성 메모리 장치(300a)와 제1 데이터(DTA1)를 교환하도록 구성된다.
제1 메모리 컨트롤러(200a)는 제1 호스트 인터페이스(210), 클럭 디코더(220) 및 프로세서(230)를 포함할 수 있다.
제1 호스트 인터페이스(210)는 제1 프로토콜에 따른 제1 메모리 컨트롤러(200a)와 호스트 장치(20) 사이의 통신을 관리할 수 있다. 상술한 바와 같이, 제1 프로토콜은 UFS 프로토콜일 수 있다. 한편, 이에 제한되는 것은 아니고, 제1 호스트 인터페이스(210)는 USB(Universal Serial Bus), MMC(Multi Media Card), PCIE(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 및 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜을 이용하여 동일한 인터페이스 프로토콜을 지원하는 호스트 장치와 인터페이스 할 수 있다.
제1 호스트 인터페이스(210)는 링크 레이어(211) 및 물리 레이어(213)를 포함할 수 있다. 링크 레이어(211)는 UFS 프로토콜에 따라 출력 신호를 생성하고, 수신 신호를 수신할 수 있다. 링크 레이어(211)는 OSI (Open Systems Interconnection) 레이어들 중 물리 어댑터 레이어(L1.5), 데이터 링크 레이어 부(L2), 네트워크 레이어(L3), 그리고 트랜스포트 레이어(L4)를 포함할 수 있다. 링크 레이어(211)는 DME (DeviceManagement Entity)를 구성할 수 있다. 링크 레이어(211)는 MIPI(Mobile Industry Processor Interface) Unipro를 포함할 수 있다.
물리 레이어(213)는 UFS 프로토콜에 따라 출력 신호를 송신하고, 수신 신호를 수신할 수 있다. 물리 레이어 (213)는 OSI 계층들 중 물리 레이어 (L1)를 포함할 수 있다. 물리 레이어(213)는 MIPI M-PHY를 포함할 수 있다.
호스트 인터페이스(210)는 출력 단자(TX), 입력 단자(RX), 및 클럭 단자(RCLK)를 포함할 수 있다. 물리 레이어(213)는 출력 단자(TX)를 통해 호스트 장치(20)로 신호를 전송할 수 있다. 출력 단자(TX)는 호스트 장치(20)의 수신 패드와 연결되어 채널을 구성할 수 있다. 출력 단자(TX)는 제1 출력 단자(DOUT_t) 및 제2 출력 단자(DOUT_c)를 포함할 수 있다. 출력 단자(TX)는 제2 그룹의 단자들(140) 중 제2 데이터 출력 단자들(146)에 연결될 수 있다.
물리 레이어(213)는 입력 단자(RX)를 통해 호스트 장치(20)로부터 인가된 신호를 수신할 수 있다. 입력 단자(RX)는 호스트 장치(20)의 출력 단자와 연결되어 채널을 구성할 수 있다. 입력 단자(RX)는 제1 입력 단자(DIN_t) 및 제2 입력 단자(DIN_c)를 포함할 수 있다. 입력 단자(TX)는 제2 그룹의 단자들(140) 중 제2 데이터 입력 단자들(145)에 연결될 수 있다.
클럭 디코더(230)는 제1 호스트 인터페이스(230)로부터 기준 클럭 신호를 수신할 수 있다. 구체적으로, 물리 레이어(213)는 클럭 디코더(230)에 기준 클럭 신호를 전달할 수 있다. 클럭 디코더(230)는 기준 클럭 신호를 디코딩하여 그 결과를 저장할 수 있다. 클럭 디코더(230)는 모드 선택부(231) 및 SFR(Special Function Register)(233)를 포함할 수 있다. 모드 선택부(231)는 기준 클럭 신호를 세그먼트 단위로 분석할 수 있다. 기준 클럭 신호는 복수의 세그먼트들을 포함할 수 있고, 각 세그먼트는 복수의 클럭 모드들 중 어느 하나의 정보를 가질 수 있다.
SFR(233)는 모드 선택부(231)에서 판별된 각 세그먼트의 클럭 모드 정보를 저장할 수 있다. 각 세그먼트의 클럭 모드 정보가 복수 개로 모여 하나의 명령어 셋(Command Set)을 이룰 수 있다.
프로세서(220)는 제1 메모리 컨트롤러(200a)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(220)는 펌웨어와 마이크로 프로세서 칩으로 구현될 수 있으며, 필요에 따라 마이크로 프로세서 칩을 생략하고 펌웨어로 구현될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제1 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 제1 비휘발성 메모리 장치(300a)는 메모리 셀 어레이(310), 어드레스 디코더(340), 페이지 버퍼 회로(320), 데이터 입출력 회로(330), 제어 회로(350) 및 전압 생성기(360)를 포함할 수 있다.
메모리 셀 어레이(310)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(340)와 연결될 수 있다. 또한, 메모리 셀 어레이(310)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(320)와 연결될 수 있다.
메모리 셀 어레이(310)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(310)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(310)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(310)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 8은 도 7의 제1 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 8을 참조하면, 메모리 셀 어레이(310)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 제1 내지 제3 방향들(D1~D3)을 따라 신장된다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도 7에 도시된 어드레스 디코더(340)에 의해 선택된다. 예를 들면, 어드레스 디코더(340)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 9는 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 9에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKa)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 9를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 7을 참조하면, 제어 회로(350)는 제1 메모리 컨트롤러(200a)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(400a)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(350)는 커맨드 신호(CMD)에 기초하여 전압 생성기(360)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(350)는 로우 어드레스(R_ADDR)를 어드레스 디코더(340)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(330)에 제공할 수 있다.
어드레스 디코더(340)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(340)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(360)는 제어 회로(350)로부터 제공되는 제어 신호들(CTLs)에 기초하여 파워(PWR)를 이용하여 제1 비휘발성 메모리 장치(300a)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(360)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(340)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(360)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(360)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(360)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(360)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(360)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(320)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(320)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(320)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(330)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(320)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(330)는 제1 메모리 컨트롤러(200a)로부터 제1 데이터(DTA1)를 수신하고, 제어 회로(350)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 제1 데이터(DTA1)를 페이지 버퍼 회로(320)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(330)는 제어 회로(350)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 제1 데이터(DTA1)를 상기 제1 메모리 컨트롤러(200a)에 제공할 수 있다.
또한, 페이지 버퍼 회로(320)와 입출력 회로(330)는 메모리 셀 어레이(310)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(310)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(320)와 입출력 회로(330)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(320)와 입출력 회로(330)는 제어 회로(350)에 의하여 제어될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 메모리 카드에서 제2 메모리 컨트롤러와 제2 비휘발성 메모리 장치를 나타낸다.
도 9를 참조하면, 제2 비휘발성 메모리 장치(300b)는 제2 메모리 컨트롤러(200b)의 제어에 따라 기입, 독출 및 소거를 수행할 수 있다. 제2 메모리 컨트롤러(200b)는 호스트 장치(20)의 요청에 따라 제2 비휘발성 메모리 장치(300b)를 제어하도록 구성된다. 제2 메모리 컨트롤러(200b)는 제2 비휘발성 메모리 장치(300b)로 제2 제어 신호(CTRL2)를 전송하고, 제2 비휘발성 메모리 장치(300b)와 제2 데이터(DTA2)를 교환하도록 구성된다.
제2 메모리 컨트롤러(200b)는 제2 호스트 인터페이스(250) 및 프로세서(260)를 포함할 수 있다. 제2 호스트 인터페이스(250)는 제2 프로토콜에 따른 제2 메모리 컨트롤러(200b)와 호스트 장치(20) 사이의 통신을 관리할 수 있다. 상술한 바와 같이, 제2 프로토콜은 SD 프로트콜일 수 있다.
제2 호스트 인터페이스(250)는 제1 그룹의 단자들(130)에 연결되고 검출 회로(253) 및 펌웨어(251)를 포함할 수 있다. 검출 회로(253)는 호스트 장치(20)로부터의 커맨드(CMD)를 검출하여 저장할 수 있다. 상기 검출 회로(253)는 레지스터로 구현될 수 있다.
펌웨어(251)는 검출 회로(253)에 저장된 커맨드를 독출하고 이에 대응하는 신호를 프로세서(260)에 제공한다. 프로세서(260)는 제2 메모리 컨트롤러(200b)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 2의 메모리 카드 내부의 일부를 나타내는 부분 투시도이다.
도 11을 참조하면, 메모리 카드(100b)는 하나의 메모리 컨트롤러(200c), 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)를 포함할 수 있다.
도 11의 메모리 카드(100b)는 하나의 메모리 컨트롤러(200c)가 도 3의 제1 메모리 컨트롤러(200a) 및 제2 메모리 컨트롤러(200b)를 대체한다는 점에서 도 3의 메모리 카드(100a)와 차이가 있다.
하나의 메모리 컨트롤러(200c)는 제2 전압의 전원 단자(141)와 연결되고, 또한 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치와 연결될 수 있다.
또한 도시하지는 않았지만, 하나의 메모리 컨트롤러(200c)는 제2 그룹의 단자들(140)과 연결되고, 호스트 장치(20)와 UFS 프로토콜에 따른 통신을 수행하여 제1 비휘발성 메모리 장치(300a)에 대한 액세스를 수행함과 동시에 제1 그룹의 단자들(130)과 연결되고, 호스트 장치(20)와 SD 프로토콜에 따른 통신을 수행하여 제2 비휘발성 메모리 장치(300b)에 대한 액세스를 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 메모리 카드의 단면도를 나타낸다.
도 12를 참조하면, 제1 그룹의 단자들(130) 및 제2 그룹의 단자들(140)은 기판(110)의 제1 면(113)에 배치될 수 있다. 또한 기판(110)의 제1 면(113)에 대향하는 제2 면(115)에는 하나의 메모리 컨트롤러(200c),제2 메모리 컨트롤러(200b0, 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)가 배치될 수 있다.
하나의 메모리 컨트롤러(200c)는 배선(185)을 통하여 제2 그룹의 단자들(140)과 전기적으로 연결될 수 있고, 배선(187)을 통하여 제1 그룹의 단자들(130)과 전기적으로 연결될 수 있다. 또한 하나의 메모리 컨트롤러(200c)는 와이어(195)를 통하여 제1 메모리 비휘발성 메모리 장치(300a)와 전기적으로 연결될 수 있고, 와이어(197)를 통하여 제2 비휘발성 메모리 장치(300b)와 전기적으로 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 11의 메모리 카드에서 하나의 메모리 컨트롤러, 제1 비휘발성 메모리 장치 및 제2 비휘발성 메모리 장치를 나타낸다.
도 13을 참조하면, 하나의 메모리 컨트롤러(200c)는 제1 채널(CH1)을 통하여 제1 비휘발성 메모리 장치(300a)와 연결되고, 제1 채널(CH1)을 통하여 제1 비휘발성 메모리 장치(300a)로 제1 제어 신호(CTRL1)를 전송하고, 제1 비휘발성 메모리 장치(300a)와 제1 데이터(DTA1)를 교환할 수 있다. 또한 하나의 메모리 컨트롤러(200c)는 제2 채널(CH2)을 통하여 제2 비휘발성 메모리 장치(300b)와 연결되고, 제2 채널(CH2)을 통하여 제2 비휘발성 메모리 장치(300b)로 제2 제어 신호(CTRL2)를 전송하고, 제2 비휘발성 메모리 장치(300b)와 제2 데이터(DTA2)를 교환할 수 있다.
하나의 메모리 컨트롤러(200c)는 제1 호스트 인터페이스(270), 제2 호스트 인터페이스(280) 및 프로세서(290)를 포함할 수 있다. 제1 호스트 인터페이스(270)는 UFS 프로토콜에 따른 하나의 메모리 컨트롤러(200c)와 호스트 장치(20) 사이의 통신을 관리할 수 있다. 제2 호스트 인터페이스(280)는 SD 프로토콜에 따른 하나의 메모리 컨트롤러(200c)와 호스트 장치(20) 사이의 통신을 관리할 수 있다. 제1 호스트 인터페이스(270)는 제2 그룹의 단자들(140)에 연결될 수 있고, 제2 호스트 인터페이스(280)는 제1 그룹의 단자들(130)에 연결될 수 있다.
프로세서(290)는 하나의 메모리 컨트롤러(200c)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드의 내부 일부를 나타내는 부분 투시도이다.
도 14를 참조하면, 메모리 카드(100c)는 2 쌍의 대향하는 가장자리들을 가질 수 있다. 상기 2 쌍의 가장자리들은 소켓에 삽입되는 방향 쪽의 삽입측 가장자리(122) 및 삽입측 가장자리(122)와 이웃하는 제1 가장자리(124) 및 제2 가장자리(126)를 가질 수 있다. 또한 메모리 카드(100c)는 삽입측 가장자리(122)와 대향하는 제 3 가장자리(128)를 갖는다. 이 때, 삽입측 가장자리(122)와 제 3 가장자리(128)는 서로 평행할 수 있다.
또한 메모리 카드(100c)의 기판(110c)은 삽입측 가장자리(122)에 인접하여 배열되는 제1 그룹의 단자들(130) 및 제1 그룹의 단자들(130)보다 삽입측 가장자리(122)로부터 더 이격되어 배열되는 제2 그룹의 단자들(140)을 포함할 수 있다.
또한, 메모리 카드(100c)는 기판(110c)의 제1 면과 대향하는 제2 면에 배치되는 제1 메모리 컨트롤러(200a), 제2 메모리 컨트롤러(200b), 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)를 포함할 수 있다.
도 14의 메모리 카드(100c)는 도 3의 메모리 카드(100a)와 기판(110c)의 모양를 제외하고는 실절적으로 동일하다. 도 14의 메모리 카드(100c)의 기판(110c)은 SD 메모리 카드 표준에 따르는 모양을 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 도 1의 스토리지 시스템에서 메모리 카드의 내부 일부를 나타내는 부분 투시도이다.
도 15를 참조하면, 메모리 카드(100d)는 하나의 메모리 컨트롤러(200c), 제1 비휘발성 메모리 장치(300a) 및 제2 비휘발성 메모리 장치(300b)를 포함할 수 있다.
도 15의 메모리 카드(100d)는 하나의 메모리 컨트롤러(200c)가 도 14의 제1 메모리 컨트롤러(200a) 및 제2 메모리 컨트롤러(200b)를 대체한다는 점에서 도 14의 메모리 카드(100c)와 차이가 있다.
도 16은 본 발명의 실시예들에 따른 메모리 카드를 이용한 시스템을 나타내는 블록도이다.
도 16을 참조하면, 시스템(500)은 소켓(520), 전술한 실시예들을 참조하여 설명한 메모리 카드(100, 여기서 메모리 카드(100)는 메모리 카드들(100a, 100b, 100c, 100d)을 대표함)), 카드 인터페이스 제어기(530) 및 호스트 장치(600)를 포함할 수 있다.
소켓(520)은 삽입이 가능하고 메모리 카드(100)와 접촉되도록 제공될 수 있다. 소켓(520)은 메모리 카드(100)의 제 그룹의 단자들(130) 및 제 그룹의 단자들(140)에 전기적으로 연결되도록 구성될 수 있다. 카드 인터페이스 제어기(530)는 소켓(520)을 통해서 메모리 카드(100)와의 데이터 교환을 제어할 수 있다. 카드 인터페이스 제어기(530)는 또한 메모리 카드(100) 내에 데이터를 저장하기 위해서 이용될 수 있다. 호스트 장치(600)는 카드 인터페이스 제어기(530)를 제어할 수 있다.
호스트 장치(600)는 복수의 카드 인터페이스들을 지원할 수 있다. 호스트 장치(600)는 적어도 제1 카드 인터페이스(610) 및 제2 카드 인터페이스를 포함할 수 있다. 제1 카드 인터페이스(610)는 메모리 카드(100)와 소켓(520) 및 카드 인터페이스 제어기(530)를 통하여 연결되어, 메모리 카드(100)와 제1 프로토콜에 따른 통신을 수행할 수 있다. 제2 카드 인터페이스(620)는 메모리 카드(100)와 소켓(520) 및 카드 인터페이스 제어기(530)를 통하여 연결되어, 메모리 카드(100)와 제2 프로토콜에 따른 통신을 수행할 수 있다. 호스트 장치(600)는 메모리 카드(100)와 제1 프로토콜에 따른 통신 및 제2 프로토콜에 따른 통신을 동시에 수행할 수 있다.
여기서, 제1 카드 인터페이스(610)는 UFS 카드 인터페이스일 수 있고, 제2 카드 인터페이스(620)는 SD 카드 인터페이스일 수 있다.
도 17은 본 발명의 실시예들에 따라 도 16의 소켓을 보다 상세히 나타낸다.
도 17을 참조하면, 상술한 메모리 카드(100)가 삽입될 수 있는 소켓(520)이 제공된다.
소켓(520)은 메모리 카드(100)의 제1 그룹의 단자들(130)이 대응되는 제1 그룹의 소켓 핀들(521) 및 메모리 카드(100)의 제2 그룹의 단자들(140)이 대응되는 제2 그룹의 소켓 핀들(522)을 포함할 수 있다. 소켓(520)은 또한 제1 그룹의 소켓 핀들(521) 및 제2 그룹의 소켓 핀들(522)를 수용할 수 있는 하우징(525)을 포함할 수 있다.
메모리 카드(100)는 하우징(525) 내로 삽입되어, 제1 그룹의 소켓 핀들(521) 및 제2 그룹의 소켓 핀들(522)과 접촉함으로써 동작할 수 있다.
도 16을 참조하여 설명한 바와 같이, 소켓(520)은 제1 그룹의 소켓 핀들(521) 및 제2 그룹의 소켓 핀들(522)에 전원 신호 및/또는 데이터를 입출력할 수 있는 카드 인터페이스 제어기(530)와 전기적으로 연결될 수 있다. 제1 그룹의 소켓 핀들(521)은 제1 채널(527)을 통하여 카드 인터페이스 제어기(530)에 연결될 수 있고, 제2 그룹의 소켓 핀들(522)은 제2 채널(528)을 통하여 카드 인터페이스 제어기(530)에 연결될 수 있다.
삽입된 메모리 카드(100)의 대응되는 특정 단자에 의하여 삽입된 메모리 카드(100)의 유형을 인식하도록 구성된 소켓 핀이 제1 그룹의 소켓 핀들(521) 및 제2 그룹의 소켓 핀들(522) 각각에 존재할 수 있다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(또는 전자 장치)(700)는 시스템 버스(705)에 전기적으로 연결된 마이크로프로세서(710), 램(720), 사용자 인터페이스(730), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(760) 및 카드 인터페이스(740)와 메모리 카드(750)로 구성되는 스토리지 장치를 포함할 수 있다. 메모리 카드(750)는 상술한 메모리 카드들(100a, 100b, 100c, 100d)로 구성될 수 있고, 카드 인터페이스(740)는 도 17을 참조하여 설명한 바와 같이, 적어도 제1 카드 인터페이스와 제2 카드 인터페이스를 포함할 수 있다. 따라서, 메모리 카드(750)가 카드 인터페이스(740)에 삽입되어 마이크로프로세서(710)와 전기적으로 연결되는 경우, 마이크로프로세서(710)는 메모리 카드(750)를 서로 다른 두 개의 메모리 카드들로 인식할 수 있다.
본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.
본 발명의 실시 예들에 따른 스토리 자치 또는 스토리지 시스템은 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 메모리 카드로 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 스토리지 시스템 20: 호스트 장치
100, 100a, 100b, 100c, 100d: 메모리 카드
200a: 제1 메모리 컨트롤러 200b: 제2 메모리 컨트롤러
300a: 제1 비휘발성 메모리 장치 300b: 제2 비휘발성 메모리 장치

Claims (10)

  1. 두 쌍의 대향하는 가장자리들을 가지는 기판;
    상기 기판의 삽입측 가장자리(edge)에 인접하여 배열되고, 제1 전압의 전원 단자를 포함하는 제1 그룹의 단자들;
    상기 제1 그룹의 단자들보다 상기 삽입측 가장자리로부터 이격되어 배열되고, 제2 전압의 전원 단자를 포함하는 제2 그룹의 단자들;
    상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들에 연결되는 적어도 하나의 메모리 컨트롤러;
    상기 적어도 하나의 메모리 컨트롤러에 연결되는 적어도 하나의 제1 비휘발성 메모리 장치; 및
    상기 적어도 하나의 제1 비휘발성 메모리 장치와는 개별적으로 상기 적어도 하나의 메모리 컨트롤러에 연결되는 적어도 하나의 제2 비휘발성 메모리 장치를 포함하고,
    상기 적어도 하나의 메모리 컨트롤러는
    제1 호스트 인터페이스; 및
    제2 호스트 인터페이스를 포함하고,
    상기 적어도 하나의 메모리 컨트롤러는 제1 그룹의 단자들 및 상기 제2 그룹의 단자들이 외부의 호스트 장치와 연결되는 경우, 상기 제1 호스트 인터페이스를 통하여 상기 외부의 호스트 장치와 제1 프로토콜에 따른 통신을 수행하여 상기 적어도 하나의 제1 비휘발성 메모리 장치를 액세스함과 동시에 상기 제2 호스트 인터페이스를 통하여 상기 외부의 호스트 장치와 상기 제1 프로토콜과는 다른 제2 프로토콜에 따른 통신을 수행하여 상기 적어도 하나의 제2 비휘발성 메모리 장치를 액세스하는 메모리 카드.
  2. 제1항에 있어서,
    상기 제1 그룹의 단자들과 상기 제2 그룹의 단자들은 상기 기판의 제1 면에 형성되고,
    상기 적어도 하나의 메모리 컨트롤러, 상기 적어도 하나의 제1 비휘발성 메모리 장치 및 상기 적어도 하나의 제2 비휘발성 메모리 장치는 상기 기판의 상기 제1 면과 대향하는 제2 면에 형성되는 메모리 카드.
  3. 제1항에 있어서, 상기 적어도 하나의 메모리 컨트롤러는
    상기 제2 전압의 전원 단자 및 상기 적어도 하나의 제1 비휘발성 메모리 장치에 연결되는 제1 메모리 컨트롤러; 및
    상기 제2 전압의 전원 단자 및 상기 적어도 하나의 제2 비휘발성 메모리 장치에 연결되는 제2 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 제1 비휘발성 메모리 장치 및 상기 적어도 하나의 제2 비휘발성 메모리 장치는 상기 제1 전압의 전원 단자에 연결되고,
    상기 제1 메모리 컨트롤러는 상기 제1 프로토콜에 따른 통신을 수행하는 상기 제1 호스트 인터페이스를 포함하고,
    상기 제2 메모리 컨트롤러는 상기 제2 프로토콜에 따른 통신을 수행하는 상기 제2 호스트 인터페이스를 포함하고,
    상기 제1 호스트 인터페이스와 상기 제2 호스트 인터페이스는 동시에 각각의 통신을 수행하고,
    상기 제1 프로토콜은 UFS(universal flash storage) 프로토콜이고,
    상기 제2 프로토콜은 SD(secure digital) 프로토콜인 메모리 카드.
  4. 제1항에 있어서, 상기 적어도 하나의 메모리 컨트롤러는
    상기 제2 전압의 전원 단자, 상기 적어도 하나의 제1 비휘발성 메모리 장치 및 상기 적어도 하나의 제2 비휘발성 메모리 장치에 연결되는 하나의 메모리 컨트롤러를 포함하고,
    상기 하나의 메모리 컨트롤러는,
    상기 제1 프로토콜에 따른 통신을 수행하는 상기 제1 호스트 인터페이스; 및
    상기 제2 프로토콜에 따른 통신을 수행하는 상기 제2 호스트 인터페이스를 포함하고,
    상기 제1 호스트 인터페이스와 상기 제2 호스트 인터페이스는 동시에 각각의 통신을 수행하고,
    상기 제1 프로토콜은 UFS(universal flash storage) 프로토콜이고,
    상기 제2 프로토콜은 SD(secure digital) 프로토콜인 메모리 카드.
  5. 제1항에 있어서,
    상기 적어도 하나의 제1 비휘발성 메모리 장치와 상기 적어도 하나의 제2 비휘발성 메모리 장치는 같은 종류의 비휘발성 메모리 장치이고,
    상기 기판은 UFS 메모리 카드 표준에 따르는 모양을 가지거나, SD 메모리 카드 표준에 따르는 모양을 가지는 메모리 카드.
  6. 제1항에 있어서,
    상기 적어도 하나의 제1 비휘발성 메모리 장치와 상기 적어도 하나의 제2 비휘발성 메모리 장치는 다른 종류의 비휘발성 메모리 장치이고,
    상기 기판은 UFS 메모리 카드 표준에 따르는 모양을 가지거나, SD 메모리 카드 표준에 따르는 모양을 가지는 메모리 카드.
  7. 제1항에 있어서,
    상기 제1 그룹의 단자들은 상기 적어도 하나의 제2 비휘발성 메모리 장치에 제1 입력 데이터를 제공하는 한 쌍의 제1 데이터 입력 단자들 및 상기 적어도 하나의 제2 비휘발성 메모리 장치로부터의 제1 출력 데이터를 외부로 제공하는 한 쌍의 제1 데이터 출력 단자들을 포함하고,
    상기 제2 그룹의 단자들은 상기 적어도 하나의 제1 비휘발성 메모리 장치에 제2 입력 데이터를 제공하는 한 쌍의 제2 데이터 입력 단자들 및 상기 적어도 하나의 제1 비휘발성 메모리 장치로부터의 제2 출력 데이터를 외부로 제공하는 한 쌍의 제2 데이터 출력 단자들을 포함하고,
    상기 제1 데이터 입력 단자들 및 상기 제1 데이터 출력 단자들은 제1 접지 단자를 사이에 두고 이격되어 배치되고,
    상기 제2 데이터 입력 단자들 및 상기 제2 데이터 출력 단자들은 제2 접지 단자를 사이에 두고 이격되어 배치되는 메모리 카드.
  8. 호스트 장치;
    상기 호스트 장치와 전기적으로 연결되는 소켓; 및
    상기 소켓에 삽입될 수 있는 메모리 카드를 포함하고,
    상기 메모리 카드는
    두 쌍의 대향하는 가장자리들을 가지는 기판;
    상기 기판의 삽입측 가장자리(edge)에 인접하여 배열되고, 제1 전압의 전원 단자를 포함하는 제1 그룹의 단자들;
    상기 제1 그룹의 단자들보다 상기 삽입측 가장자리로부터 이격되어 배열되고, 제2 전압의 전원 단자를 포함하는 제2 그룹의 단자들;
    상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들에 연결되는 적어도 하나의 메모리 컨트롤러;
    상기 적어도 하나의 메모리 컨트롤러에 연결되는 적어도 하나의 제1 비휘발성 메모리 장치; 및
    상기 적어도 하나의 제1 비휘발성 메모리 장치와는 개별적으로 상기 적어도 하나의 메모리 컨트롤러와 연결되는 적어도 하나의 제2 비휘발성 메모리 장치를 포함하고,
    상기 적어도 하나의 메모리 컨트롤러는
    제1 호스트 인터페이스; 및
    제2 호스트 인터페이스를 포함하고,
    상기 적어도 하나의 메모리 컨트롤러는 상기 제1 그룹의 단자들 및 상기 제2 그룹의 단자들이 상기 소켓을 통하여 상기 호스트 장치와 연결되는 경우, 상기 제1 호스트 인터페이스를 통하여 상기 호스트 장치와 제1 프로토콜에 따른 통신을 수행하여 상기 적어도 하나의 제1 비휘발성 메모리 장치를 액세스함과 동시에 상기 제2 호스트 인터페이스를 통하여 상기 호스트 장치와 상기 제1 프로토콜과는 다른 제2 프로토콜에 따른 통신을 수행하여 상기 적어도 하나의 제2 비휘발성 메모리 장치를 액세스하는 스토리지 시스템.
  9. 제8항에 있어서,
    상기 호스트 장치는 상기 메모리 카드를 서로 다른 두 개의 카드로 인식하는 스토리지 시스템.
  10. 제8항에 있어서, 상기 소켓은
    상기 제1 그룹의 단자들에 연결되는 제1 그룹의 소켓 핀들; 및
    상기 제2 그룹의 단자들에 연결되는 제2 그룹의 소켓 핀들을 포함하고,
    상기 호스트 장치는
    상기 제1 그룹의 소켓 핀들을 통하여 상기 적어도 하나의 메모리 컨트롤러와 상기 제1 프로토콜에 따라 통신하는 제1 카드 인터페이스; 및
    상기 제2 그룹의 소켓 핀들을 통하여 상기 적어도 하나의 메모리 컨트롤러와 상기 제2 프로토콜에 따라 통신하는 제2 카드 인터페이스를 포함하고,
    상기 제1 카드 인터페이스는 SD(secure digital) 카드 인터페이스이고,
    상기 제2 카드 인터페이스는 UFS(universal flash storage) 카드 인터페이스이고,
    상기 호스트 장치는 상기 메모리 카드를 개별적인 SD 카드와 UFS 카드로 동시에 인식하는 스토리지 시스템.
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