CN104008778A - 非易失性存储器及非易失性存储器的操作方法 - Google Patents
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Abstract
提供一种非易失性存储器的操作方法，所述操作方法包括：将每个单元串中邻近基底的至少一个第一存储单元的阈值电压调整为高于擦除状态的阈值电压分布；以及读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元，其中，每个单元串中的所述至少一个第一存储单元是伪存储单元。
Description
相关申请的交叉引用
本申请要求于2013年2月27日向韩国知识产权局提交的韩国专利申请第10-2013-0021434号的优先权，通过引用将其全部内容合并于此。
技术领域
本公开涉及半导体存储器，并且更具体地，涉及非易失性存储器和所述非易失性存储器的操作方法。
背景技术
半导体存储器件是使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等等的半导体制造的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。
易失性存储器件在断电时会丢失存储的内容。易失性存储器件包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等等。非易失性存储器件即使在断电时也可以保持存储的内容。非易失性存储器件包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器件、相变RAM（phase-changeRAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、电阻式RAM（resistiveRAM，RRAM）、铁电RAM（ferroelectric RAM，FRAM）等等。快闪存储器件可以分成NOR（或非）型和NAND（与非）型。
近年来，已经研究了三维半导体存储器件以提高半导体存储器件的集成度。三维半导体存储器件的结构特性与二维半导体存储器的结构特性不同。因此，由于三维半导体存储器件和二维半导体存储器之间的结构差别，而使用了用于驱动三维半导体存储器件的各种不同的驱动方法。使用不同的驱动方法可以帮助克服用于三维半导体存储器件的不同架构所呈现的某些障碍。
发明内容
在一个实施例中，提供一种操作方法以用于非易失性存储器，所述非易失性存储器包括多个单元串，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管。所述操作方法包括：将每个单元串中邻近基底的至少一个第一存储单元的阈值电压调整为高于擦除状态的阈值电压分布；以及读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元。每个单元串中的所述至少一个第一存储单元是伪单元。
在示例性实施例中，每个单元串中的所述至少一个第一存储单元是所堆叠的存储单元当中最接近所述基底的存储单元。
在示例性实施例中，所述多个单元串以行和列排列在所述基底上，一行单元串中的串选择晶体管共同连接到串选择线，两行或更多行的单元串中的地选择晶体管共同连接到地选择线，并且多个单元串的位于距所述基底相同高度的存储单元共同连接到字线。
在示例性实施例中，所述读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：将导通电压施加到连接到所述多个单元串的串选择线当中的被选串选择线；将截止电压施加到所述串选择线中的未选串选择线；将所述导通电压施加到连接到多个单元串的地选择线；将所述导通电压施加到连接到多个单元串的字线中的未选字线；将读取电压施加到所述字线中的被选字线；以及将地电压施加到被选串选择线、所述字线以及所述地选择线。
在示例性实施例中，当所述地电压被施加到所述字线时，多个单元串中的第一存储单元在连接到所述多个单元串中的第一存储单元的第一字线的电压到达所述地电压的电平之前被截止。
在示例性实施例中，所述字线当中连接到所述多个单元串中的第一存储单元的第一字线在所述地电压被施加到连接到所述多个单元串中的第二存储单元的第二字线之前被供应以所述地电压。
在示例性实施例中，所述地电压同时被供应到所述地选择线和所述第一字线。
在示例性实施例中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：将导通电压施加到连接到多个单元串的串选择线中的被选串选择线；将截止电压施加到所述串选择线中的未选串选择线；将所述导通电压施加到连接到多个单元串的地选择线；将所述导通电压施加到连接到多个单元串的字线中的未选字线；将读取电压施加到所述字线中的被选字线；以及将地电压施加到被选串选择线以及所述地选择线，将负电压施加到所述字线当中连接到所述多个单元串的第一存储单元的第一字线，并且将所述地电压施加到连接到所述多个单元串的第二存储单元的第二字线。
在示例性实施例中，所述负电压在所述地电压被施加到所述第二字线之前被施加到第一字线。
在示例性实施例中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：将导通电压施加到连接到多个单元串的串选择线中的被选串选择线；将截止电压施加到所述串选择线中的未选串选择线；将所述导通电压施加到连接到所述多个单元串的地选择线；将所述导通电压施加到连接到多个单元串的字线中的未选字线；将读取电压施加到所述字线中的被选字线，所述被选字线连接到第二存储单元；以及将地电压施加到被选串选择线，将负电压施加到地选择线和所述字线当中连接到多个单元串的第一存储单元的第一字线，并且将所述地电压施加到连接到多个单元串的第二存储单元的第二字线。
在示例性实施例中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：将导通电压施加到连接到多个单元串的串选择线中的一条被选串选择线；将截止电压施加到所述串选择线中的未选串选择线；将所述导通电压施加到连接到多个单元串的地选择线；将所述导通电压施加到连接到多个单元串中的未选字线；将读取电压施加到所述字线中的被选字线；以及将地电压施加到被选串选择线和所述字线并且将负电压施加到所述地选择线。
在示例性实施例中，所述操作方法还包括：检查多个单元串中的第一存储单元的阈值电压；以及如果所述多个单元串中的第一存储单元的阈值电压被确定为已经减小，则将所述多个单元串中的第一存储单元的阈值电压重新调整为高于与擦除状态相对应的阈值电压分布中的阈值电压。
在示例性实施例中，所述检查和所述重新调整是根据执行的读取、写入或者擦除操作的数量而周期性地执行的。
在一个实施例中，公开了一种控制器。所述控制器是用于非易失性存储器的，所述非易失性存储器包括：包括多个单元串的存储单元阵列，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管；地址译码器，其通过字线连接到多个单元串中的存储单元，通过串选择线连接到多个单元串的串选择晶体管，以及通过地选择线连接到多个单元串的地选择晶体管；以及读/写电路，其通过位线连接到多个单元串的串选择晶体管。所述控制器包括处理单元、存储器和主机接口。所述控制器被配置成：控制包括将读取电压施加到所述字线中的被选字线在内的读取操作；当所述读取操作结束时，使得地电压被施加到所述串选择线、所述字线中的第一字线、所述字线中的被选字线，所述字线中的剩余字线以及所述地选择线；以及使得每个单元串中的存储单元当中的包括与所述基底最接近的伪存储单元在内的至少一个第一存储单元保持高于与擦除状态相对应的阈值电压分布的阈值电压。
在示例性实施例中，所述控制器还被配置成使得所述地电压被施加到所述第一字线和所述地选择线中的至少一个；以及随后使得被选字线从所述读取电压跃变到所述地电压。
在一个实施例中，公开了一种非易失性存储器的操作方法。所述存储器包括多个单元串，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元并且包括与所述基底最接近的存储单元以及离所述基底最远的存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管。所述操作方法包括：在第一时间，将第一导通电压施加到连接到多个单元串中的第一单元串的被选串选择线；在所述第一时间，将第二导通电压施加到连接到所述第一单元串的地选择晶体管的地选择线；在所述第一时间，将第三导通电压施加到连接到第一单元串的连接到与所述基底最接近的存储单元的第一字线；在第二时间，将第四电压施加到被选字线，所述第四电压具有所述多个存储单元的阈值分布范围当中的值，并且所述字线连接到一行单元串；在第一时间和第二时间之后的第三时间，对所述第一字线和所述地选择线中的至少一个进行放电或者施加负电压；以及在第三时间之后的第四时间，对所述被选字线进行放电。
在一个实施例中，所述操作方法还包括：在所述第三时间，对所述第一字线进行放电或者施加所述负电压；以及在所述第四时间，对所述地选择线进行放电。
在一个实施例中，所述操作方法包括：在所述第三时间，对所述第一字线和所述地选择线两者都进行放电。
在一个实施例中，所述操作方法还包括：在将所述第四电压施加到所述被选字线之前，将预脉冲施加到所述被选字线。
所述第一字线可以是伪字线。
附图说明
从以下参照附图的描述中，上述和其它对象和特征将变得清楚，其中贯穿不同的附图，同样的参考标记指代同样的部分，除非另有规定，并且附图中：
图1是示意地图示根据一个示例性实施例的非易失性存储器件100的框图；
图2是示意地图示根据一个示例性实施例的存储块BLKa的电路图；
图3是示意地图示根据一个示例性实施例的在读取操作期间施加到单元串的电压的时序图；
图4是示意地图示根据一个示例性实施例的基于图3的定时在读取操作期间选择的单元串的示图；
图5是根据一个示例性实施例的图3的恢复间隔的详细时序图；
图6是示意地图示根据一个示例性实施例的在T7期间单元串的通道状态的示图；
图7是示意地图示根据一个示例性实施例的非易失性存储器件100的操作方法的流程图；
图8是示意地图示根据另一个示例性实施例的存储块的电路图；
图9是示意地图示根据另一个示例性实施例的在读取操作期间施加到单元串的电压的时序图；
图10是示意地图示根据另一个示例性实施例的在T7处单元串的通道状态的示图；
图11是示意地图示根据另一个示例性实施例的在T7处单元串的通道状态的示图；
图12是示意地图示根据另一个示例性实施例的非易失性存储器件100的操作方法的流程图；
图13是示意地图示根据一个示例性实施例的基于图12的方法施加到单元串的电压的时序图；
图14是示意地图示根据另一个示例性实施例的基于图12的方法施加到单元串的电压的时序图；
图15是示意地图示根据又一个示例性实施例的基于图12的方法施加到单元串的电压的时序图；
图16是示意地图示根据又一个示例性实施例的基于图12的方法施加到单元串的电压的时序图；
图17是示意地图示根据又一个示例性实施例的非易失性存储器件的操作方法的流程图；
图18是示意地图示根据一个示例性实施例的基于图17的方法施加到单元串的电压的时序图；
图19是示意地图示根据又一个示例性实施例的非易失性存储器件100的操作方法的流程图；
图20是示意地图示根据一个示例性实施例的存储系统的框图；
图21是示意地图示根据本发明构思的第二实施例的存储系统的框图；
图22是示意地图示根据一个示例性实施例的存储卡的框图；
图23是示意地图示根据一个示例性实施例的固态驱动器的框图；以及
图24是示意地图示根据一个示例性实施例的计算设备的框图。
具体实施方式
将参照附图详细描述实施例。然而，本发明构思可以以各种不同的形式来具体实现，不应被解释为仅仅局限于所图示的实施例。从而，关于一些实施例不会描述已知的过程、元件和技术。除非另有注释，贯穿附图及所写的描述中，同样的参考标记表示同样的元件，因此将不重复描述。附图中，为清楚起见，可能夸大了层和区域的大小及相对大小。
将会理解，虽然这里可能使用术语“第一”、“第二”、“第三”等等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语的限制。除非上下文另有指示，否则这些术语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分也可以被称为第二元件、第二组件、第二区域、第二层或第二部分而不会偏离本发明构思的教导。
为了便于描述，这里可能使用空间关系词，诸如“在…之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述图中图示的一个元件或特征与另外的元件或特征的关系。将会理解，所述空间关系术语意图涵盖除了附图中描绘的方向之外的、设备在使用或操作中的不同方向。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下方”、“之下”或“下面”的元件的方位将变成在所述其它元件或特征的“上方”。因而，示例性术语“下方”和“下面”可以涵盖上方和下方两个方向。可以使设备具有其它方向（旋转90度或其它方向），而这里使用的空间关系描述词应作相应解释。另外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个居间层。
这里使用的术语仅仅是为了描述特定示例实施例，并非意图限制本发明构思。这里使用的单数形式“一”“一个”和“该”也意图包括复数形式，除非上下文清楚地给出相反指示。还将理解，当在本说明书中使用术语“包括”和/或“包含”时，表明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。这里使用的术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。此外，术语“示例性的”意图表示示例或例示。
将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”或“耦接”到另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层之上、“直接连接到”或“直接耦接到”另一元件或层、或者“紧邻”另一元件或层时，不存在居间的元件或层。
除非另外定义，否则这里使用的所有术语（包括技术术语和科学术语）所具有的含义与本公开所属领域的普通技术人员通常理解的含义相同。还将理解，术语，比如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非这里明确地如此定义。
术语“被选存储块”可以用来指示从多个存储块当中选择用来编程、擦除或者读取的存储块。术语“被选子块”可以用来指示从一个存储块中的多个子块当中选择用来编程、擦除或者读取的子块。
术语“被选位线”可以用来指示多个位线当中连接到将被编程或读取的单元晶体管的一条位线或者多条位线。术语“未选位线”可以用来指示多个位线当中连接到要被禁止编程或禁止读取的单元晶体管的位线。
术语“被选串选择线”可以用来指示多条串选择线当中连接到包括要被编程或读取的单元晶体管的单元串的串选择线。术语“未选串选择线”可以用来指示多条串选择线当中除了被选串选择线之外的剩余串选择线。术语“被选串选择晶体管”可以用来指示连接到被选串选择线的串选择晶体管。术语“未选串选择晶体管”可以用来指示连接到未选串选择线的串选择晶体管。
术语“被选地选择线”可以用来指示多条地选择线当中连接到包括要被编程或读取的单元晶体管的单元串的地选择线。术语“未选地选择线”可以用来指示多条地选择线当中除了被选地选择线之外的剩余地选择线。术语“被选地选择晶体管”可以用来指示连接到被选地选择线的地选择晶体管。术语“未选地选择晶体管”可以用来指示连接到未选地选择线的地选择晶体管。
术语“被选字线”可以用来指示多条字线当中连接到要被编程或读取的单元晶体管的字线。术语“未选字线”可以用来指示多条字线当中除了被选字线之外的剩余字线。
术语“被选存储单元”可以用来表示多个存储单元当中的要被编程或读取的存储单元。术语“未选存储单元”可以用来指示多个存储单元当中除了被选存储单元之外的剩余存储单元。
将参照NAND快闪存储器描述实施例。然而，本发明构思不局限于此。这里公开的实施例可以应用于诸如电可擦除可编程ROM（EEPROM）、NOR快闪存储器、相变RAM（PRAM）、磁性RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等等的非易失性存储器件。
图1是示意地图示根据一个示例性实施例的非易失性存储器件100的框图。参照图1，示例性非易失性存储器件100包括存储单元阵列110、地址译码器120、读/写电路130以及控制逻辑和电压生成器块140。
存储单元阵列110可以通过字线WL、串选择线SSL和地选择线GSL连接到地址译码器120，并且可以通过位线BL连接到读/写电路130。存储单元阵列110可以包括多个存储块BLK1到BLKz，存储块BLK1到BLKz中的每一个包括多个存储单元和多个选择晶体管。在一个实施例中，存储单元连接到字线，而选择晶体管连接到串选择线SSL或者地选择线GSL。每个存储块的存储单元可以在与基底垂直的方向上堆叠以形成三维结构。每个存储单元可以存储一比特或更多比特。
地址译码器120可以通过字线WL、串选择线SSL以及地选择线GSL连接到存储单元阵列110。在一个实施例中，地址译码器120被配置成响应于控制逻辑和电压生成器块140的控制而操作。地址译码器120可以例如从外部设备接收地址ADDR。
在一个实施例中，地址译码器120被配置成对接收到的地址ADDR的行地址进行译码。地址译码器120可以基于译码的行地址来选择字线WL、串选择线SSL以及地选择线GSL。地址译码器120可以从控制逻辑和电压生成器块140接收各种电压以将所接收到的电压传送到被选和未选串选择线SSL、字线WL以及地选择线GSL。
地址译码器120还可以被配置成对接收到的地址ADDR的列地址进行译码。地址译码器120可以向读/写电路130传送经译码的列地址DCA。例如，地址译码器120可以包括诸如行译码器、列译码器、地址缓冲器等等的组件。
在一个实施例中，读/写电路130通过位线BL连接到存储单元阵列110，并且可以与外部设备交换数据。读/写电路130可以例如响应于控制逻辑和电压生成器块140的控制而操作。读/写电路130可以从地址译码器120接收经译码的列地址DCA。读/写电路130可以使用经译码的列地址DCA来选择位线BL。
读/写电路130被配置成从外部设备接收数据，并且将所接收到的数据写入存储单元阵列110中。读/写电路130还被配置成从存储单元阵列110读取数据以向外部设备传送所读取的数据。读/写电路130也可以从存储单元阵列110的第一存储区读取数据以将所读取的数据写入存储单元阵列110的第二存储区。例如，读/写电路130可以执行回写操作。
读/写电路130可以包括诸如页缓冲器（或页寄存器）、列选择电路、数据缓冲器等等的组件。在其它示例性实施例中，读/写电路130包括诸如感测放大器、写驱动器、列选择电路、数据缓冲器等等的组件。
控制逻辑和电压生成器块140连接到地址译码器120和读/写电路130。控制逻辑和电压生成器块140可以被配置成控制非易失性存储器件100的总体操作。控制逻辑和电压生成器块140可以被配置成生成非易失性存储器件100所使用的各种电压。在一个实施例中，控制逻辑和电压生成器块140响应于从外部设备传送的控制信号CTRL和命令CMD而操作。
图2是示意地图示根据一个示例性实施例的存储块BLKa的电路图。在图2中，图示了图1的存储单元阵列110的存储块BLK1到BLKz之一。
参照图1和图2，存储块BLKa包括多个单元串（cell string）CS11、CS21、CS12和CS22。单元串CS11、CS21、CS12和CS22沿着行方向和列方向排列并且形成行和列。
单元串CS11、CS21、CS12和CS22中的每一个包括地选择晶体管GST、存储单元MC1到MC6以及串选择晶体管SST。在单元串CS11、CS21、CS12和CS22中的每一个中，地选择晶体管GST、存储单元MC1到MC6以及串选择晶体管SST在与基底垂直的高度方向上堆叠。
单元串CS11、CS21、CS12和CS22的行分别连接到不同的串选择线SSL1和SSL2。例如，单元串CS11和CS12中的串选择晶体管SST共同连接到串选择线SSL1，并且单元串CS21和CS22中的串选择晶体管SST共同连接到串选择线SSL2。
单元串CS11、CS21、CS12和CS22的列分别连接到不同的位线BL1和BL2。例如，单元串CS11和CS21中的串选择晶体管SST可以共同连接到位线BL1，并且单元串CS12和CS22中的串选择晶体管SST可以共同连接到位线BL2。
单元串的至少两行共同连接到地选择线GSL。例如，单元串CS11、CS21、CS12和CS22的地选择晶体管GST可以共同连接到地选择线GSL。
在距基底（或者地选择晶体管GST）相同高度处的存储单元共同连接到字线，并且在不同高度处的存储单元可以连接到不同的字线WL1到WL6。例如，存储单元MC1可以共同连接到字线WL1，并且存储单元MC2可以共同连接到字线WL2。存储单元MC3可以共同连接到字线WL3，并且存储单元MC4可以共同连接到字线WL4。存储单元MC5可以共同连接到字线WL5，并且存储单元MC6可以共同连接到字线WL6。
在一个实施例中，单元串CS11、CS21、CS12和CS22的地选择晶体管GST共同连接到公共源极线CSL。因而，串的一端可以连接到公共源极线，而串的另一端可以连接到位线。
图2中图示的存储块BLKa是示例性的，并且本发明构思不局限于此。例如，单元串的行的数量可以增加或减少。随着单元串的行的数量的变化，串选择线的数量或者连接到单元串的行的地选择线的数量以及连接到位线的单元串的数量也可以改变。
单元串的列的数量可以增加或减少。随着单元串的列的数量的变化，连接到单元串的列的位线的数量和连接到串选择线的单元串的数量也可以改变。
单元串的高度可以增加或减少。例如，每个单元串中堆叠的存储单元的数量可以增加或减少。在这种情况下，也可以改变字线的数量。例如，每个单元串中地选择晶体管或者串选择晶体管的数量可以增加。在这种情况下，也可以改变地选择线或者串选择线的数量。如果地选择晶体管或者串选择晶体管的数量增加，则地选择晶体管或者串选择晶体管可以与堆叠存储单元的方式基本上相同地堆叠。
在示例实施例中，读取操作和写入操作以单元串的行为单位来执行。单元串CS11、CS21、CS12和CS22可以通过串选择线SSL1和SSL2以行为单位来选择。
在单元串的被选行中，读取操作和写入操作可以以页为单位来执行。页可以是例如，连接到一条字线的一行存储单元。在单元串的被选行中，存储单元可以以页为单位、通过字线WL1到WL6来选择。
图3是示意地图示根据示例性实施例的在读取操作期间施加到单元串CS11、CS21、CS12和CS22的电压的时序图。参照图2和图3，在T1处，第一导通电压VON1可以被施加到被选串选择线。第一导通电压VON1可以是例如高电压。或者，不管存储单元MC1到MC6的阈值电压为何值，第一导通电压VON1都可以是具有足够导通存储单元MC1到MC6的电压电平的读取电压VREAD。
截止电压VOFF可以被施加到未选串选择线。截止电压VOFF可以是例如地电压VSS。
第二导通电压VON2可以被施加到被选字线。第二导通电压VON2可以是例如读取电压VREAD。第二导通电压VON2可以可替换地是其电平低于读取电压VREAD的电平的高电压。
第三导通电压VON3可以被施加到未选字线。第三导通电压VON3可以是例如读取电压VREAD。
第四导通电压VON4可以被施加到地选择线GSL。第四导通电压VON4可以是例如读取电压VREAD。
在T2处，例如，地电压VSS可以被施加到被选字线。
在T3处，位线电压VBL可以被施加到位线BL1和BL2。位线电压VBL可以是例如正电压。在一个实施例中，位线电压VBL是电源电压VCC。
在T4处，读取电压VR可以被施加到被选字线。读取电压VR可以具有在存储单元MC1到MC6的阈值电压分布范围内的电平。
在T5和T6之间，可以对串选择线SSL1和SSL2、字线WL1到WL6以及地选择线GSL的电压进行放电。例如，地电压VSS可以被施加到串选择线SSL1和SSL2、字线WL1到WL6以及地选择线GSL。对串选择线SSL1和SSL2、字线WL1到WL6以及地选择线GSL的电压进行放电的间隔可以是在执行读取操作之后的恢复间隔。
在示例性实施例中，被施加到被选字线的第二导通电压VON2可以是预脉冲（pre-pulse）。所述预脉冲可以是用于在执行读取操作之前均一地调整单元串CS11、CS12、CS21和CS22的通道电势的电压。在一些实施例中，可以跳过所述预脉冲。例如，读取电压VR可以被施加到未施加第二导通电压VON2的被选字线。在示例性实施例中，读取电压VR被施加到在施加了第二导通电压VON2之后未对被选字线进行放电的被选字线。
图4是示意地图示在读取操作期间基于图3的定时选择的单元串的示图。在图4中，图示了单元串CS11。存储单元MC1、MC2和MC6可以具有擦除状态E，并且存储单元MC3到MC5可以具有编程状态P。存储单元MC3可以是选择用来读取的存储单元。编程的存储单元MC3到MC5的阈值电压可以高于每个具有擦除状态E的存储单元MC1、MC2和MC6的阈值电压。用于对于编程的存储单元MC3到MC5的导通和截止切换操作的电压可以高于每个具有擦除状态E的存储单元MC1、MC2和MC6的电压。
在示例性实施例中，存储单元MC3可以是选择用来读取的存储单元。
图5是根据一个示例性实施例的图3的恢复间隔的详细时序图。参照图4和图5，在T5处，被施加到未选字线WL1、WL2和WL4到WL6的第三导通电压VON3以及被施加到被选字线WL3的读取电压VR可以开始被放电到地电压VSS。
在示例性实施例中，编程的存储单元MC3到MC5可以具有阈值电压“Vth_P”。在恢复间隔期间，被选存储单元MC3可以保持截止状态。在当第三导通电压VON3低于阈值电压Vth_P时的T7之后，存储单元MC4和MC5可以被截止。每个具有擦除状态的存储单元MC1、MC2和MC6可以保持导通状态。
在与基底垂直的方向上堆叠的存储单元MC1到MC6可以具有拥有薄膜形状的通道。存储单元MC1到MC6的通道可以通过地选择晶体管GST连接到基底，而不是直接连接到基底。因此，当存储单元MC3到MC5被截止时，存储单元MC3到MC5的通道可以与存储单元MC1、MC2和MC6的通道电隔离。因而，存储单元MC3到MC5的通道可以被电浮置。
在T7和T6之间，被施加到未选存储单元MC4和MC5的第三导通电压VON3可以降低电压差ΔV。浮置的存储单元MC3到MC5的通道可以在负方向上升高电压差ΔV。
图6是示意地图示根据一个示例性实施例的在T7期间单元串CS11的通道状态的示图。参照图5和图6，第一通道CH1可以由地选择晶体管GST以及被导通的存储单元MC1和MC2形成。
第二通道CH2可以由被截止的存储单元MC3到MC5形成。
低电压或者地电压VSS可以从公共源极线CSL被供应到第一通道CH1。因此，在T7和T6之间，第一通道CH1的电势可以保持低电压或者地电压VSS。
第二通道CH2可以处于浮置状态。因此，在T7和T6之间，第二通道CH2的电势可以在负电压上被升高。
边界区BZ可以在第一通道CH1和第二通道CH2之间。在边界区BZ处，第一通道CH1和第二通道CH2之间的电势差可以生成强电场。在边界区BZ处生成的电场可以生成热电子。生成的热电子可以被注入到邻近边界区BZ的存储单元MC2和MC3，从而存储单元MC2和MC3的阈值电压变化。结果，会生成读取干扰。
图7是示意地图示根据一个示例性实施例的非易失性存储器件100的操作方法的流程图。参照图1和图7，在步骤S110中，邻近基底的至少一个第一单元晶体管（cell transistor）的阈值电压可以被调整为高于与擦除状态相对应的阈值电压。例如，第一单元晶体管可以是其中不存储从外部设备接收的数据的单元晶体管。第一单元晶体管可以包括例如，地选择晶体管或者伪存储单元。第一单元晶体管的阈值电压可以通过编程操作来调整。在一个实施例中，第一单元晶体管可以被编程为具有存储单元MC1到MC6的可编程状态之一。之后，因为地选择晶体管或者伪存储单元不存储意图用于稍后的检索或者读取的数据，所以第一单元晶体管保持在被选编程状态。有时，第一单元晶体管的阈值电平在没有被编程的情况下，例如由于存储块的其它部分中的活动，而可能减小。下面联系图19进一步描述用于解决这个问题的方法。
在步骤S120中，执行对于位于比第一单元晶体管更高位置处的第二单元晶体管的读取操作。
图8是示意地图示根据另一个示例性实施例的存储块BLKb的电路图。在图8中，除了伪存储单元DMC设置在存储单元MC1到MC6和地选择晶体管GST之间之外，每个单元串可以与图2的单元串基本上相同。在图8中，图示了每个单元串包括一个伪存储单元DMC的实施例。然而，本发明构思不局限于此。例如，每个单元串可以包括两个或更多个伪存储单元。与存储单元MC1到MC6相似，伪存储单元可以在与基底垂直的方向上堆叠。
如参照图7所述，伪存储单元DMC的阈值电压可以被调整为高于与擦除状态相对应的阈值电压。例如，伪存储单元DMC可以被编程为其所具有的阈值电压高于与擦除状态相对应的阈值电压。在示例性实施例中，伪存储单元DMC可以被编程为具有与存储单元MC1到MC6所具有的编程状态中的最高编程状态相对应的阈值电压。
图9是示意地图示根据另一个示例性实施例的在读取操作期间施加到单元串的电压的时序图。图9的时序图与图3的时序图的不同之处将是增加了被施加到伪字线DWL的电压。在T1处，第五导通电压VON5可以被施加到伪字线DWL。第五导通电压VON5可以是例如，读取电压VREAD或者低于读取电压VREAD的高电压。
在T5处，可以恢复伪字线DWL的电压。
图10是示意地图示根据另一个示例性实施例的在T7处单元串CS11的通道状态的示图。在图10中，图示了当伪存储单元DMC具有比如参照图7到图9所述的擦除状态相对应的阈值电压更高的阈值电压时形成的通道状态。
与图6的通道状态相比，在T7处，存储单元MC3到MC5和伪存储单元DMC可以被截止。因为伪存储单元DMC被截止，所以第一通道CH1可以与公共源极线CSL电隔离。因此，在T7和T6之间，第二通道CH2可以在负方向上被升压并且第一通道CH1也可以被升压。
如果第一通道CH1和第二通道CH2一起在负方向上被升压，则在边界区BZ处不会生成电势差。因此，不会生成热电子。因此，可以防止或者减少读取干扰。
图11是示意地图示根据又一个示例性实施例的在T7处单元串CS11的示例性通道状态的示图。在图11中，图示了当图2的存储块BLKa中的地选择晶体管GST具有高于与擦除状态相对应的阈值电压的阈值电压时形成的通道状态。例如，地选择晶体管GST可以具有与存储单元MC1到MC6的编程状态中的最高编程状态相对应的阈值电压。
与图6的通道状态相比，在T7处，存储单元MC3到MC5和地选择晶体管GST可以被截止。因为地选择晶体管GST被截止，所以第一通道CH1可以与公共源极线CSL电隔离。因此，在T7和T6之间，第二通道CH2可以在负方向上被升压并且第一通道CH1也可以被升压。
如果第一通道CH1和第二通道CH2一起在负方向上被升压，则在边界区BZ处不会生成电势差。因此，不会生成热电子。因此，可以防止或者减少读取干扰。
如上所述，每个单元串可以包括在与基底垂直的方向上堆叠的存储单元MC1到MC6。位于存储单元MC1到MC6下方的单元晶体管（例如，伪存储单元DMC或者地选择晶体管GST）的阈值电压可以被调整为高于与擦除状态相对应的阈值电压。因此，可以防止或者减少读取干扰并且提高非易失性存储器件100的可靠性。
在示例性实施例中，每个单元串可以被实现为包括伪存储单元DMC和地选择晶体管GST两者。伪存储单元DMC和地选择晶体管GST中的每一个可以具有比与擦除状态相对应的阈值电压更高的阈值电压。结果，第一通道CH1可以与公共源极线CSL电隔离并且甚至更强地隔离。
图12是示意地图示根据另一个示例性实施例的非易失性存储器件100的操作方法的流程图。参照图2、图8和图12，在步骤S210中，连接到邻近基底的至少一个第一单元晶体管的第一导线的电压可以被恢复。例如，连接到伪存储单元DMC的伪字线DWL的电压或者连接到地选择晶体管GST的地选择线的电压可以被恢复。
在步骤S220中，在第一导线的电压被恢复之后，连接到位于第一单元晶体管上方的第二单元晶体管的第二导线的电压可以被恢复。例如，连接到存储单元MC1到MC6的字线WL1到WL6的电压可以被恢复。
图13是示意地图示根据一个示例性实施例的基于图12的方法施加到单元串CS11、CS21、CS12和CS22的电压的时序图。与图9的时序图相比，在T5之前，例如，在T8处，伪字线DWL的电压可以被恢复。然后，在T5处，其它线的电压可以如参照图9所述那样被恢复。
如果伪字线DWL的电压在未选字线的电压之前被恢复，则伪存储单元DMC可以在未选存储单元被截止之前被截止。当伪存储单元DMC首先被截止时，如图10中图示的，第一通道CH1可以在未选字线的电压被恢复之前被浮置。因此，第一通道可以在负方向上被升压更多并且可以更容易地防止在边界区BZ处热电子的生成。
在示例性实施例中，在伪字线DWL的电压在未选字线的电压被恢复之前被恢复的情况下，伪存储单元DMC的阈值电压可以被调整。例如，伪存储单元DMC的阈值电压可以高于与擦除状态相对应的阈值电压（或者地电压VSS）。然而，伪存储单元DMC的阈值电压可以不被限制为存储单元MC1到MC6的阈值电压中的最高阈值电压。因此，伪存储单元DMC的阈值电压可以被调整为具有使非易失性存储器100的工作特性最优化的电平。这可以使得非易失性存储器100的工作特性被改善。
图14是示意地图示根据另一个示例性实施例的基于图12的方法施加到单元串CS11、CS21、CS12和CS22的电压的时序图。与图13的时序图相比，在T5之前，例如，在T8处，伪字线DWL的电压和地选择线GSL的电压可以首先被恢复。然后，在T5处，其它线的电压可以如参照图9所述那样被恢复。
图15是示意地图示根据又一个示例性实施例的基于图12的方法施加到单元串CS11、CS21、CS12和CS22的电压的时序图。与图3的时序图相比，在T5之前，例如，在T8处，地选择线GSL的电压可以首先被恢复。然后，在T5处，其它线的电压可以如参照图3所述那样被恢复。
图16是示意地图示根据又一个示例性实施例的基于图12的方法施加到单元串CS11、CS21、CS12和CS22的电压的时序图。与图16的时序图相比，在T5之前，例如，在T8处，地选择线GSL的电压可以首先被恢复。此外，来自字线WL1到WL6当中的、位于被选字线下方的某些字线的电压可以首先被恢复。例如，字线WL1到WL6中的最低字线WL1的电压可以被恢复。
在连接到字线WL1的存储单元MC1处于编程状态的情况下，第一通道CH1可以通过存储单元MC1与公共源极线CSL隔离。
图17是示意地图示根据又一个示例性实施例的非易失性存储器件100的操作方法的流程图。参照图2、图8和图17，在步骤S310中，负电压可以被施加到连接到邻近基底的至少一个第一单元晶体管的第一导线。例如，负电压可以被施加到连接到伪存储单元DMC的伪字线DWL或者连接到地选择晶体管GST的地选择线。
在步骤S320中，连接到位于第一单元晶体管上方的第二单元晶体管的第二导线的电压可以被恢复。例如，连接到存储单元MC1到MC6的字线WL1到WL6的电压可以被恢复。
在图13到图18中，描述了其中在于T8处恢复的导线的电压被恢复到地电压VSS之后，其它线的电压在T6处被恢复的实施例。然而，其它线中的至少一些的电压可以在于T8处恢复的导线的电压被恢复之前被恢复。
图18是示意地图示根据一个示例性实施例的基于图17的方法施加到单元串CS11、CS21、CS12和CS22的电压的时序图。与图13的时序图相比，在T5之前，例如，在T8处，负电压VN被施加到伪字线DWL。然后，在T5处，其它线的电压可以如参照图9所述那样被恢复。
如果负电压被施加到伪字线DWL，则伪存储单元DMC可以首先被截止。当伪存储单元DMC首先被截止时，如图10中图示的，第一通道CH1可以在未选字线的电压被恢复之前被浮置。因此，第一通道可以在负方向上被升压更多并且可以更好地防止在边界区BZ处热电子的生成。
在示例性实施例中，在负电压被施加到伪字线DWL的情况下，伪存储单元DMC的阈值电压可以被调整。例如，伪存储单元DMC的阈值电压可以高于与擦除状态相对应的阈值电压（或者地电压VSS）。然而，伪存储单元DMC的阈值电压不局限于存储单元MC1到MC6的阈值电压中的最高阈值电压。因此，伪存储单元DMC的阈值电压可以被调整为具有使非易失性存储器100的工作特性最优化的电平。这可以意味着非易失性存储器100的工作特性被改善。
在示例性实施例中，负电压VN可以被施加到地选择线GSL，如参照图14所述。
在示例性实施例中，负电压VN可以不被施加到伪字线DWL，而是被施加到地选择线GSL，如参照图15所述。
在示例性实施例中，负电压VN可以被施加到地选择线GSL和更低字线，如参照图16所述。
图19是示意地图示根据又一个示例性实施例的非易失性存储器件100的操作方法的流程图。参照图2、图8和图19，在操作S410中，对执行的操作数量进行计数。例如，可以对非易失性存储器100的读取、写入或者擦除操作的数量进行计数。例如，可以对关于非易失性存储器100的每个存储块执行的操作数量进行计数。
在步骤S420中，确定计数值是否到达阈值。例如，可以确定由存储块单元计数的值是否到达所述阈值。在一个实施例中，如果计数值没有到达阈值，则不执行图19的进一步的步骤。然而，当计数值到达阈值时，该方法前进到步骤S430。
在步骤S430中，检查第一单元晶体管的阈值电压。例如，在计数值到达阈值的存储块中，可以检查伪存储单元或者地选择晶体管的阈值电压。这可以例如，通过读取操作来执行。
在步骤S440中，可能需要重新调整。例如，当伪存储单元或者地选择晶体管的阈值电压低于预定值时，可能需要重新调整。当不需要重新调整时，则图19的方法可以结束。然而，如果需要重新调整，则该方法可以前进到步骤S450。
在步骤S450中，调整第一单元晶体管的阈值电压。例如，伪存储单元或者地选择晶体管的阈值电压可以被调整为高于与擦除状态相对应的阈值电压。
如图19中图示的，可以迭代地检查和重新调整用于将第一通道CH1与公共源极线CSL隔离的伪存储单元或者地选择晶体管的阈值电压。
在示例性实施例中，每当非易失性存储器100执行读取、写入或者擦除操作时，图19的操作方法就可以被执行。
在示例性实施例中，在步骤S420中使用的阈值可以是固定值或者可变值。例如，阈值可以是随机生成的值。在非易失性存储器100中，阈值电压可以是随着执行的操作数量的增加而逐渐减小的电压。
图20是示意地图示根据一个实施例的存储系统1000的框图。参照图20，存储系统1000包括非易失性存储器1100和控制器1200。
在示例性实施例中，非易失性存储器1100可以是比如参照图1到图19所述的非易失性存储器100。非易失性存储器1100可以包括伪存储单元或者地选择晶体管，它们所具有的阈值电压高于与擦除状态相对应的阈值电压，如参照图1到图19所述。非易失性存储器1100可以在其它线的电压之前首先恢复伪字线或者地选择线的电压。非易失性存储器1100可以将负电压施加到伪字线或者地选择线。
非易失性存储器1100可以包括例如，诸如电可擦除可编程ROM（EPROM）、快闪存储器、相变RAM（PRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等等的非易失性存储器中的至少一个。
控制器1200可以连接到非易失性存储器1100。控制器1200可以被配置成访问非易失性存储器1100。例如，控制器1200可以控制非易失性存储器1100的总体操作，包括读取操作、写入操作、擦除操作、后台操作等等。控制器1200可以提供非易失性存储器件1100与主机之间的接口。在一个示例中，控制器1200可以被配置成驱动用于控制非易失性存储器件1100的固件。
在示例性实施例中，控制器1200可以包括诸如RAM、处理单元、主机接口、存储器接口、纠错单元等等的组件。
控制器1200可以根据特定通信协议与外部设备（例如，主机）通信。例如，控制器1200可以通过各种接口协议中的至少一个与外部设备通信，所述各种接口协议诸如通用串行总线（USB）协议、多媒体卡（MMC）协议、外围组件互联（PCI）协议、高速PCI（PCI-E）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小接口（SCSI）协议、增强型小盘接口（ESDI）协议、集成驱动器电子电路（IDE）协议、防火线协议等等。
控制器1200和非易失性存储器件1100可以被集成到单一半导体设备中。例如，控制器1200和非易失性存储器1100可以被集成到单一半导体设备中以形成诸如个人计算机存储卡国际联合会（PCMCIA）卡、紧凑型闪存（CF）卡、智能介质卡（SM、SMC）、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、通用闪存器件（UFS)等等的存储卡。
控制器1200和非易失性存储器1100可以被集成到单一半导体设备中以形成固态驱动器（SSD）。SSD可以包括被配置成将数据存储在半导体存储器中的存储单元。在存储系统1000被用作SSD的情况下，连接到存储系统1000的主机的操作速度可以被提高。
在其它示例性实施例中，存储系统1000可以被提供为电子设备的各种组件之一，所述电子设备诸如计算机、超移动个人计算机（ultra-mobile personalcomputer，UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机（PC）、上网平板、无线电话、移动电话、智能电话、智能电视、三维电视、电子书、便携式多媒体播放器（portable multimedia player，PMP）、便携式游戏控制台、导航设备、黑盒、数码相机、数字多媒体广播（DMB）播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送和接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息处理网络的各种电子设备之一、射频识别（RFID）设备以及构成计算系统的各种组件之一。
在示例性实施例中，非易失性存储器1100或者存储系统1000可以使用各种封装来实现。例如，非易失性存储器件1100或存储系统1000可以利用如下封装来实现，所述封装诸如层叠封装（Package On Package，PoP）、球栅阵列（Ball Grid Array，BGA）、芯片尺寸封装（Chip Scale Package，CSP）、塑料带引线芯片载体（Plastic Leaded Chip Carrier，PLCC）、塑料双列直插封装（Plastic Dual In-line Package，PDIP）、叠片内裸片封装（Die in Waffle Pack）、晶片内裸片形式（Die in Wafer Form）、板上芯片（Chip On Board，COB）、陶瓷双列直插式封装（Ceramic Dual In-line Package，CERDIP）、塑料标准四边扁平封装（Plastic Metric Quad Flat Pack，MQFP）、薄型四边扁平封装（ThinQuad Flat Pack，TQFP）、小外型集成电路（SOIC）、缩小型小外型封装（ShrinkSmall Outline Package，SSOP）、薄型小外型封装（Thin Small Outline Package，TSOP）、系统级封装（System In Package，SIP）、多芯片封装（Multi ChipPackage，MCP）、晶片级结构封装（Wafer-level Fabricated Package，WFP）以及晶片级处理堆叠封装（Wafer-level Processed Stack Package，WSP）。
图21是示意地图示根据另一个实施例的存储系统2000的框图。参照图21，存储系统2000可以包括非易失性存储器2100和控制器2200。非易失性存储器2100可以包括形成多个组的多个非易失性存储芯片。每个组中的非易失性存储芯片可以被配置成经由一个公共通道与控制器2200通信。在示例性实施例中，多个非易失性存储芯片可以经由多个通道CH1到CHk与控制器2200通信。
在示例性实施例中，非易失性存储器2100可以是参照图1到图19所述的非易失性存储器100。非易失性存储器2100可以包括伪存储单元或者地选择晶体管，它们所具有的阈值电压高于与擦除状态相对应的阈值电压，如参照图1到图19所述。非易失性存储器2100可以在其它线的电压之前首先恢复伪字线或者地选择线的电压。非易失性存储器2100可以将负电压施加到伪字线或者地选择线。
在图21中，描述了一个通道连接到多个非易失性存储芯片的示例。然而，存储系统2000可以被修改成使得一个通道连接到一个非易失性存储芯片。
图22是示意地图示根据一个实施例的存储卡3000的框图。参照图22，存储卡3000可以包括非易失性存储器3100、控制器3200和连接器3300。
在示例性实施例中，非易失性存储器3100可以是比如参照图1到图19所述的非易失性存储器100。非易失性存储器3100可以包括伪存储单元或者地选择晶体管，它们所具有的阈值电压高于与擦除状态相对应的阈值电压，如参照图1到图19所述。非易失性存储器3100可以在其它线的电压之前首先恢复伪字线或者地选择线的电压。非易失性存储器3100可以将负电压施加到伪字线或者地选择线。连接器3300可以将存储卡3000与外部设备（例如，主机）电连接。
存储卡3000可以由诸如PC（PCMCIA）卡、CF卡、SM（或者，SMC）卡、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、安全卡（SD、miniSD、microSD、SDHC）、通用快闪存储器（UFS）设备等等的存储卡形成。
图23是示意地图示根据一个示例性实施例的固态驱动器4000的框图。参照图23，固态驱动器4000可以包括多个非易失性存储器4100、控制器4200和连接器4300。
在示例性实施例中，每个非易失性存储器4100可以包括比如参照图1到图19所述的非易失性存储器100。非易失性存储器4100可以包括伪存储单元或者地选择晶体管，它们所具有的阈值电压高于与擦除状态相对应的阈值电压，如参照图1到图19所述。非易失性存储器4100可以在其它线的电压之前首先恢复伪字线或者地选择线的电压。非易失性存储器4100可以将负电压施加到伪字线或者地选择线。连接器4300可以将固态驱动器4000和外部设备（例如，主机）电连接。
图24是示意地图示根据一个实施例的计算设备5000的框图。参照图24，计算设备5000可以包括处理器5100、存储器5200、存储装置5300、调制解调器5400和用户接口5500。
处理器5100可以控制计算设备5000的总体操作，并且可以执行逻辑运算。处理器5100可以例如由片上系统（SoC）形成。处理器5100可以是通用处理器或者应用处理器。
存储器5200可以与处理器5100通信。存储器5200可以是处理器5100或者计算设备5000的工作存储器（或者，主存储器）。存储器5200可以包括诸如静态RAM、动态RAM、同步DRAM等等的易失性存储器，或者诸如快闪存储器、相变RAM（PRAM）、磁性RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等等的非易失性存储器。
存储装置5300可以用来将数据长时间地存储在计算设备5000中。存储装置5300可以包括硬盘驱动器或者非易失性存储器，诸如快闪存储器、相变RAM（Phase-change RAM，PRAM）、磁性RAM（Magnetic RAM，MRAM）、电阻式RAM（Resistive RAM，RRAM）、铁电RAM（Ferroelectric RAM，FRAM）等等。
在示例性实施例中，存储装置5300可以是比如参照图1到图19所述的存储器100。存储装置5300可以包括伪存储单元或者地选择晶体管，它们所具有的阈值电压高于与擦除状态相对应的阈值电压，如参照图1到图19所述。存储装置5300可以在其它线的电压之前首先恢复伪字线或者地选择线的电压。存储装置5300可以将负电压施加到伪字线或者地选择线。
在示例性实施例中，存储器5200和存储装置5300可以由相同类型的非易失性存储器形成。在这种情况下，存储器5200和存储装置5300可以被集成到半导体集成电路中。
调制解调器5400可以根据处理器5100的控制与外部设备通信。例如，调制解调器5400可以以有线或者无线的方式与外部设备通信。调制解调器5400可以基于无线通信方式或者有线通信方式中的至少一个来通信，所述无线通信方式诸如长期演进（LTE）、WiMax、全球移动通信系统（Global Systemfor Mobile communication，GSM）、码分多址（CDMA）、蓝牙、近场通信（NFC）、WiFi、射频识别（RFID）等等，所述有线通信方式诸如通用串行总线（USB）、串行AT附件（Serial AT Attachment，SATA）、小型计算机小接口（SCSI）、防火线、外围组件互联（PCI）等等。
用户接口5500可以根据处理器5100的控制与用户通信。例如，用户接口5500可以包括用户输入接口，诸如键盘、键区、按钮、触摸板、触摸屏、触摸垫、触摸球、照相机、麦克风、陀螺仪传感器、振动传感器等等。用户接口5500还可以包括用户输出接口，诸如LCD、有机发光二极管（OLED）显示设备、有源矩阵OLED（Active Matrix OLED，AMOLED）显示设备、LED、扬声器、马达等等。
尽管已经参照示例性实施例描述了本公开，但是对于本领域技术人员，以下将是明显的：可以进行各种改变和修改而不会脱离本发明的精神和范围。因此，应当理解上述实施例不是限制性的，而是说明性的。
Claims (20)
1.一种非易失性存储器的操作方法，所述非易失性存储器包括多个单元串，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管，所述操作方法包括：
将每个单元串中邻近基底的至少一个第一存储单元的阈值电压调整为高于擦除状态的阈值电压分布；以及
读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元，
其中，每个单元串中的所述至少一个第一存储单元是伪存储单元。
2.如权利要求1所述的操作方法，其中，每个单元串中的所述至少一个第一存储单元是所堆叠的存储单元当中最接近所述基底的存储单元。
3.如权利要求1所述的操作方法，其中，所述多个单元串以行和列排列在所述基底上，
其中，一行单元串中的串选择晶体管共同连接到串选择线，
其中，两行或更多行的单元串中的地选择晶体管共同连接到地选择线，并且
其中，多个单元串的位于距所述基底相同高度的存储单元共同连接到字线。
4.如权利要求3所述的操作方法，其中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：
将导通电压施加到连接到多个单元串的串选择线当中的被选串选择线；
将截止电压施加到所述串选择线中的未选串选择线；
将所述导通电压施加到连接到多个单元串的地选择线；
将所述导通电压施加到连接到多个单元串的字线中的未选字线；
将读取电压施加到所述字线中的被选字线；以及
将地电压施加到被选串选择线、所述字线以及所述地选择线。
5.如权利要求4所述的操作方法，其中，当所述地电压被施加到所述字线时，多个单元串中的第一存储单元在连接到所述多个单元串中的第一存储单元的第一字线的电压到达所述地电压的电平之前被截止。
6.如权利要求4所述的操作方法，其中，所述字线当中连接到所述多个单元串中的第一存储单元的第一字线在所述地电压被施加到连接到所述多个单元串中的第二存储单元的第二字线之前被供应以所述地电压。
7.如权利要求6所述的操作方法，其中，所述地电压同时被供应到所述地选择线和所述第一字线。
8.如权利要求3所述的操作方法，其中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：
将导通电压施加到连接到多个单元串的串选择线中的被选串选择线；
将截止电压施加到所述串选择线中的未选串选择线；
将所述导通电压施加到连接到多个单元串的地选择线；
将所述导通电压施加到连接到多个单元串的字线中的未选字线；
将读取电压施加到所述字线中的被选字线；以及
将地电压施加到被选串选择线以及所述地选择线，将负电压施加到所述字线当中连接到所述多个单元串的第一存储单元的第一字线，并且将所述地电压施加到连接到所述多个单元串的第二存储单元的第二字线。
9.如权利要求8所述的操作方法，其中，所述负电压在所述地电压被施加到所述第二字线之前被施加到第一字线。
10.如权利要求3所述的操作方法，其中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：
将导通电压施加到连接到多个单元串的串选择线中的被选串选择线；
将截止电压施加到所述串选择线中的未选串选择线；
将所述导通电压施加到连接到所述多个单元串的地选择线；
将所述导通电压施加到连接到所述多个单元串的字线中的未选字线；
将读取电压施加到所述字线中的被选字线，所述被选字线连接到第二存储单元；以及
将地电压施加到被选串选择线，将负电压施加到地选择线和所述字线当中连接到所述多个单元串的第一存储单元的第一字线，并且将所述地电压施加到连接到所述多个单元串的第二存储单元的第二字线。
11.如权利要求1所述的操作方法，其中，读取每个单元串中位于所述至少一个第一存储单元上方的第二存储单元包括：
将导通电压施加到连接到所述多个单元串的串选择线中的被选串选择线；
将截止电压施加到所述串选择线的未选串选择线；
将所述导通电压施加到连接到所述多个单元串的地选择线；
将所述导通电压施加到连接到所述多个单元串的字线中的未选字线；
将读取电压施加到所述字线的被选字线；以及
将地电压施加到被选串选择线和所述字线并且将负电压施加到所述地选择线。
12.如权利要求1所述的操作方法，还包括：
检查多个单元串中的第一存储单元的阈值电压；以及
如果所述多个单元串中的第一存储单元的阈值电压被确定为已经减小，则将所述多个单元串中的第一存储单元的阈值电压重新调整为高于与擦除状态相对应的阈值电压分布中的阈值电压。
13.如权利要求12所述的操作方法，其中，所述检查和所述重新调整是根据所执行的读取、写入或者擦除操作的数量而周期性地执行的。
14.一种非易失性存储器，其包括：包括多个单元串的存储单元阵列，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管；地址译码器，其通过字线连接到所述多个单元串中的存储单元，通过串选择线连接到所述多个单元串的串选择晶体管，以及通过地选择线连接到所述多个单元串的地选择晶体管；以及读/写电路，其通过位线连接到多个单元串的串选择晶体管，
其中，
当读取操作结束时，所述地址译码器被配置为将地电压施加到串选择线、所述字线以及所述地选择线，并且
其中，每个单元串中的存储单元当中包括与基底最接近的伪存储单元在内的至少一个第一存储单元保持高于与擦除状态相对应的阈值电压分布的阈值电压。
15.如权利要求14所述的非易失性存储器，其中，所述至少一个第一存储单元保持所述阈值电压，而不管擦除操作执行与否。
16.一种非易失性存储器的操作方法，所述非易失性存储器包括多个单元串，所述单元串中的每一个包括在与基底垂直的方向上堆叠的多个存储单元并且包括与所述基底最接近的存储单元以及距所述基底最远的存储单元、设置在所述存储单元和所述基底之间的地选择晶体管以及设置在所述存储单元和位线之间的串选择晶体管，所述操作方法包括：
在第一时间，将第一导通电压施加到连接到所述多个单元串的第一单元串的被选串选择线；
在所述第一时间，将第二导通电压施加到连接到所述第一单元串的地选择晶体管的地选择线；
在所述第一时间，将第三导通电压施加到连接到所述第一单元串的与所述基底最接近的存储单元的第一字线；
在第二时间，将第四电压施加到被选字线，所述第四电压具有所述多个存储单元的阈值分布范围当中的值，并且所述字线连接到一行单元串；
在第一时间和第二时间之后的第三时间，对所述第一字线和所述地选择线中的至少一个进行放电或者施加负电压；以及
在第三时间之后的第四时间，对所述被选字线进行放电。
17.如权利要求16所述的操作方法，还包括：
在所述第三时间，对所述第一字线进行放电或者施加所述负电压；以及
在所述第四时间，对所述地选择线进行放电。
18.如权利要求16所述的操作方法，还包括：
在所述第三时间，对所述第一字线和所述地选择线两者都进行放电。
19.如权利要求16所述的操作方法，还包括：
在将所述第四电压施加到所述被选字线之前，将预脉冲施加到所述被选字线。
20.如权利要求16所述的操作方法，其中：
所述第一字线是伪字线。
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