DE4312238C2 - Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß - Google Patents
Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem KurzschlußInfo
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Description
Diese Erfindung bezieht sich auf
ein Verfahren zum Befreien einer
Halbleiterspeichervorrichtung von einem Kurzschluß.
Fig. 2 ist eine schematische Darstellung, die ein Konfigura
tionsbeispiel einer bekannten Halbleiterspeichervorrichtung
zeigt.
In Fig. 2 bezeichnen die Bezugszeichen 1 eine Bitleitung, 2 eine
Auswahlvorrichtung, 3 einen Zeilendecoder bzw. 4 ein Speicher
zellenfeld.
Das Speicherzellenfeld 4 ist durch Anordnen der Speicherzellen
in der Form einer Matrix konfiguriert. Die Bitleitungen 1 als
Speicherzellenauswahlleitungen in Spaltenrichtung des Speicher
zellenfeldes 4 sind in einer Mehrzahl vorgesehen und parallel zu
einander verdrahtet und jede Bitleitung 1 verbindet Speicher
zellen aus jeder Spalte des Speicherzellenfeldes 4 mit der Aus
wahlvorrichtung 2. Weiter sind Wortleitungen (nicht gezeigt) als
Speicherzellenauswahlleitungen in Zeilenrichtung ebenfalls in
einer Mehrzahl vorgesehen und parallel zueinander verdrahtet und
jede Wortleitung verbindet Speicherzellen aus jeder Zeile des
Speicherzellenfeldes 4 mit dem Zeilendecoder 3.
Eine solche der Anmelderin bekannte Halbleiterspeichervorrich
tung wird wie folgt betrieben.
Angenommen daß eine Wortleitung durch den Zeilendecoder 3 be
stimmt wird, werden die Inhalte aller Speicherzellen auf der
bestimmten Wortleitung ausgelesen und auf alle Bitleitungen 1
ausgegeben und nur die auf eine oder mehrere Bitleitungen 1, die
durch die Auswahlvorrichtung 2 ausgewählt sind, ausgegebenen
Daten werden ausgelesen.
Fig. 2 zeigt, daß, wenn Fremdmaterial E mit zwei zueinander be
nachbarten Bitleitungen 1,1 verbunden ist, ein Zwischenbitlei
tungskurzschluß zwischen Bitleitungen erzeugt wird. Das gleiche
gilt für die Wortleitungen.
Bekannterweise geschieht die Ausmusterung von Produkten mit
Zwischenbitleitungs- und/oder Zwischenwortleitungskurzschlüs
sen im Herstellungs- und Untersuchungsprozeß durch ein indi
rektes Verfahren, bei dem die Speicherinhalte der Speicherzellen
ausgelesen werden und beurteilt wird ob sie mit vorbestimmten
erwarteten Werten übereinstimmen oder nicht, und nicht durch ein
Verfahren, bei dem direkt untersucht wird ob Zwischenbitlei
tungs- und/oder Zwischenwortleitungskurzschlüsse wirklich vor
handen sind.
Wie zuvor erwähnt, ist bei der bekannten Halbleiterspeichervor
richtung, da ein zwischen den Bitleitungen und/oder den Wort
leitungen als Speicherzellenauswahlleitungen der Speicherzellen
erzeugter Kurzschluß durch das indirekte Verfahren beurteilt
wird, die Vorrichtung nicht mit Genauigkeit zuverlässig.
Außerdem gibt es das Problem, daß zur Untersuchung von Kurz
schlüssen eine lange Zeit benötigt wird.
Des weiteren gibt es das Problem, daß die Ausbeute im Produk
tionsprozeß gering ist, da ein Produkt, das als mit einem Zwi
schenbitleitungs- und/oder Zwischenwortleitungskurzschlüsse
behaftet beurteilt wird, als fehlerhaft ausgemustert wird.
Aus der EP 0 480 752 A2 ist eine Halbleiterspeichervorrichtung mit
einem Mittel zur Identifizierung eines Kurzschlusses bekannt, die
ein Speicherzellenfeld, in dem Speicherzellen in Form einer Matrix
angeordnet sind, eine Mehrzahl von Speicherzellenauswahlleitungen
in Spaltenrichtung, von denen jede jeweils gemeinsam mit Speicherzellen
aus jeder Spalte des Speicherzellenfeldes verbunden ist,
eine Mehrzahl von Speicherzellenauswahlleitungen für die Zeilenrichtung,
von denen jede jeweils gemeinsam mit den Speicherzellen
aus jeder Zeile des Speicherzellenfeldes verbunden ist, und eine
Mehrzahl von Schaltelementen, die zum abwechselnd aufeinander folgenden
Verbinden der entsprechenden Speicherzellenauswahlleitungen
in Spaltenrichtung mit einer ersten Potentialleitung und einer
zweiten Potentialleitung vorgesehen sind, aufweist.
Es ist Aufgabe der vorliegenden Erfindung ein Verfahren zum
Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß
zwischen benachbarten Speicherzellenauswahlleitungen zu ermöglichen.
Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1.
Eine Weiterbildung der Erfindung ist in Anspruch 2 gekennzeichnet.
Das Verfahren zum Befreien der Halbleiterspeichervorrichtung von
einem Kurzschluß zwischen Speicherzellenauswahlleitungen der
Halbleiterspeichervorrichtung brennt Fremdmaterial
mit Joulescher Wärme (Stromwärme) weg, in dem Schaltelemente der
zuvor erwähnten Halbleiterspeichervorrichtung angeschaltet wer
den und von der elektrischen Quelle eine Überspannung an die
Speicherzellenauswahlleitungen angelegt wird, wodurch Joulesche
Wärme an dem Fremdmaterial, welches die benachbarten Speicher
zellenauswahlleitungen kurzschließt, erzeugt wird.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigt
Fig. 1 eine schematische Darstellung, die die Konfiguration
einer Halbleitervorrich
tung zeigt;
Fig. 2 eine schematische Darstellung, die ein Konfigurations
beispiel einer bekannten Halbleiterspeichervorrichtung
zeigt;
Fig. 3 ein Schaltungsdiagramm, das ein Konfigurationsbeispiel
einer Testvorrichtung zeigt, welches
einen Leckstrom zwischen Bitleitungen, welcher durch
einen Zwischenbitleitungskurzschluß bei einer Halblei
terspeichervorrichtung ver
ursacht wird, mißt;
Fig. 4 eine schematische Darstellung, die einen Zustand, in dem
Fremdmaterial mit einander benachbarten Bitleitungen
verbunden ist, zeigt;
Fig. 5 ein Ersatzschaltbild der schematischen Darstellung aus
Fig. 4; und
Fig. 6 ein Schaltungsdiagramm, das ein anderes Konfigurations
beispiel einer Testvorrichtung zeigt.
Fig. 1 ist eine schematische Darstellung, die eine Konfiguration
einer Halbleiterspeichervorrichtung
zeigt, und dieselben Bezugszeichen
wie in Fig. 2, die bei der Erklärung des zuvor erwähnten Bei
spieles verwendet wurden, bezeichnen dieselben oder entspre
chende Teile.
Das im folgenden bei der Beschreibung jedes Beispie
les zu Kurzschlüssen von Bitleitungen, die als Speicherzellen
auswahlleitungen in Spaltenrichtung dienen, Erklärte kann in der
gleichen Konfiguration und mit dem gleichen Verfahren wie in
diesem Fall auch auf den Fall von Wortleitungen, die als Spei
cherzellenauswahlleitungen in Zeilenrichtung dienen, angewendet
werden.
In Fig. 1 bezeichnen die Bezugszeichen 1 eine Bitleitung, 2 eine
Auswahlvorrichtung, 3 einen Zeilendecoder bzw. 4 ein Speicher
zellenfeld.
Das Speicherzellenfeld 4 ist durch Anordnung von Speicherzellen
in Form einer Matrix konfiguriert. Die Bitleitungen 1 als Spei
cherzellenauswahlleitungen in Spaltenrichtung des Speicherzel
lenfeldes 4 sind in einer Mehrzahl vorgesehen und parallel
zueinander verdrahtet und jede Bitleitung 1 verbindet Speicher
zellen aus jeder Spalte des Speicherzellenfeldes 4 mit der Aus
wahlvorrichtung 2. Weiter sind Wortleitungen (nicht gezeigt) als
Speicherzellenauswahlleitungen in Zeilenrichtung ebenfalls in
einer Mehrzahl vorgesehen und parallel zueinander verdrahtet und
jede Wortleitung verbindet Speicherzellen aus jeder Zeile des
Speicherzellenfeldes 4 mit dem Zeilendecoder 3.
Das Bezugszeichen 5 bezeichnet einen p-Kanal-Transistor als ein
Schaltelement und 6 bezeichnet einen n-Kanal-Transistor als ein
Schaltelement. An die n-Kanal-Transistoren 6 wird ein Steuer
signal Φ direkt und an die p-Kanal-Transistoren 5 wird das
Steuersignal Φ über Inverter 7 gegeben (angelegt). Dementspre
chend sind, da die n-Kanal-Transistoren 6 beim "H"-Niveau des
Steuersignales Φ AN und die p-Kanal-Transistoren 5 beim "L"-
Niveau, welches durch Invertieren des "H"-Niveaus des Steuer
signales Φ durch die Inverter 7 erhalten wird, AN sind, beide
Transistoren 5 und 6 zur selben Zeit AN/AUS.
Das Bezugszeichen 8 bezeichnet Vcc (Stromversorgungspotential)
bzw. 9 bezeichnet Vss (Massepotential).
Die p-Kanal-Transistoren 5 und die n-Kanal-Transistoren 6 sind
alternierend mit einer Mehrzahl der Bitleitungen 1 verbunden und
die p-Kanal-Transistoren 5 sind mit dem Stromversorgungspoten
tial 8 und die n-Kanal-Transistoren 6 sind mit dem Massepoten
tial (Erdpotential) 9 an den entsprechenden Quellen verbunden.
Da der Betrieb des Auslesens von Daten aus einer solchen Halb
leiterspeichervorrichtung der gleiche wie beim
bekannten Beispiel ist, wird die Erklärung weggelassen. Aber die
p-Kanal-Transistoren 5 und n-Kanal-Transistoren 6 werden norma
lerweise durch Setzen des Steuersignales Φ auf "L"-Niveau
ausgeschaltet.
Fig. 3 ist ein Schaltungsdiagramm, das ein Konfigurationsbei
spiel einer Testvorrichtung zeigt, welche den
Leckstrom zwischen Bitleitungen, der durch einen Kurzschluß
zwischen Bitleitungen der Halbleiterspeichervorrichtung
mit der oben erwähnten Konfiguration verursacht wird,
mißt.
In Fig. 3 bezeichnet das Bezugszeichen 10 eine Stromquelle, 11
ein Amperemeter als eine Strommessungsvorrichtung, welche einen
Leckstrom zwischen Bitleitungen mißt, und 12 einen Chip, in
welchem eine Halbleiterspeichervorrichtung wie die in der oben
beschriebenen Fig. 1 gezeigte oder ein Mikrocomputer mit einge
bautem Speicher, der diese Halbleiterspeichervorrichtung be
inhaltet, ausgebildet ist.
Das Bezugszeichen 13 bezeichnet einen Vcc-Anschluß(-stift), der
auf dem Chip 12 vorgesehen ist, 14 eine Stromversorgungspoten
tialleitung in dem Chip 12, 15 einen Vss-Anschluß(-stift), der
auf dem Chip 12 vorgesehen ist, bzw. 16 eine Massenpotential
leitung in dem Chip 12 und die Stromversorgungspotentialleitung
14 ist mit dem Vcc-Anschluß 13 bzw. die Massenpotentialleitung
16 mit dem Vss-Anschluß 15 verbunden.
Weiter ist ein Anschluß auf der Stromversorgungspotentialseite
der Stromquelle 10 mit dem Vcc-Anschluß 13 über das Amperemeter
11 verbunden und ähnlich ist die Massepotentialseite mit dem
Vss-Anschluß 15 verbunden.
Als nächstes wird der Betrieb der Testvorrichtung für Zwischen
bitleitungskurzschlüsse der Halbleiterspeichervorrichtung
mit einer solchen Konfiguration erklärt.
Es wird nun angenommen, daß in der Halbleiterspeichervorrichtung
der Testmodus gesetzt ist und beide,
die Auswahlvorrichtung 2 und der Zeilendecoder 3, in einem nicht
aktiven Zustand sind. In diesem Zustand wird, wenn das Steuer
signal Φ auf "H"-Niveau gebracht und die p-Kanal-Transistoren 5
und die n-Kanal-Transistoren 6 zur selben Zeit in den AN-Zustand
gebracht werden, eine Mehrzahl von Bitleitungen 1 alternierend
(abwechselnd) mit der Stromversorgungspotentialleitung 14 und
der Massepotentialleitung 16 verbunden. Darum steigt, wenn
Fremdmaterial E über zwei benachbarten Bitleitungen 1, 1 liegt
und dadurch ein Kurzschluß zwischen Bitleitungen erzeugt wird,
der Leckstrom I zwischen dem Stromversorgungspotential 8 und dem
Massepotential 9 anders als gewöhnlich an. Dementsprechend kann,
wenn dieser Leckstrom vom Amperemeter 11 gemessen wird, be
urteilt werden, ob ein Kurzschluß zwischen Bitleitungen erzeugt
wird oder nicht.
Normalerweise ist bei einem IC im Ruhezustand der Leckstrom
(Takt angehalten, normale Temperatur), obwohl es Unterschiede
zwischen verschiedenen Arten von Halbleiterspeichervorrichtungen
gibt, ungefähr einige µA. Aber wenn durch Fremdmaterial E ein
Kurzschluß zwischen dem Stromversorgungspotential 8 und dem
Massepotential 9 verursacht wird, wird der Leckstrom von hun
derten µA bis 10 oder mehreren 10 mA.
Obwohl es wie oben beschrieben
möglich ist, ohne Testauslesen der Speicherzellen zu
bestimmen, ob es einen Kurzschluß zwischen den Leitungen gibt
oder nicht, ist es, wenn es nötig ist, den erzeugten Zwischen
bitleitungskurzschluß zu spezifizieren, das heißt zwischen
welchen Bitleitungen Fremdmaterial E liegt, genau dasselbe
Testauslesen der Speicherzellen wie beim bekannten Fall
durchzuführen.
Als nächstes wird ein Verfahren zum Befreien der Halbleiter
speichervorrichtung von einem Zwischenbitleitungskurzschluß
entsprechend einer Ausführungsform der Erfindung erklärt.
Wie zuvor erwähnt werden bei der Testvorrichtung der Halblei
terspeichervorrichtung, wenn beide, die Auswahl
vorrichtung 2 und der Zeilendecoder 3, in den nicht aktiven
Zustand gebracht sind, die p-Kanal-Transistoren 5 und n-Kanal-
Transistoren 6 AN-geschaltet, da durch einen durch das Ampere
meter 11 gemessenen Wert beurteilt wird, ob ein Kurzschluß, der
durch Fremdmaterial E zwischen den Bitleitungen verursacht wird,
erzeugt wird oder nicht, und wenn festgestellt ist, daß ein
Zwischenbitleitungskurzschluß erzeugt wird, wird die Spannung
der Stromquelle 10 erhöht und eine Überspannung wird als Strom
versorgungspotential 8 verwendet (angelegt). Wenn Fremdmaterial
E über den Bitleitungen 1, 1 liegt, wird es dadurch möglich, da
das Fremdmaterial E Joulesche Wärme erzeugt und weggebrannt
wird, den Zwischenbitleitungskurzschluß zu entfernen.
In diesem Fall wird Joulesche Wärme nur an dem über den Bitlei
tungen 1, 1 liegenden Fremdmaterial E erzeugt. Das heißt, wie in
der schematischen Darstellung in Fig. 4 gezeigt, daß das Fremd
material E1, welches über zwei benachbarten Bitleitungen 1, 1
liegt und eine niedrige Leitfähigkeit aufweist, oder das Fremd
material E2, welches einen schmalen leitfähigen Durchgang (Ab
schnitt) aufweist, wie in dem Ersatzschaltbild in Fig. 5 ge
zeigt, als Widerstand R wirkt und daher Joulesche Wärme erzeugt
und beim Anlegen einer Überspannung V weggebrannt wird.
Dementsprechend wird es möglich nur durch Anlegen einer Über
spannung von der Stromquelle 10 ohne Spezifizierung der den
Leckstrom erzeugenden Bitleitung 1 die Halbleiterspeichervor
richtung von einem Zwischenbitleitungskurzschluß zu befreien.
Bei der in der zuvor erwähnten Fig. 3 gezeigten Testschaltung
gibt es, wenn die Stromversorgungspotentialleitung 14 und die
Massepotentialleitung 16 außerdem mit einer anderen Schaltung
als dem Speicherzellenfeld 4 verbunden sind, die Möglichkeit,
daß die Tatsache einen schlechten Einfluß auf die andere
Schaltung hat. Zur Verhinderung einer solchen Situation, daß die
Überspannung, die von der Stromquelle zum Befreien des Speicher
zellenfeldes 4 von einem Zwischenbitleitungskurzschluß angelegt
wird, die andere Schaltung 17 zerstört, wird die Zufuhr zum
Speicherzellenfeld 4 durch ein anderes System als die Zufuhr zur
Schaltung 17 durchgeführt, wie in Fig. 6 gezeigt.
Die andere Schaltung 17 ist mit der Stromquelle 10A über den
Vcc-Anschluß 13A, die Stromversorgungspotentialleitung 14A, das
Stromversorgungspotential 8A, das Massepotential 9A, die Masse
potentialleitung 16A und den Vss-Anschluß 15A verbunden und das
Zufuhrsystem dazu ist ein anderes als das der Stromquelle 10,
welches dem Speicherzellenfeld 4 zuführt.
In Fig. 6 bezeichnet das Bezugszeichen 170 einen Leseverstärker
als ein konkretes Beispiel für die andere Schaltung, die von der
Stromquelle 10A gefüttert wird.
Mit der Testvorrichtung wird
ohne Auslesen von Daten aus dem Speicherzellenfeld der Spei
chervorrichtung, die mit einem erwarteten Wert verglichen wer
den, festgestellt, ob ein Kurzschluß zwischen Bitlei
tungen (Wortleitungen) erzeugt wird oder nicht.
Durch das Verfahren zum Befreien der Halbleiter
speichervorrichtung von einem Kurzschluß zwischen den Bitlei
tungen (Wortleitungen) entsprechend der vorliegenden Erfindung
ist es möglich, die Vorrichtung von einem Kurzschluß zwischen
Bitleitungen (Wortleitungen) ohne Spezifizierung der Position in
welcher der Kurzschluß zwischen den Bitleitungen (Wortleitungen)
erzeugt wurde, zu befreien und daher die Ausbeute im Produktionsprozeß zu
verbessern.
Die oben erwähnte Ausführungsform ist auf die Bitlei
tungen als Speicherzellenauswahlleitungen für die Spaltenrich
tung angewendet, es ist jedoch natürlich genauso möglich die Er
findung auf Wortleitungen, die als Speicherzellenauswahlleitun
gen für die Zeilenrichtung verwendet werden, anzuwenden.
Claims (2)
1. Verfahren zum Befreien einer Halbleiterspeichervorrichtung von
einem Kurzschluß zwischen benachbarten Speicherzellenauswahlleitungen
für die Spaltenrichtung und/oder Speicherzellenauswahlleitungen
für die Zeilenrichtung einer Halbleiterspeichervorrichtung
mit
einem Speicherzellenfeld, in dem Speicherzellen in Form einer Matrix mit Spaltenrichtung × Zeilenrichtung angeordnet sind,
einer Mehrzahl von Speicherzellenauswahlleitungen in Spaltenrichtung, von denen jede jeweils gemeinsam mit Speicherzellen aus jeder Spalte des Speicherzellenfeldes verbunden ist,
einer Mehrzahl von Speicherzellenauswahlleitungen für die Zeilenrichtung, von denen jede jeweils gemeinsam mit den Speicherzellen aus jeder Zeile des Speicherzellenfeldes verbunden ist, und
einer Mehrzahl von Schaltelementen, die zum abwechselnd aufeinan derfolgenden Verbinden der entsprechenden Speicherzellenauswahl leitungen in Spaltenrichtung und/oder der Speicherzellenauswahl leitungen in Zeilenrichtung an eine Stromversorgungspotentiallei tung und eine Massepotentialleitung vorgesehen sind, mit den Schritten:
Verbinden der Stromversorgungspotentialleitung und der Massepotentialleitung mit einer Stromquelle,
Schalten der Schaltelemente auf AN durch ein Steuersignal, und Anlegen einer Überspannung an die Speicherzellenauswahlleitungen und Wegbrennen von Fremdmaterial, welches benachbarte Speicherzellenauswahlleitungen kurzschließt, durch Joulesche Wärme entsprechend der Überspannung.
einem Speicherzellenfeld, in dem Speicherzellen in Form einer Matrix mit Spaltenrichtung × Zeilenrichtung angeordnet sind,
einer Mehrzahl von Speicherzellenauswahlleitungen in Spaltenrichtung, von denen jede jeweils gemeinsam mit Speicherzellen aus jeder Spalte des Speicherzellenfeldes verbunden ist,
einer Mehrzahl von Speicherzellenauswahlleitungen für die Zeilenrichtung, von denen jede jeweils gemeinsam mit den Speicherzellen aus jeder Zeile des Speicherzellenfeldes verbunden ist, und
einer Mehrzahl von Schaltelementen, die zum abwechselnd aufeinan derfolgenden Verbinden der entsprechenden Speicherzellenauswahl leitungen in Spaltenrichtung und/oder der Speicherzellenauswahl leitungen in Zeilenrichtung an eine Stromversorgungspotentiallei tung und eine Massepotentialleitung vorgesehen sind, mit den Schritten:
Verbinden der Stromversorgungspotentialleitung und der Massepotentialleitung mit einer Stromquelle,
Schalten der Schaltelemente auf AN durch ein Steuersignal, und Anlegen einer Überspannung an die Speicherzellenauswahlleitungen und Wegbrennen von Fremdmaterial, welches benachbarte Speicherzellenauswahlleitungen kurzschließt, durch Joulesche Wärme entsprechend der Überspannung.
2. Verfahren nach Anspruch 1, gekennzeichnet
durch AN/AUS-Schalten der Schaltelemente zur selben Zeit durch
das Steuersignal, und
durch Messen eines zwischen der Stromversorgungspotentialleitung
und der Massepotentialleitung fließenden Stroms für den Fall, daß
jedes Schaltelement AN-geschaltet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4128134A JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4312238A1 DE4312238A1 (de) | 1993-10-28 |
DE4312238C2 true DE4312238C2 (de) | 1995-03-16 |
Family
ID=14977248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4312238A Expired - Fee Related DE4312238C2 (de) | 1992-04-21 | 1993-04-15 | Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß |
Country Status (3)
Country | Link |
---|---|
US (1) | US5343431A (de) |
JP (1) | JP2978329B2 (de) |
DE (1) | DE4312238C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19612441A1 (de) * | 1996-03-28 | 1997-10-02 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
US5563507A (en) * | 1994-11-15 | 1996-10-08 | Hughes Aircraft Company | Method of testing the interconnection between logic devices |
US5748545A (en) * | 1997-04-03 | 1998-05-05 | Aplus Integrated Circuits, Inc. | Memory device with on-chip manufacturing and memory cell defect detection capability |
TW403839B (en) * | 1997-09-17 | 2000-09-01 | Nanya Plastics Corp | A quick-check measurement for floating unit confirmation using bit-line coupling pattern |
US7783299B2 (en) | 1999-01-08 | 2010-08-24 | Trueposition, Inc. | Advanced triggers for location-based service applications in a wireless location system |
JP3380852B2 (ja) | 1999-04-13 | 2003-02-24 | 松下電器産業株式会社 | 半導体記憶装置 |
US6781897B2 (en) * | 2002-08-01 | 2004-08-24 | Infineon Technologies Flash Ltd. | Defects detection |
DE102006046359B4 (de) * | 2006-09-29 | 2013-05-29 | Qimonda Ag | Halbleiterspeicher und Verfahren zum Testen von Halbleiterspeichern |
US7440347B1 (en) * | 2007-05-04 | 2008-10-21 | Qimonda North America Corp. | Circuit and method to find wordline-bitline shorts in a DRAM |
US8213957B2 (en) | 2009-04-22 | 2012-07-03 | Trueposition, Inc. | Network autonomous wireless location system |
DE102013004974A1 (de) * | 2013-03-21 | 2014-09-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung, Verfahren und System zum Einsatz in einer sicherheitskritischen Anwendung |
TWI534819B (zh) * | 2014-07-31 | 2016-05-21 | 常憶科技股份有限公司 | 於靜態電流測試下檢測全域字元線缺陷 |
KR102482023B1 (ko) | 2016-01-28 | 2022-12-28 | 삼성전자주식회사 | 적층 메모리 칩 전기적 단락 검출 장치 및 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
US5181205A (en) * | 1990-04-10 | 1993-01-19 | National Semiconductor Corporation | Short circuit detector circuit for memory arrays |
JP2647546B2 (ja) * | 1990-10-11 | 1997-08-27 | シャープ株式会社 | 半導体記憶装置のテスト方法 |
-
1992
- 1992-04-21 JP JP4128134A patent/JP2978329B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-06 US US08/043,225 patent/US5343431A/en not_active Expired - Lifetime
- 1993-04-15 DE DE4312238A patent/DE4312238C2/de not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19612441A1 (de) * | 1996-03-28 | 1997-10-02 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
DE19612441C2 (de) * | 1996-03-28 | 1998-04-09 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
Also Published As
Publication number | Publication date |
---|---|
JPH05299606A (ja) | 1993-11-12 |
DE4312238A1 (de) | 1993-10-28 |
JP2978329B2 (ja) | 1999-11-15 |
US5343431A (en) | 1994-08-30 |
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