KR102482023B1 - 적층 메모리 칩 전기적 단락 검출 장치 및 방법 - Google Patents

적층 메모리 칩 전기적 단락 검출 장치 및 방법 Download PDF

Info

Publication number
KR102482023B1
KR102482023B1 KR1020160010749A KR20160010749A KR102482023B1 KR 102482023 B1 KR102482023 B1 KR 102482023B1 KR 1020160010749 A KR1020160010749 A KR 1020160010749A KR 20160010749 A KR20160010749 A KR 20160010749A KR 102482023 B1 KR102482023 B1 KR 102482023B1
Authority
KR
South Korea
Prior art keywords
pull
output
test
microbump
driver
Prior art date
Application number
KR1020160010749A
Other languages
English (en)
Other versions
KR20170090552A (ko
Inventor
윤원주
강석용
유혜승
이현의
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160010749A priority Critical patent/KR102482023B1/ko
Priority to US15/295,244 priority patent/US10078110B2/en
Priority to CN201710061506.7A priority patent/CN107015094B/zh
Publication of KR20170090552A publication Critical patent/KR20170090552A/ko
Priority to US16/106,127 priority patent/US10509070B2/en
Application granted granted Critical
Publication of KR102482023B1 publication Critical patent/KR102482023B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
    • G01R31/67—Testing the correctness of wire connections in electric apparatus or circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
    • G01R31/70—Testing of connections between components and printed circuit boards
    • G01R31/71—Testing of solder joints
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

본 발명의 기술적 사상은 적층 반도체 칩에 형성된 각 마이크로범프들이 이웃하는 마이크로범프들과 전기적으로 단락됨에 의해 반도체 칩이 오동작하는 것을 방지하기 위하여 이웃하는 마이크로범프들 간의 전기적 단락을 검출하는 장치 및 방법을 제공하는 데에 있다. 상기 장치 및 방법은 마이크로범프와 연결된 데이터 출력 회로의 풀업 드라이버 및 풀다운 드라이버의 출력을 테스트 유형에 맞게 설정하고, 테스트 입력과 테스트 출력을 비교하여 전기적 단락 유무를 판별한다.

Description

적층 메모리 칩 전기적 단락 검출 장치 및 방법{Electrical short detecting circuit of stacked memory chips and method thereof}
본 발명의 기술적 사상은 적층 메모리 칩(Stacked Memory Chip)에서의 전기적 단락(Electrical Short) 검출에 관한 것으로서, 특히 적층 메모리 칩에서의 인접 마이크로범프(Microbump) 간의 전기적 단락(Electrical Short)에 의한 칩 동작 오류를 검출하는 기술에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 칩과 반도체 패키지는 본딩 와이어(Bonding Wire), 범프(Bump) 또는 마이크로범프(Microbump) 등으로 연결되므로 반도체 패키지 공정을 하기 이전에 반도체 칩의 범프가 적절하게 형성되어 반도체 칩과 연결되어 있는지를 테스트하는 과정이 요구되고 있다.
본 발명의 기술적 사상은 적층 메모리 칩에 형성된 각 범프 또는 마이크로범프(이하 “마이크로범프”로 통칭함)들이 이웃하는 마이크로범프들과 전기적 단락을 형성하여 메모리 칩이 오동작하는 것을 방지하기 위하여, 이웃하는 마이크로범프들 간의 전기적 단락을 테스트하는 장치 및 방법을 제공하는 데에 있다. 특히, 적층 메모리 칩에서 일부 마이크로범프들은 적층된 메모리 칩 사이에 위치하게 되므로 외부에서 물리적인 프루빙을 통한 테스트가 불가하므로, 각 메모리 칩에 구비된 테스트 회로를 통하여 이웃하는 마이크로범프들 간의 전기적 단락 유무를 테스트하는 방법을 제공한다.
상기의 기술적 과제를 해결하기 위하여 본 발명의 기술적 사상은 다수의 마이크로범프에 연결된 다수의 데이터 입출력 패드(DQ_PAD); 풀업 드라이버(Pull-up Driver)와 풀다운 드라이버(Pull-down Driver)를 포함하고 데이터 입출력 패드를 드라이빙하는 다수의 데이터 출력 회로(DOUT Driver); 풀업 드라이버의 출력을 오프(Off), 약한 온(Weak-on), 강한 온(Strong-on) 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로(Pull-up Control Circuit); 풀다운 드라이버의 출력을 오프(Off), 약한 온(Weak-on), 강한 중(Strong-on) 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로(Pull-down Control Circuit); 테스트 입력 데이터 저장 회로(Test Input Storage Circuit); 및 테스트 출력 데이터 저장 회로(Test Output Storage Circuit)를 포함하고, 각 데이터 출력 회로의 풀업 드라이버와 풀다운 드라이버의 출력은 마이크로범프 단락 테스트 유형에 따라서 오프, 약한 온, 강한 온 중 하나로 선택되어 동작하는 것을 특징으로 하는 반도체 칩 마이크로범프 단락 검출 회로를 구비한다.
본 발명의 일 실시 예에 있어서, 상기 마이크로범프 단락 테스트 유형은 마이크로범프와 접지 전압(Ground Voltage)과의 전기적 단락 테스트, 마이크로범프의 전원 전압(Supply Voltage)과의 전기적 단락 테스트, 각 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 테스트 중 적어도 하나를 포함할 수 있다.
상기 마이크로범프의 접지 전압과의 전기적 단락 테스트는 각 데이터 출력 회로의 풀업 드라이버의 출력을 약한 온, 풀다운 드라이버의 출력을 오프로 제어하여 수행할 수 있다.
상기 마이크로범프의 전원 전압과의 전기적 단락 테스트는 각 데이터 출력 회로의 상기 풀업 드라이버의 출력을 오프로, 상기 풀다운 드라이버의 출력을 약한 온으로 제어하여 수행할 수 있다.
상기 각 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 테스트는 테스트가 수행되는 마이크로범프(Victim)와 연결된 데이터 출력 회로의 풀업 드라이버 의 출력은 약한 온, 풀다운 드라이버의 출력은 오프로 제어하며, 단락 테스트가 수행되는 마이크로범프와 이웃하는 마이크로범프(Aggressor)와 연결된 데이터 출력 회로의 풀업 드라이버의 출력은 오프, 풀다운 드라이버의 출력은 강한 온으로 제어하여 수행할 수 있다.
또한, 각 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 테스트는 단락 테스트가 수행되는 마이크로범프와 연결된 데이터 출력 회로의 풀업 드라이버 의 출력은 오프, 풀다운 드라이버의 출력은 약한 온, 단락 테스트가 수행되는 마이크로범프와 이웃하는 마이크로범프와 연결된 데이터 출력 회로의 풀업 드라이버의 출력은 강한 온, 풀다운 드라이버의 출력은 약한 온으로 제어하여 수행할 수도 있다.
상기 발명의 실시 예에서, 풀업 드라이버 출력 제어 회로는 데이터 출력 회로가 정상적인 데이터 출력 동작을 하도록 상기 풀업 드라이버의 출력을 설정하는 제 1 동작 모드와, 마이크로범프의 전기적 단락 테스트를 수행하도록 상기 풀업 드라이버의 출력을 설정하는 제 2 동작 모드를 제공한다. 상기 제 2 동작 모드는 테스트 모드 레지스터 셋(Mode Register Set, MRS) 설정 동작일 수 있다.
상기 풀업 드라이버 출력 제어 회로는 상기 풀업 드라이버의 출력을 설정을위하여 다수 개의 풀업 출력 제어 신호를 생성하여 데이터 출력 회로의 풀업 드라이버에 제공할 수 있다.
상기 발명의 실시 예에서, 풀다운 드라이버 출력 제어 회로는 데이터 출력 회로가 정상적인 데이터 출력 동작을 하도록 풀다운 드라이버의 출력을 설정하는 제 1 동작 모드와, 마이크로범프의 전기적 단락 테스트를 수행하도록 상기 풀다운 드라이버의 출력을 설정하는 제 2 동작 모드를 제공한다. 상기 제 2 동작 모드는 테스트 모드 레지스터 셋(Mode Register Set, MRS) 설정 동작일 수 있다.
상기 풀다운 드라이버 출력 제어 회로는 상기 풀다운 드라이버의 출력 설정을 위하여 다수 개의 풀다운 출력 제어 신호를 생성하여 데이터 출력 회로의 풀다운 드라이버에 제공할 수 있다.
상기 발명의 실시 예에서, 풀업 드라이버는 다수의 풀업 제어 소자와 풀업 드라이버 소자가 직렬로 연결되어 풀업 전류 통로를 형성하고 있으며, 각각의 풀업 제어 소자는 풀업 드라이버 출력 제어 회로에서 공급되는 풀업 출력 제어 신호에 의하여 온과 오프가 결정되며, 각각의 풀업 드라이버 소자는 데이터 입력을 받아서 동작한다. 상기 풀업 드라이버 소자는 피-모스(PMOS) 트랜지스터일 수 있다.
상기 데이터 입력시 입력되는 데이터는, 정상적인 데이터 출력 동작을 하는 경우에는 메모리 셀 어레이에서 검출한 데이터이며, 전기적 단락 검출 동작을 하는 경우에는 외부에서 입력되는 테스트 입력 데이터(Test Input Data)이다.
상기 발명의 실시 예에서, 풀다운 드라이버는 다수의 풀다운 제어 소자와 풀다운 드라이버 소자가 직렬로 연결되어 풀다운 전류 통로를 형성하고 있으며, 각각의 풀다운 제어 소자는 풀다운 드라이버 출력 제어 회로에서 공급되는 풀다운 출력 제어 신호에 의하여 온과 오프가 결정되며, 각각의 풀다운 드라이버 소자는 데이터 입력을 받아서 동작한다. 상기 풀다운 제어 소자와 풀다운 드라이버 소자는 각각 엔-모스(NMOS) 트랜지스터일 수 있다.
상기 데이터 입력은, 정상적인 데이터 출력 동작을 하는 경우에는 메모리 셀 어레이에서 검출한 데이터이며, 전기적 단락 검출 동작을 하는 경우에는 외부에서 입력되는 테스트 입력 데이터(Test Input Data)이다.
상기 발명의 실시 예에서, 테스트 입력 데이터 저장 회로는 m 개의 레지스터가 직렬로 연결된 m단의 입력 쉬프트레지스터로 구성될 수 있다. m은 반도체 칩에서 마이크로범프 단락 검출 테스트가 진행되는 마이크로범프의 갯수이다.
상기 테스트 입력 데이터 저장 회로는 m 클락 싸이클 동안 테스트 입력 데이터를 수신하여 m 단의 입력 쉬프트레지스터에 저장한다. 테스트 입력 데이터는 입력 쉬프트레지스터의 첫번째 레지스터로 입력되며 클락 신호 상승 천이 시마다 입력 쉬프트레지스터의 각 레지스터에 저장된 테스트 입력 데이터는 다음 레지스터로 이동된다. 상기 입력 쉬프트레지스터의 각 레지스터들의 출력은 해당 데이터 출력 드라이버의 입력이 된다.
발명의 실시 예에서, 테스트 출력 데이터 저장 회로는 m 개의 레지스터가 직렬로 연결된 m단의 출력 쉬프트레지스터로 구성될 수 있다. m은 반도체 칩에서 마이크로범프 단락 검출 테스트가 진행되는 마이크로범프의 갯수이다.
상기 출력 쉬트프레지스터의 각 레지스터는 연결된 출력 데이터 회로의 출력은 입력으로 받아서 저장한다. 출력 쉬프트레지스터에 저장된 테스트 출력 데이터는 m 클락 싸이클 동안 순차적으로 테스트 출력 데이터를 출력한다. 테스트 출력 데이터의 출력은 클락 신호 상승 천이 시마다 상기 쉬프트레지스터에 저장된 테스트 출력 데이터가 다음 레지스터로 이동하여 이루어진다.
상기 테스트 출력 데이터는 입력된 테스트 입력 데이터와 비교하여 일치하는 경우 해당 출력 드라이버에 연결된 마이크로범프에 단락이 없음을 결정하고, 일치하지 않는 경우 해당 출력 드라이버에 연결된 마이크로범프에 단락이 있음을 결정한다.
마이크로범프에 단락이 있음이 결정되는 경우, 해당 테스트 출력 데이터가 저장된 레지스터의 출력 쉬프트레지스터 내에서의 위치에 따라서 단락이 있는 마이크로범프 위치를 파악할 수 있다.
더불어, 본 발명의 기술적 사상은 다수의 마이크로범프와 연결된 제1 반도체 장치, 상기 다수의 마이크로범프와 연결되고 상기 제1반도체 장치와 수직으로 적층된 제2 반도체 장치 및 상기 다수의 마이크로 범프와 관통 전극으로 연결되는 다수의 벌크 범프를 포함하고, 상기 제2 반도체 장치는 다수의 마이크로범프에 연결된 다수의 데이터 입출력 패드, 풀업 드라이버와 풀다운 드라이버를 포함하고 상기 데이터 입출력 패드를 드라이빙하는 다수의 데이터 출력 회로, 풀업 드라이버의 출력을 오프, 약한 온, 강한 온 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로, 풀다운 드라이버의 출력을 오프, 약한 온, 강한 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로, 테스트 입력 데이터 저장 회로 및 테스트 출력 데이터 저장 회로를 포함하며, 각 데이터 출력 회로의 상기 풀업 드라이버와 상기 풀다운 드라이버의 출력은 마이크로범프 단락 테스트 유형에 따라서 오프, 약한 온, 강한 온 중 하나로 선택되어 동작하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로를 포함함을 특징으로 하는 반도체 패키지를 제공한다.
상기 벌크 범프는 반도체 패키지의 외부 입출력 단자와 연결되며, 상기 외부 입출력 단자를 통하여 반도체 칩 마이크로범프의 전기적 단락 검출 동작을 하는 것을 특징으로 한다.
상기 외부 입출력 단자 중 한 개 만을 이용하여 반도체 칩 마이크로범프의 전기적 단락 검출 동작을 할 수 있다. 상기 외부 입출력 단자를 통하여 반도체 칩 마이크로범프의 전기적 단락 검출 동작을 위한 마이크로범프 테스트 신호를 입력 받을 수도 있다.
상기 실시예와 더불어, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 다수의 마이크로범프를 포함하는 반도체 칩에서 마이크로범프의 전기적 단락 테스트 신호를 공급하는 단계; 다수의 데이터 출력 회로의 풀업 드라이버와 풀다운 드라이버의 출력을 마이크로범프 단락 테스트 유형에 따라서 각각 오프, 약한 온, 강한 온 중의 하나로 설정하는 단계; 테스트 입력 데이터 저장 회로에 테스트 입력 데이터를 저장하는 단계; 데이터 출력 회로를 구동하는 단계; 각 데이터 출력 회로의 출력을 테스트 출력 데이터 저장 회로에 저장하는 단계; 테스트 출력 데이터 저장 회로에서 테스트 출력 데이터를 출력하는 단계; 및 상기 테스트 입력 데이터와 해당하는 상기 테스트 출력 데이터를 비교하여 마이크로범프의 전기적 단락을 검출하는 단계;를 포함하는 반도체 메모리 칩 마이크로범프의 전기적 단락 검출 방법을 제공한다.
상기 마이크로범프 단락 테스트 유형은 마이크로범프의 접지 전압과의 전기적 단락 테스트, 마이크로범프의 전원 전압과의 전기적 단락 테스트, 마이크로범프의 이웃하는 마이크로범프와의 전기적 단락 테스트 중 적어도 하나를 포함한다.
본 발명의 기술적 사상에 따른 적층된 반도체 메모리 칩의 마이크로범프 전기적 단락 검출 회로 및 검출 방법은 반도체 메모리 칩이 적층된 이후에 마이크로범프를 물리적으로 프루빙하는 것이 불가능하게 되어, 각각의 마이크로범프가 접지 전압, 전원 전압 또는 이웃하는 마이크로범프와의 전기적 단락을 검출할 수 없었던 문제를 해결할 수 있다. 즉, 마이크로범프와 연결된 메모리 칩 내의 데이터 출력 드라이버의 풀업 드라이버 및 풀다운 드라이버의 출력을 테스트 유형에 따라서 설정하고, 정해진 테스트 입력 데이터를 입력하고, 이후 출력된 테스트 출력 데이터와 비교하여 일치 여부를 확인함으로써 마이크로범프의 전기적 단락 유무 및 전기적 단락이 발생한 마이크로범프를 파악하는 것을 가능하게 한다.
본 발명 기술에 의하여, 적층된 반도체 메모리 칩에서 인접하는 마이크로범프간의 전기적 단락 발생에 의한 불량을 조기 발견 가능하게 되므로 반도체 패키지의 생산성 및 신뢰성을 향상시킬 수 있다.
도 1은 마이크로범프를 포함하는 반도체 패키지를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 칩 마이크로범프 단락 검출 회로의 대략적인 블록 도면이다.
도 3은 도 2의 데이터 출력 회로를 보다 상세하게 기술한 도면이다.
도 4는 본 발명의 실시 예에 따른 풀업 출력 제어 회로를 예시하는 대략적인 블록 도면이다.
도 5는 본 발명의 실시 예에 따른 풀다운 출력 제어 회로를 예시하는 대략적인 블록 도면이다.
도 6은 본 발명의 실시 예에 따른 테스트 입력 저장 회로의 대략적인 블록 도면이다.
도 7은 본 발명의 실시 예에 따른 테스트 출력 저장 회로의 대략적인 블록 도면이다.
도 8a는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 풀업 드라이버의 출력을 약한 온으로 하기 위한 풀업 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 8b는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 상기 풀다운 드라이버(320)의 출력을 오프 상태로 하기 위한 풀다운 드라이버 출력 제어 회로(220)의 동작을 예시한 도면이다.
도 8c는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 테스트 입력을 테스트 입력 데이터 저장 회로에 저장하는 동작을 예시한 도면이다.
도 8d는 마이크로범프와 접지 전압 간의 전기적 단락이 있는 경우를 예시하는 도면이다.
도 9a는 마이크로범프와 전원 전압과의 전기적 단락 검출을 위한 풀업 드라이버의 출력을 오프로 하기 위한 풀업 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 9b는 마이크로범프와 전원 전압과의 전기적 단락 검출을 위한 풀다운 드라이버의 출력을 약한 온 상태로 하기 위한 풀다운 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 9c는 마이크로범프와 전원 전압과의 전기적 단락 검출을 위한 테스트 입력을 테스트 입력 데이터 저장 회로에 저장하는 동작을 예시한 도면이다.
도 9d는 마이크로범프와 전원 전압간의 전기적 단락이 있는 경우를 설명하는 도면이다.
도 10a는 이웃하는 마이크로 범프와의 전기적 단락 검출을 위한 빅팀과 어그레서의 배열을 예시한 도면이다.
도 10b는 마이크로범프와 이웃하는 마이크로범프와의 전기적 단락 검출을 위하여 빅팀(Victim)과 연결된 데이터 출력 회로의 풀업 드라이버의 출력을 약한 온으로 하기 위한 풀업 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 10c는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위한 빅팀(Victim)과 연결된 데이터 출력 회로의 풀다운 드라이버의 출력을 오프 상태로 하기 위한 풀다운 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 10d는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위하여 어그레서와 연결된 데이터 출력 회로의 풀업 드라이버(310)의 출력을 오프로 하기 위한 풀업 드라이버 출력 제어 회로의 동작을 예시한 도면이다.
도 10e는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위하여 어그레서와 연결된 데이터 출력 회로의 풀다운 드라이버의 출력을 강한 온 상태로 하기 위한 풀다운 드라이버 출력 제어 회로의 동작을 예시한 도면이다. 도 10f는 본 발명의 실시 예에서의, 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위한 테스트 입력 저장 동작을 예시한 도면이다.
도 10f는 테스트 입력 저장 회로는 마이크로범프와 이웃하는 마이크로범프와의 전기적 단락 검출을 위한 테스트 입력을 테스트 입력 데이터 저장 회로에 저장하는 동작을 예시한 도면이다.
도 10g는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락이 있는 경우의 테스트 데이터 출력 저장 회로에 저장되는 데이터를 예시한 도면이다
도 11은 본 발명의 실시 예에 따른 반도체 칩 마이크로범프의 전기적 단락 검출 동작을 위한 단계를 순차적으로 기술한 도면이다.
본 명세서에 개시되어 있는 본 발명의 특정 실시 예들은 본 발명을 설명하기 위한 예시된 것으로써, 본 발명의 범위를 한정하는 것은 아니다. 본 기술 분야에 대한 통상의 지식을 가진 사람은 본 명세서에 기술된 내용을 바탕으로 본 발명의 범주 내에서 다양한 변형, 적용, 실시, 등가물 대체 등이 가능함을 인식할 수 있다. 따라서 본 발명의 범위는 명세서에서 기술한 내용이 아닌, 청구항의 범위에 의하여 국한되는 것으로 이해되어야 한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
명세서의 “온”은 반도체 소자, 회로 등이 동작을 수행하는 상태, 또는 전기적 신호가 통과 가능한 상태를 의미하여, “오프”는 반도체 소자, 회로 등이 동작을 수행하지 않는 상태, 또는 전기적 신호가 통과 불가능한 상태를 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 마이크로범프를 포함하는 반도체 패키지를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 마이크로범프를 포함하는 반도체 패키지(10)는 패키지 기판(100) 상에 제1 반도체 장치(110)와 제2 반도체 장치(120)가 적층된 구조를 가질 수 있다. 제1 반도체 장치(110)와 제2 반도체 장치(120)는 마이크로범프(114, 124)에 의해 서로 전기적으로 접촉될 수 있다.
제1 및 제2 반도체 장치(110, 120)는 적어도 어느 하나가 메모리 장치일 수 있다. 본 실시 예에서, 제1 반도체 장치(110)는 로직 칩, 제2 반도체 장치(120)는 메모리 장치임을 가정하고 기술되지만, 본 발명은 이러한 가정에 한정되지 않을 것이다. 제1 반도체 장치(110)는 로직 칩, 제2 반도체 장치(120)는 로직 칩일 수도 있다.
제2 반도체 장치(110)는 그 비활성면(113)이 패키지 기판(100)을 향하고, 그 활성면(111)이 위로 향하는 이른바 페이스-업(face-up) 상태로 패키지 기판(100) 상에 실장된 로직 칩 소자일 수 있다. 제1 반도체 장치(110)의 활성면(111)에는 집적 회로 패턴들이 형성되어있다. 제1 반도체 장치(110)의 활성면(111)에 형성된 칩 패드(112) 상에 마이크로범프(114)가 형성되어있다. 마이크로범프(114)는 반구 또는 볼록한 형상으로 형성될 수 있고, Ni, Au, Cu 또는 땜납 합금을 함유할 수 있다. 마이크로범프(114)는 약 8um 에서 50um 사이의 직경을 가질 수 있다.
제1 반도체 장치(110)의 마이크로범프(114)는 기판(112)의 중앙 부분에 형성될 수 있다. 마이크로범프(114)는 제2 반도체 장치(120)와 전기적으로 연결되어 내부 입출력(internal I/O)을 담당한다. 본 명세서에서 내부 입출력이란 칩들간의 데이터 입출력을 의미하는 것으로, 즉 제1 반도체 장치(110)와 제2 반도체 장치(120) 사이에서의 데이터 입출력을 의미한다.
제1 반도체 장치(110)에 있어서, 기판(112)은 외부 입출력(external I/O)을 담당하는 관통 전극(116)을 적어도 하나 이상 포함할 수 있다. 본 명세서에서 외부 입출력이란 칩과 패키지 기판 사이에서의 데이터 입출력을 의미하는 것으로, 즉, 제2 반도체 장치(120)와 패키지 기판(100) 사이의 데이터 입출력을 의미한다.
적어도 하나 이상의 관통 전극(116)은 기판(112)의 중앙 영역에 도전성 물질을 매립하여 형성할 수 있다.
제2 반도체 장치(120)는 제1 반도체 장치(110)의 활성면(111) 상에 실장되는 메모리 소자 또는 로직 소자일 수 있다. 제2 반도체 장치(120)의 마이크로범프(124)는 기판의 중앙 부분에 형성될 수 있다.
제2 반도체 장치(120)는 적어도 하나 이상의 마이크로범프(124)에 의해 제1 반도체 반도체 장치(110)와 전기적으로 연결될 수 있다. 제2 반도체 장치(120)의 마이크로범프(124)와 제1 반도체 장치(110)의 마이크로범프(114)가 서로 접촉하여 연결될 수 있다. 하나의 예로써, 제2 반도체 장치(120)는 플립칩 방식으로 제1 반도체 장치(110)에 실장될 수도 있다.
본 실시 예와는 다르게, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 동일한 칩 사이즈를 갖는 이종의 칩들일 수 있고, 또는 동종의 칩들일 수 있다. 예시적으로, 제1 및 제2 반도체 장치(110, 120)가 광대역 입출력(wide I/O) 버스를 구현하는 동종의 메모리 소자인 경우, 제1 및 제2 반도체 장치(110, 120)의 기판(112) 중앙 부분에 형성되는 마이크로범프(114, 124) 및 관통 전극(116)에 의해 광대역 입출력 버스와 연결되는 집적 회로들 간을 연결시킬 수 있다. 이 경우, 제1 및 제2 반도체 장치(110, 120)의 기판(112, 122) 중앙 부분에 형성되어 서로 접촉하는 마이크로범프(114, 124)는 광대역 입출력 볼(wide I/O ball)로 이용될 수 있다.
패키지 기판(100)은 일 예로 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(100)은 적어도 하나 이상의 관통 전극(116)과 이에 접속하는 적어도 하나 이상의 벌크 범프(130)를 매개로 제1 반도체 장치(110)와 전기적으로 연결될 수 있다. 벌크 범프(130)는 마이크로범프(114)에 비해 체적과 높이가 비교적 크다. 비교적 큰 크기의 벌크 범프(130)가 기판(112)과 패키지 기판(100) 사이에 배치되기 때문에, 제1 반도체 장치(110)는 인가되는 스트레스를 비교적 잘 견딜 수 있고, 더 나아가 반도체 패키지(10)의 기계적 내구성이 향상될 수 있다.
관통 전극(116)은 제1 반도체 장치(110)와 패키지 기판(100)을 전기적으로 연결하는 것으로, 광대역 입출력(wide I/O) 버스를 구현하기 위하여 가령 100um 이하의 미세 피치(fine pitch)를 가지도록 형성하는 것이 바람직하다. 이에 따라, 마이크로범프(114)와 이웃하는 마이크로범프(114b)와의 간격 및 마이크로 범프(124)와 이웃하는 마이크로범프(124b)와의 간격이 각각 축소되는 추세이므로, 칩 적층 공정 시에 상기 마이크로범프들간의 전기적 단락 유발 가능성이 커진다.
제1 반도체 장치(110)와 제2 반도체 장치(120)의 적층이 완료된 이후에는 마이크로범프(114, 124)가 두 개의 반도체 장치 사이에 위치하게 되므로 마이크로범프(114, 124)를 물리적으로 프루빙하여 다른 마이크로범프와의 전기적 단락을 검출하는 것이 불가능해진다. 마이크로범프(114, 124)의 이웃하는 마이크로범프(114b, 124b)와의 전기적 단락은 반도체 장치의 오동작을 발생시켜서 신뢰성 문제를 유발하고 생산성을 저하시키는 요인이 된다. 따라서, 마이크로범프(114, 124)가 이웃하는 마이크로범프(114b, 124b)와 전기적 단락이 있는 지를 회로적으로 검출하는 방안이 필요하게 된다.
마이크로범프(114, 124)에서 전기적 단락이 발생하는 경우, 해당 오류는 관통 전극(116)을 통하여 벌크 범프(130)로 전달되며, 테스터 장치에서는 벌크 범프(130)를 테스트 함으로써 마이크로 범프의 전기적 단락을 검출한다.
테스터 장치는 테스트 할 수 있는 반도체 장치의 핀 수, 즉 테스트에 이용되는 벌크 범프를 최소로 하는 것이 생산성 측면에서 유리하므로, 본 발명의 예시는 최소한의 핀 수, 바람직하게는 1개의 핀 만을 이용하는 장치 및 방법을 기술한다.
도 2는 본 발명의 실시 예에 따른 반도체 칩 마이크로범프 단락 검출 회로의 대략적인 블록 도면이며, 도 3은 도 2의 데이터 출력을 보다 상세하게 기술한 도면이다.
본 발명의 예는, 제1 반도체 장치에 위치하는 상기 마이크로범프 단락 검출 회로에 대하여 기술하고 있으나, 상기 마이크로범프 단락 검출 회로는 제2 반도체 장치에도 동일하게 배치될 수 있다.
도 2와 도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 칩 마이크로범프 단락 검출 회로는 다수의 마이크로범프에 연결된 다수의 데이터 입출력 패드(205), 풀업 드라이버와 풀다운 드라이버를 포함하고 데이터 입출력 패드를 드라이빙하는 다수의 데이터 출력 회로(250), 풀업 드라이버의 출력을 오프, 약한 온, 강한 온 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로(210), 풀다운 드라이버의 출력을 오프, 약한 온, 강한 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로(220), 테스트 입력 데이터 저장 회로(230) 및 테스트 출력 데이터 저장 회로(240)를 포함한다.
발명의 명확하고 간략한 설명을 위하여, 도 2는 다수의 데이터 출력 회로(250) 중에 하나만을 도시하고 있으나, 실제로는 각각의 데이터 출력 회로가 마이크로범프에 연결되어 테스트 출력 데이터(DO_TEST<i>)를 출력하며, 또한 테스트 데이터 입력 저장 회로로부터 테스트 입력 데이터(DI_TEST<i>)를 받아서 동작한다. 데이터 출력 회로(250)의 풀업 드라이버(310)의 출력은 상기 풀업 드라이버 출력 제어 회로(210)에 의하여 제어되며, 풀다운 드라이버(320)의 출력은 풀다운 드라이버 출력 제어 회로(220)에 의하여 제어된다. 데이터 출력 회로(250)의 풀업 드라이버(310)와 풀다운 드라이버의 출력(320)은 마이크로범프 단락 테스트 유형에 따라서 오프, 약한 온, 강한 온 중 하나로 선택되어 동작하도록 제어된다.
풀업 드라이버 출력 제어 회로(210)는 마이크로범프 테스트를 수행 시 풀업 드라이버(310)의 출력을 제어하기 위한 수단으로 풀업 제어 레지스터를 포함한다. 예를 들어 풀업 제어 레지스터는 레지스터<0> 부터 레지스터<n>으로 구성된 n+1개의 레지스터로 구성될 수 있다. 각각의 레지스터들은 풀업 드라이버 출력 제어 신호(PU_CTRL<i>)을 생성하여 데이터 출력 회로(250)의 풀업 드라이버(310)에 입력되어 풀업 드라이버(310)내의 풀업 제어 소자(310a)들의 온 또는 오프를 제어하여 풀업 드라이버(310)의 출력을 제어한다. 상기 풀업 드라이버 출력 제어 신호의 개수와 풀업 제어 소자(310a)의 개수는 각각 n+1개로 구성될 수 있다.
상기 제2 반도체 장치(120)가 마이크로범프의 전기적 단락 테스트가 아닌 정상적인 데이터 출력 동작을 하는 경우 풀업 드라이버 출력 제어 회로(210)는 데이터 출력에 적합한 풀업 드라이버 출력을 가지도록 풀업 드라이버(310)의 출력을 설정한다. 상기 출력 설정 동작은 제2 반도체(120)가 동작을 위하여 파워 온하는 경우에 설정되며, 제2 반도체가 동작하는 중간에 출력의 미세 조정을 위하여 재설정 될 수도 있다.
상기 제2 반도체(120)가 마이크로범프의 전기적 단락 테스트를 수행하는 경우 상기 풀업 드라이버 출력 제어 회로(210) 내의 풀업 제어 레지스터를 설정하는 동작은 테스트 모드 레지스터 셋 (TMRS) 동작에 의하여 이루어 질 수 있다. 테스트 모드 레지스터 셋 동작은 반도체 칩의 정상 동작 이전에 반도체 동작의 주요 파라미터를 저장하여 해당 파라미터를 이용하여 반도체가 동작하도록 프로그래밍하는 동작이다.
상기 풀다운 드라이버 출력 제어 회로(220)는 마이크로범프 테스트를 수행 시 풀다운 드라이버(310)의 출력을 제어하기 위한 수단으로 풀다운 제어 레지스터를 포함한다. 예를 들어 풀다운 제어 레지스터는 레지스터<0> 부터 레지스터<n>으로 구성된 n+1개의 레지스터로 구성될 수 있다. 각각의 레지스터들은 풀업 드라이버 출력 제어 신호(PD_CTRL<i>)을 생성하여 데이터 출력 회로(250)의 풀다운 드라이버(320)에 입력되어 풀다운 드라이버(320)내의 풀다운 제어 소자(320a)들의 온 또는 오프를 제어하여 풀다운 드라이버(320)의 출력을 제어한다. 상기 풀다운 드라이버 출력 제어 신호의 개수와 상기 풀다운 제어 소자(310a)의 개수는 각각 n+1개로 구성될 수 있다.
상기 제2 반도체 장치(120)가 마이크로범프 테스트가 아닌 정상적인 데이터 출력 동작을 하는 경우 풀다운 드라이버 출력 제어 회로(220)는 데이터 출력에 적합한 풀다운 드라이버 출력을 가지도록 풀다운 드라이버(320)의 출력을 설정한다. 상기 풀다운 드라이버 출력 설정 동작은 제2 반도체(120)가 동작을 위하여 파워 온하는 경우에 설정되며, 상기 제2 반도체(120)가 동작하는 중간에 출력의 미세 조정을 위한 경우에도 재설정 될 수 있다. 상기 제2 반도체(120)가 마이크로범프의 전기적 단락 테스트를 수행하는 경우 풀다운 드라이버 출력 제어 회로(220) 내의 레지스터를 설정하는 동작은 테스트 모드 레지스터 셋 (TMRS) 동작에 의하여 이루어 질 수 있다.
상기 테스트 입력 데이터 저장 회로(230)은 마이크로범프 테스트 시에 데이터 출력 회로(250)에 입력될 값을 저장하는 회로이다. 테스트 입력 데이터 저장 회로(230)는 다수의 레지스터를 포함한 입력 쉬프트레지스터로 구성된다. 예를 들어, 테스트를 수행하게 될 마이크로범프의 수가 m개인 경우 마이크로범프에 연결된 데이터 출력 회로의 개수도 m개이므로, 상기 테스트 입력 데이터 저장 회로(230)의 입력 쉬프트레지스터도 m단의 레지스터를 포함하도록 구성될 수 있다. 입력 쉬프트레지스터 내의 각각의 레지스터의 출력은 해당 데이터 출력 회로의 입력이 되도록 연결된다. 예를 들어 상기 테스트 입력 데이터 저장 회로(230)의 쉬프트레지스터의 i번째 출력은 i번째 데이터 출력 회로의 입력이 된다. i는 1부터 m 까지의 자연수이다.
상기 테스트 입력 데이터 저장 회로(230)를 쉬프트레지스터로 구성하는 이유는 테스트 입력 데이터를 입력하는 경우 하나의 외부 핀(DQ_PIN)으로 테스트 입력(DIN_TEST)을 입력 받기 위함이다. 상기 제2 반도체 장치가 테스트를 위한 다수 개의 테스트 핀을 포함하는 것이 가능한 경우, 상기 입력 쉬프트레지스터 대신, 각각의 테스트 핀과 병렬로 연결된 레지스터로 구성하는 것도 가능하다.
상기 테스트 입력 데이터 저장 회로(230)의 각 출력인 테스트 입력 데이터(DI_TEST<i>)는 마이크로범프 테스트 신호(TEST_EN)가 온되는 경우에 입력 데이터 선택 회로(280)을 통하여 데이터 출력 회로(250)에 입력된다. 상기 데이터 출력 회로(250)가 정상적인 데이터 출력 동작을 하는 경우에는 상기 마이크로범프 테스트 신호(TEST_EN)가 오프가 되어 상기 입력 데이터 선택 회로(280)은 정상적인 출력 데이터(D_NORM)을 통과시켜 데이터 출력 회로(250)의 입력이 되도록 한다.
데이터 출력 회로(250)에 입력된 데이터는 풀업 드라이버(310)와 풀다운 드라이버(320) 내의 풀업 제어 소자(310b)와 풀다운 제어 소자(320b)에 입력되어 데이터 출력 회로(250)가 데이터를 출력하도록 한다.
상기 테스트 출력 데이터 저장 회로(240)은 마이크로범프 전기적 단락 테스트 시에 데이터 출력 회로(250)의 출력 값인 테스트 출력 데이터(DO_TEST<1>~ DO_TEST<m>)을 저장하는 회로이다. 상기 테스트 출력 데이터 저장 회로(240)는 다수의 레지스터를 포함한 출력 쉬프트레지스터로 구성된다. 예를 들어, 테스트를 수행하게 될 마이크로범프의 수가 m개인 경우 마이크로범프에 연결된 데이터 출력 회로의 개수도 m개이므로, 상기 테스트 출력 데이터 저장 회로(240)의 쉬프트레지스터도 m단의 레지스터를 포함하도록 구성될 수 있다. 출력 쉬프트레지스터 내의 각각의 레지스터의 입력은 해당 데이터 출력 회로의 출력이 되도록 연결된다. 예를 들어 상기 테스트 출력 데이터 저장 회로(240)가 포함한 쉬프트레지스터의 i번째 입력은 i번째 데이터 출력 회로의 출력이다. i는 1부터 m 까지의 자연수이다.
상기 테스트 출력 데이터 저장 회로(240)를 쉬프트레지스터로 구성하는 이유는 테스트 출력 데이터를 출력 시에 하나의 외부 핀(DQ_PIN)으로 테스트 출력 데이터를 출력하기 위함이다. 상기 제2 반도체 장치가 테스트를 위한 다수 개의 테스트 핀을 포함하는 것이 가능한 경우, 쉬프트레지스터 대신, 각각의 테스트 핀과 병렬로 연결된 레지스터로 구성하는 것도 가능하다.
상기 데이터 출력 회로(250)의 각 출력은 마이크로범프 테스트 신호(TEST_EN)가 온되는 경우에 출력 데이터 선택 회로(270)을 통하여 테스트 데이터 출력 저장 회로(240)에 입력된다. 상기 테스트 데이터 출력 저장 회로(240)가 정상적인 데이터 출력 동작을 하는 경우에는 상기 마이크로범프 테스트 신호(TEST_EN)가 오프가 되어 상기 출력 데이터 선택 회로(270)는 정상적인 출력 데이터을 통과시켜 데이터 핀(205)을 통하여 출력 되도록 한다.
도 4는 본 발명의 실시 예에 따른 풀업 출력 제어 회로(210)의 동작을설명하는 대략적인 블록 도면이다.
도 4를 참조하면, 풀업 출력 제어 회로는 정상 데이터 출력 동작 설정을 위한 데이터 풀업 제어 입력(PU_NORM)와 마이크로 범프 전기적 단락 테스트 시의 설정을 위한 테스트 풀업 제어 입력(PU_TEST)를 입력으로 받으며, 풀업 선택 회로(410)는 마이크로범프 전기적 단락 테스트 신호(TEST_EN)에 의하여 상기 두 풀업 제어 입력 중 하나를 선택하여 입력을 받아 들인다.
풀업 출력 제어 회로(210)가 풀업 드라이버(310)의 출력을 설정하는 동작의 각 순서는 다음과 같다. 마이크로범프 전기적 단락 테스트 신호(TEST_EN)가 제1 로직 레벨인 경우, 예를 들어 로직 레벨 “로우”인 경우, 풀업 제어 선택 회로(410)은 정상적인 동작을 위한 데이터 풀업 제어 입력(PU_NORM)을 통과시켜서, 상기 풀업 출력 제어 회로(210)의 풀업 쉬프트레지스터(420)에 입력한다. 상기 풀업 쉬프트레지스터(420)에 입력되어 저장된 신호들은 각각 풀업 드라이버(310)의 풀업 제어 소자(310a)에 로직 레벨 “하이”(“H”) 또는 “로우”(“L”)로 입력되어 풀업 드라이버(310)의 출력을 제어한다. 예를 들어, 상기 다수의 레지스터(420)에 각각 로직 레벨 “HHHH···HLLL”가 입력된 경우, 풀업 드라이버 출력 제어 신호(PU_CTRL<0:n>)는 로직 레벨 “HHHH···HLLL”를 발생하여 풀업 제어 소자(310a)에 공급한다. 따라서 도 4의 실시예에서, 풀업 제어 소자(310a) 중 상기 풀업 드라이버 출력 제어 신호가 로직 레벨 “H”가 공급된 (n-2)개의 풀업 제어 소자(310a-0 ~ 310a-n-3)는 오프 상태가 되며, 풀업 소자(310a) 중 상기 풀업 드라이버 출력 제어 신호가 로직 레벨 “L”가 공급된 3개의 풀업 소자(310a-n-2 ~ 310a-n)는 온 상태가 되어 데이터 출력 회로(250)의 풀업 동작의 전류 통로로 작동한다. 위의 예에서 상기 풀업 드라이버(310)의 출력을 증가하고자 하는 경우, 풀업 드라이버 출력 제어 회로의 각 레지스터(420)에 저장된 로직 레벨 “L”의 개수를 증가하여, 온되는 풀업 제어 소자(310a)의 개수를 증가시킨다. 반대로, 상기 풀업 드라이버(310)의 출력을 감소하고자 하는 경우, 풀업 드라이버 출력 제어 회로의 각 레지스터(420)에 로직 레벨 “H”의 개수를 증가하여, 오프되는 풀업 소자(310a)의 개수를 증가시킨다.
상기 풀업 출력 제어 회로(210)가 마이크로범프 단락 검출 테스트 동작을 위하여 상기 풀업 드라이버(310)을 설정하는 동작을 하는 경우, 마이크로범프 테스트 신호(TEST_EN)는 제2 로직 레벨인 경우, 예를 들어 로직 레벨 “하이”로 설정된다. 풀업 제어 선택 회로(410)는 마이크로범프 단락 검출 테스트 동작을 위한 테스트 풀업 제어 입력(PU_TEST)을 통과시켜서, 상기 풀업 출력 제어 회로(210)의 다수의 레지스터(420)에 입력한다. 상기 다수의 레지스터(420)에 입력되어 저장된 신호들은 각각 상기 풀업 드라이버(310)의 풀업 제어 소자(310a)에 로직 레벨 “하이”(“H”) 또는 “로우”(“L”)로 입력되어 상기 풀업 드라이버(310)의 출력을 제어한다. 예를 들어, 상기 다수의 레지스터(420)에 각각 로직 레벨 “HHHH···HHHL”가 입력된 경우, 상기 풀업 드라이버 출력 제어 신호(PU_CTRL<0:n>)는 로직 레벨 “HHHH···HHHL”를 발생하여 상기 풀업 제어 소자(310a)에 공급한다. 따라서 상기 풀업 소자(310a) 중 상기 풀업 드라이버 출력 제어 신호가 로직 레벨 “H”가 공급된 n개의 풀업 제어 소자(310a-0 ~ 310a-n-1)는 오프 상태가 되며, 풀업 소자(310a) 중 상기 풀업 드라이버 출력 제어 신호가 로직 레벨 “L”가 공급된 한 개의 풀업 제어 소자(310a-n)는 온 상태가 되어 데이터 출력 회로(250)의 풀업 동작의 전류 통로로 작동한다.
상기 예에서, 풀업 제어 소자(310a) 중 한 개만이 온 상태로 설정된 경우 풀업 드라이버(310)의 출력이 상대적으로 작게 되므로 “약한 온(Weak On)”으로 정의한다. 상기 예에서는, 한 개의 풀업 소자가 온 되는 경우를 약한 온으로 정의하였으나, 약한 온에서 온되는 풀업 소자의 개수는 다양하게 정의할 수 있다. 다른 예로써, 상기 풀업 제어 소자(310a) 중 약한 온에서 온되는 풀업 소자는 다른 풀업 소자와는 다르게 소자의 채널 렝쓰(Channel Length)를 크게하여 전류 통과 능력을 감소시킴으로써, 약한 온 상태에서의 풀업 드라이버의 출력을 더욱 더 감소 시킬 수 있다.
상기 풀업 제어 소자(310a) 전체가 온 상태로 설정된 경우 풀업 드라이버(310)의 출력이 상대적으로 크게 되므로 “강한 온(Strong On)”으로 정의한다. 상기 예에서는 모든 풀업 소자가 온 되는 경우를 강한 온으로 정의하였으나, 강한 온에서 온되는 풀업 소자의 개수는 다양하게 정의할 수 있다.
상기 풀업 소자(310a) 전체가 오프 상태로 설정된 경우 풀업 드라이버(310)의 출력이 없는 상태이므로 “오프(Off)”로 정의한다.
상기 풀업 제어 소자(310a)는 피모스(PMOS) 트랜지스터로 구성될 수 있다.
도 5는 본 발명의 실시 예에 따른 풀다운 출력 제어 회로를 예시하는 대략적인 블록 도면이다.
도 5를 참조하면, 풀다운 출력 제어 회로(220)도 풀업 출력 제어 회로(210)과 동일하게 정상적인 데이터 출력을 위한 풀다운 출력 제어 동작과, 마이크로범프 전기적 단락 테스트를 위한 풀다운 출력 제어 동작을 한다. 정상적인 데이터 출력을 위한 풀다운 출력 제어 동작을 하는 경우, 마이크로범프 테스트 신호(TEST_EN)가 제1 로직 레벨, 예를 들어 로직 레벨 “로우”로 설정한다. 풀다운 제어 선택 회로(510)은 정상적인 데이터 출력을 위한 풀다운 출력 제어 동작을 위한 데이터 풀다운 입력(PD_NORM)을 통과시켜서, 풀다운 출력 제어 회로(220)의 다수의 레지스터(520)에 입력한다. 풀다운 출력 제어 회로(220)의 다수의 레지스터(520)에 입력되어 저장된 신호들은 각각 풀다운 드라이버(320)의 풀다운 제어 소자(320a)에 로직 레벨 “하이”(“H”) 또는 “로우”(“L”)로 입력되어 풀다운 드라이버(320)의 출력을 제어한다. 예를 들어, 풀다운 출력 제어 회로(220)의 각 레지스터(520)에 각각 로직 레벨 “LLLL···LHHH”가 입력된 경우, 상기 풀다운 드라이버 출력 제어 신호(PD_CTRL<0:n>)는 로직 레벨 “LLLL···LHHH”를 발생하여 상기 풀다운 소자(320a)에 공급한다. 따라서 상기 풀다운 소자(320a) 중 상기 풀다운 드라이버 출력 제어 신호가 로직 레벨 “L”가 공급된 (n-2)개의 풀다운 제어 소자(320a-0 ~ 320a-n-3)는 오프 상태가 되며, 풀다운 제어 소자(320a) 중 상기 풀다운 드라이버 출력 제어 신호가 로직 레벨 “H”가 공급된 3개의 풀다운 제어 소자(320a-n-2 ~ 310a-n)는 온 상태가 되어 데이터 출력 회로(250)의 풀다운 동작의 전류 통로로 작동한다. 위의 예에서 상기 풀다운 드라이버(320)의 출력을 증가하고자 하는 경우, 상기 풀다운 쉬프트레지스터(520)의 각 레지스터에 저장된 값의 로직 레벨 “H”의 개수를 증가하여, 온되는 풀다운 제어 소자(320a)의 개수를 증가시킨다. 반대로, 상기 풀다운 드라이버(320)의 출력을 감소하고자 하는 경우, 풀다운 쉬프트레지스터(520)의 각 레지스터에 저장된 값의 로직 레벨 “L”의 개수를 증가하여, 오프되는 풀다운 제어 소자(320a)의 개수를 증가시킨다.
상기 풀다운 출력 제어 회로(220)가 마이크로범프 단락 검출 테스트 동작을 위하여 상기 풀다운 드라이버(320)을 설정하는 동작을 하는 경우, 마이크로범프 테스트 신호(TEST_EN)가 제2 로직 레벨, 예를 들어 로직 레벨 “하이(H)”로 설정한다. 풀다운 제어 선택 회로(510)은 마이크로범프 단락 검출 테스트 동작을 위한 테스트 풀다운 입력(PD_TEST)을 통과시켜서, 상기 풀다운 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)에 입력한다. 풀다운 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)에 입력되어 저장된 신호들은 각각 풀다운 드라이버(320)의 풀다운 제어 소자(320a)에 로직 레벨 “하이”(“H”) 또는 “로우”(“L”)로 입력되어 풀다운 드라이버(320)의 출력을 제어한다. 예를 들어, 풀다운 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)에 각각 로직 레벨 “LLLL···LLLH”가 입력된 경우, 풀다운 드라이버 출력 제어 신호(PD_CTRL<0:n>)는 로직 레벨 “LLLL···LLLH”를 발생하여 풀다운 제어 소자(320a)에 공급한다. 따라서 풀다운 제어 소자(320a) 중 상기 풀다운 드라이버 출력 제어 신호가 로직 레벨 “L”가 공급된 n개의 풀다운 소자(320a-0 ~ 320a-n-1)는 오프 상태가 되며, 풀다운 제어 소자(320a) 중 상기 풀다운 드라이버 출력 제어 신호가 로직 레벨 “H”가 공급된 한 개의 풀다운 소자(320a-n)는 온 상태가 되어 데이터 출력 회로(250)의 풀다운 동작의 전류 통로로 작동한다.
상기 풀다운 제어 소자(320a) 중 한 개만의 온 상태로 설정된 경우 풀다운 드라이버(320)의 출력이 상대적으로 작게 되므로 “약한 온”으로 정의한다. 상기 예에서는 한 개의 풀다운 소자가 온 되는 경우를 약한 온으로 정의하였으나, 약한 온에서 온되는 풀다운 제어 소자의 개수는 다양하게 정의할 수 있다. 또다른 예로써, 상기 풀다운 제어 소자(320a) 중 약한 온에서 온되는 풀다운 제어 소자는 다른 풀다운 소자와는 다르게 소자의 채널 렝쓰(Channel Length)를 크게하여 전류 통과 능력을 감소시킴으로써, 약한 온 상태에서의 풀다운 드라이버의 출력을 더욱 감소 시킬 수 있다.
풀다운 소자(320a) 전체가 온 상태로 설정된 경우 풀다운 드라이버(320)의 출력이 상대적으로 크게 되므로 “강한 온”으로 정의한다. 상기 예에서는 모든 풀다운 제어 소자(320a)가 온 되는 경우를 “강한 온”으로 정의하였으나, 강한 온에서 온되는 풀다운 제어 소자(320a)의 개수는 다양하게 정의할 수 있다.
풀다운 소자(320a) 전체가 오프 상태로 설정된 경우 풀다운 드라이버(320)의 출력이 없는 상태이므로 “오프”로 정의한다.
상기 풀다운 제어 소자(320a)는 엔모스(NMOS) 트랜지스터로 구성될 수 있다.
도 6은 본 발명의 실시 예에 따른 테스트 입력 저장 회로의 대략적인 블록 도면이다.
도 6을 참조하면, 테스트 입력 저장 회로(230)는 m단의 입력 쉬프트레지스터(610)로 구현될 수 있다. 테스트 입력(DIN_TEST)을 순차적으로 입력 받아들여서, 클락 신호(CLK)의 상승 천이 또는 하락 천이 시마다 입력 쉬프트레지스터(610)의 입력과 각 레지스터(610-1~610-m)저장값들을 다음 단으로 전송한다. m은 테스트가 진행될 마이크로범프의 개수며, 쉬프트레지스터 내의 각각의 레지스터들은 해당 마이크로범프를 테스트할 값을 저장하게 된다. 쉬프트레지스터 내의 각각의 레지스터들(610-1~610m)의 출력은 테스트할 마이크로범프와 연결된 데이터 출력 회로(250)의 테스트 데이터 입력(DI_TEST<1:m>)이 되도록 한다. m개의 테스트 입력 데이터(DI_TEST<1:m>)가 모두 저장 완료되는 경우 상기 제 2반도체 장치(120)에 대한 마이크로범프 단락 검출 테스트의 준비가 완료된 상태가 되며 마이크로범프 단락 검출 테스트 신호(TEST_EN)를 제 2의 로직 레벨로 천이하여 각 데이터 출력 회로(250)에 해당하는 테스트 데이터 입력(DI_TEST<i>)이 전달된다.
상기 발명의 예에서, 테스트 입력 저장 회로(230)를 쉬프트레지스터(610) 형태로 구성함으로써, 테스트를 수행하게 될 반도체 장치는 테스트 입력(DIN_TEST)을 위하여 하나의 핀만을 필요로 하게 되는 장점이 있다.
테스트를 수행하게 될 반도체 장치의 핀 수에 제약을 받지 않는 경우, 레지스터를 직렬로 연결하여 테스트 테이터를 입력하는 방식 대신에, 병렬 방식의 입력과 레지스터 구성도 가능하다.
도 7은 본 발명의 실시 예에 따른 테스트 출력 저장 회로(240)의 대략적인 블록 도면이다.
도 7을 참조하면, 테스트 출력 저장 회로(240)는 m단의 쉬프트레지스터 형태로 구현되어 m개의 데이터 출력 드라이버(250) 각각에서 출력된 테스트 출력 데이터(DO_TEST<1>~DO_TEST<m>)를 받아들여서 출력 쉬프트레지스터(710) 내의 해당 레지스터에 저장한다. 저장된 쉬프트레지스터 정보(DO_TEST<1>~DO_TEST<m>)는 클락 신호(CLK)의 상승 천이 시마다 테스트 출력(DOUT_TEST)을 순차적으로 출력하면서, 출력 쉬프트레지스터(710)에 저장된 정보를 다음 단으로 전송한다. m은 테스트가 진행될 마이크로범프의 개수며, 출력 쉬프트레지스터(710) 내의 각각의 레지스터(710-1~710-m)들은 해당 마이크로범프에 대응하는 테스트 값을 저장하게 된다. 출력 쉬프트레지스터 내의 각각의 레지스터들(710-1~710-m)의 입력은 테스트할 마이크로범프와 연결된 데이터 출력 회로(250)의 테스트 출력 데이터(DO_TEST<1>~DO_TEST<m>)이 연결되도록 구성한다. m개의 테스트 출력 데이터(DO_TEST<1:m>)는 순차적으로 데이터 입출력 핀(205)으로 출력되며, 출력된 정보인 테스트 출력(DOUT_TEST)은 최종적으로 테스트 입력 정보(DIN_TEST)와 비교하여 마이크로범프에 전기적 단락이 있는지와, 단락이 있는 경우 해당 마이크로범프 위치 확인이 가능하다.
상기 발명의 예에서, 테스트 출력 저장 회로(250)를 쉬프트레지스터 형태로 구성함으로써, 테스트를 수행하게 될 반도체 장치는 테스트 데이터 출력(DOUT_TEST) 을 위하여 하나의 핀만을 필요로 하게 되는 장점이 있다.
테스트를 수행하게 될 반도체 장치의 핀 수에 제약을 받지 않는 경우, 레지스터를 병렬로 연결하여 테스트 출력 데이터를 순차적으로 출력하는 방식 대신에, 병렬 방식의 출력을 위한 레지스터 구성도 가능하다.
상기 예에서, 테스트 입력(DIN_TEST)이 입력되는 데이터 입출력 핀과 테스트 출력(DOUT_TEST)이 출력되는 데이터 입출력 핀은 동일한 핀일 수 있다. 따라서 본 발명의 예 구현을 위하여 사용되는 데이터 입출력 핀(250)의 수는 한 개 일 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 칩 마이크로범프의 전기적 단락 검출 회로의 동작에 있어서, 마이크로범프와 접지 전압과의 전기적 단락을 검출하는 동작을 설명하는 도면이다.
도 8을 참조하면, 마이크로범프와 접지 전압과의 전기적 단락 검출을 위하여 각각의 마이크로범프와 연결된 데이터 출력 회로(250)의 풀업 드라이버(310)를 약한 온으로, 풀다운 드라이버(320)을 오프로 설정한다. 각 마이크로범프와 접지 전압과의 전기적 단락이 없는 경우, 데이터 출력 회로(250)와 연결된 각각의 마이크로범프는 로직 “하이” (“H”) 값을 가지게 된다. 마이크로범프 중 접지 전압과의 전기적 단락이 있는 경우, 해당 마이크로범프는 로직 “로우”(“L”) 값을 가지게 된다.
도 8a는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 상기 풀업 드라이버(310)의 출력을 약한 온으로 하기 위한 풀업 드라이버 출력 제어 회로(210)의 동작을 예시하고 있다.
간략하고 명확한 설명을 위하여, 도 8(a)는 상기 풀업 드라이버 출력 제어 회로(210)의 풀업 쉬프트레지스터(420)의 각각의 레지스터(420-0~420-n)를 사각형으로 표시하였으며, 상기 사각형 내에 표기된 값은 각각의 레지스터(420-0~420-n)가 저장하고 있는 로직 값을 표기한 것이다. 본 발명 예에서, 상기 풀업 드라이버의 출력을 약한 온으로 하기 위한 동작으로, 외부에서 마이크로범프 단락 검출 테스트를 위한 신호(TEST_EN)을 동작 모드로 설정하고, 외부에서 공급되는 테스트 풀업 제어 입력(PU_TEST)이 풀업 드라이버 출력 제어 회로(210)의 풀업 쉬프트레지스터(420)에 저장되도록 한다. 본 발명 예에서, 테스트 풀업 제어 입력(PU_TEST)은 로직 정보 “HHHH ··· HHHL”가 순차적으로 입력되며 각각의 정보가 풀업 쉬프트레지스터(420)에 저장된다. 최종적으로 풀업 드라이버 출력 제어 회로(210)에서 생성되는 풀업 드라이버 출력 제어 신호(PU_CTRL<0:n>)는 “HHHH ··· HHHL”의 값을 가지며, 동일한 값이 각각의 풀업 드라이버(310)의 풀업 제어 소자(310a)에 전달된다. 본 발명의 예에서, 풀업 소자에 로직 “H”가 공급되는 경우 풀업 소자는 오프되고, “L”가 공급되는 경우 풀업 소자가 온 상태가 되므로 상기 풀업 소자(310a) 중에 “L”가 공급되는 하나의 소자(310a-n)만 온 상태이고 나머지 풀업 소자(310a-0~310a-n-1)는 모두 오프 상태가 되어 상기 풀업 드라이버(310)의 출력은 약한 온 상태로 설정된다.
도 8b는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 상기 풀다운 드라이버(320)의 출력을 오프 상태로 하기 위한 풀다운 드라이버 출력 제어 회로(220)의 동작을 예시하고 있다. 간략하고 명확한 설명을 위하여, 도 8b는 상기 풀다운 드라이버 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)의 각각의 레지스터(520-0~520-n)를 사각형으로 표시하였으며, 상기 사각형 내에 각각의 레지스터(520-0~520-n)가 저장하고 있는 로직 값을 표기하였다. 본 발명 예에서, 상기 풀다운 드라이버(320)의 출력을 오프 상태로 하기 위한 동작을 위하여, 외부에서 마이크로범프 단락 검출 테스트를 위한 신호(TEST_EN)을 동작 모드로 설정하고, 외부에서 공급되는 풀다운 테스트 입력(PD_TEST)을 상기 풀다운 드라이버 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)에 저장되도록 한다. 본 발명 예에서, 상기 테스트 풀다운 제어 신호(PD_TEST)는 로직 정보 “LLLL ··· LLLL”가 순차적으로 입력되며 각각의 정보가 풀다운 쉬프트레지스터(520)에 저장된다. 최종적으로 풀다운 드라이버 출력 제어 회로인 풀다운 드라이버 출력 제어 신호(PD_CTRL<0:n>)는 “LLLL ··· LLLL”의 값을 가지며, 동일한 값을 각각의 상기 풀다운 드라이버(320)의 풀다운 제어 제어 소자(320a)에 전달된다. 본 발명의 예에서, 풀다운 제어 소자에 “H”가 공급되는 경우 풀다운 제어 소자는 온되고, “L”가 공급되는 경우 풀다운 제어 소자가 오프 상태가 된다. 상기 예에서, 풀다운 제어 소자(320a) 모두에 “L”가 공급되고 있으므로 상기 풀다운 소자(320a)는 모두 오프 상태가 되어 상기 풀다운 드라이버(310)의 출력은 오프 상태로 설정된다.
도 8c는 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 테스트 입력(DIN_TEST)을 테스트 입력 데이터 저장 회로(230)에 저장하는 동작을 예시하고 있다. 마이크로범프와 접지 전압과의 전기적 단락 검출을 위한 테스트 입력(DIN_TEST)은 모두 로직 “L”이어야 한다. 따라서 테스트 입력은(DIN_TEST)는 로직 “LLLL ··· LLLL”가 순차적으로 입력된다.
간략하고 명확한 설명을 위하여, 도 8c는 테스트 입력 데이터 저장 회로(230)의 입력 쉬프트레지스터(610)의 각각의 레지스터(610-1~610-m)를 사각형으로 표시하였으며, 상기 사각형 내에 각각의 레지스터(610-1~610-m)가 저장하고 있는 로직 값을 표기하였다. 본 발명 예에서, 테스트 입력(DIN_TEST)은 로직 “LLLL ··· LLLL”가 순차적으로 입력되므로, 상기 테스트 입력 데이터 저장 회로(230)는 테스트 입력 데이터(DI_TEST<1:m>) “LLLL ··· LLLL”를 저장하게 된다. 외부에서 마이크로범프 단락 검출 테스트를 위한 신호(TEST_EN)을 동작 모드로 설정하면, 상기 테스트 입력 데이터(DI_TEST<1:m>) “LLLL ··· LLLL”를 데이터 출력 회로(250)의 데이터 풀업 드라이버 소자(310b)와 풀다운 드라이버 소자(320b)의 입력으로 공급한다. 풀다운 제어 소자(320a)가 모두 오프 상태이므로 풀다운 전류 통로는 없으며, 풀업 제어 소자(310a) 중 온 상태인 n번째 소자(310a-n)와 직렬로 연결된 풀업 드라이버 소자(310b) 중 n번째 소자(310b-n)가 온 되어 데이터 출력회로(250)의 출력을 로직 “H”로 드라이브한다. 따라서, 각각의 데이터 출력 회로(250)의 출력(DOUT<0>~DOUT<m>) 값은 “H”가 되며, 테스트 데이터 출력 저장 회로(240)에는 위상이 반전된 신호로 테스트 출력 데이터(DO_TEST<0>~DO_TEST<m>)가 로직 “L”의 값으로 저장된다. 즉, 마이크로범프의 단락이 없는 경우에 테스트 데이터 출력 저장 회로(240)에는 로직 정보 “LLLL ··· LLLL”가 저장된다.
테스트 데이터 출력 저장 회로(240)에 저장된 값(DO_TEST<0>~DO_TEST<m>)은 이후 데이터 입출력 핀(205)을 통하여 테스트 출력(DOUT_TEST) 순차적으로 외부로 출력되며, 테스트 장치는 테스트 입력 데이터(DIN_TEST)와 테스트 출력 데이터(DOUT_TEST)의 각 값을 비교하여 마이크로범프와 접지 전압 간에 전기적 단락이 있는 지를 검출한다. 도 8c 예시에서와 같이, 테스트 입력 데이터(DIN_TEST)와 테스트 출력 데이터(DOUT_TEST)가 모두 “LLLL ··· LLLL”로써 동일한 값을 가지는 경우, 마이크로범프와 접지 전압 간의 전기적 단락은 없음을 판단한다.
도 8d는 마이크로범프와 접지 전압 간의 전기적 단락이 있는 경우를 설명하는 도면이다.
도 8d의 예에서, 마이크로범프 중의 하나인 m-2번째 마이크로범프가 접지 전압과 단락이 있는 경우에, m-2번째 마이크로범프는 접지 전압 레벨을 가지게 된다. 따라서 m-2번째 마이크로범프와 연결된 데이터 출력 회로(250)의 출력 값(DOUT<i>)이 약한 온으로 데이터 입출력 핀(205)을 로직 “H”로 드라이브 하고 있지만 드라이브하는 출력이 크지 않으므로, 마이크로범프가 접지 전압과 전기적 단락을 형성하고 있는 경우, 전기적 단락에 의하여 마이크로범프의 로직 레벨이 결정될 수 있다. 따라서 m-2번째 마이크로범프에 연결된 상기 데이터 입출력 핀(205)은 로직 “L” 값을 가지며 되며, 결과적으로 테스트 데이터 출력 저장 회로에 입력되는 테스트 데이터 출력 저장 신호(DO_TEST<m-2>)가 로직 “H”가 되어 테스트 출력 저장 회로(240) 내의 출력 쉬프트레지스터(710) 의 m-2번째 레지스터(710-m-2)에 로직 “H”가 저장된다. 이후 테스트 출력 저장 회로(240)의 저장된 값을 테스트 출력(DOUT_TEST)으로 출력하는 경우 테스트 출력 데이터는 m-2번째에 로직 “H”를 출력하게 되므로 “LLLL ··· LHLL” 형태의 데이터를 출력하게 된다. 이는 테스터에서 테스트 입력 데이터(DIN_TEST) 값인 “LLLL ··· LLLL”와 비교 시에 m-2번째 값에 차이가 검출 되므로 i번째 마이크로범프가 접지 전압과 단락이 있음을 결정한다.
상기 예시는 마이크로범프 중 하나가 접지 전압과 전기적 단락이 있는 경우에 대하여 설명하고 있으나, 여러 개의 마이크로범프가 접지 전압과 전기적 단락이 있는 경우에도 동일한 방식으로 검출할 수 있음은 본 기술 분야에 일반적인 지식을 가지고 있는 사람에게는 자명하다.
도 9는 본 발명의 실시 예에 따른 반도체 칩 마이크로범프 단락 검출 회로의 동작에 있어서, 마이크로범프와 전원 전압(VDD)와의 전기적 단락이 발생한 경우를 검출 동작을 설명하는 도면이다.
도 9을 참조하면, 마이크로범프와 전원 전압(VDD)과의 전기적 단락 검출을 위하여 각각의 마이크로범프와 연결된 데이터 출력 회로(250)의 풀다운 드라이버(310)를 약한 온으로, 풀업 드라이버(320)을 오프로 설정한다. 마이크로범프와 전원 전압(VDD)과의 전기적 단락이 없는 경우, 데이터 출력 회로(250)와 연결된 각각의 마이크로범프는 로직 “로우” (“L”) 값을 가지게 된다. 마이크로범프 중 전원 전압(VDD)과의 전기적 단락이 있는 경우, 해당 마이크로범프는 로직 “하이”(“H”) 값을 가지게 된다.
도 9a는 마이크로범프와 전원 전압(VDD)과의 전기적 단락 검출을 위한 상기 풀업 드라이버(310)의 출력을 오프로 하기 위한 풀업 드라이버 출력 제어 회로(210)의 동작을 예시하고 있다. 간략하고 명확한 설명을 위하여, 도 9a는 상기 풀업 드라이버 출력 제어 회로(210)의 풀업 쉬프트레지스터(420)의 각각의 레지스터(420<0>~420<n>)를 사각형으로 표시하였으며, 상기 사각형 내에 표기된 값은 각각의 레지스터가 저장하고 있는 로직 값을 표기한 것이다. 본 발명 예에서, 상기 테스트 풀업 제어 입력(PU_TEST)는 로직 정보 “HHHH ··· HHHH”가 순차적으로 입력되며 각각의 정보가 풀업 쉬프트레지스터(420)에 저장된다. 최종적으로 풀업 드라이버 출력 제어 회로인 풀업 드라이버 출력 제어 신호(PU_CTRL<0:n>)는 “HHHH ··· HHHH”의 값을 가지며, 동일한 값을 각각의 상기 풀업 드라이버(310)의 풀업 제어 소자(310a)에 전달한다. 본 발명의 예에서, 상기 풀업 소자(310a) 모두가 오프 상태가 되어 상기 풀업 드라이버(310)의 출력은 오프 상태로 설정된다.
도 9b는 마이크로범프와 전원 전압(VDD)과의 전기적 단락 검출을 위한 상기 풀다운 드라이버(320)의 출력을 약한 온 상태로 하기 위한 풀다운 드라이버 출력 제어 회로(220)의 동작을 예시하고 있다. 간략하고 명확한 설명을 위하여, 도 8(b)는 상기 풀다운 드라이버 출력 제어 회로(220)의 풀다운 쉬프트레지스터(520)의 각각의 레지스터(520<0>~520<n>)를 사각형으로 표시하였으며, 상기 사각형 내에 각각의 레지스터가 저장하고 있는 로직 값을 표기하였다. 본 발명 예에서, 상기 풀다운 드라이버(320)의 출력을 약한 온 상태로 하기 위한 동작을 위하여, 상기 테스트 풀다운 제어 입력(PD_TEST)은 로직 정보 “LLLL ··· LLLH”가 순차적으로 입력되며 각각의 정보가 풀다운 쉬프트레지스터(520)에 저장된다. 최종적으로 풀다운 드라이버 출력 제어 회로인 풀다운 드라이버 출력 제어 신호(PD_CTRL<0:n>)는 “LLLL ··· LLLH”의 값을 가지며, 동일한 값을 각각의 상기 풀다운 드라이버(320)의 풀다운 제어 소자(320a)에 전달한다. 본 발명의 예에서, 풀다운 제어 소자(320a) 중 하나의 풀다운 제어 소자(320a-n)에 대해서만 “H”가 공급되고 나머지 풀다운 소장에 대해서는 “L”가 공급되므로, 상기 풀다운 제어 소자(320a)중 하나의 소자(320-n)만이 온 상태가 되어 상기 풀다운 드라이버(310)의 출력은 약한 온 상태로 설정된다.
도 9c는 마이크로범프와 전원 전압(VDD)과의 전기적 단락 검출을 위한 테스트 입력(DIN_TEST)을 테스트 입력 데이터 저장 회로(230)에 저장하는 동작을 예시하고 있다. 마이크로범프와 전원 전압(VDD)과의 전기적 단락 검출을 위한 테스트 입력(DIN_TEST)은 모두 로직 레벨 “H”이어야 한다. 따라서 테스트 입력 (DIN_TEST)은 로직 레벨 “HHHH ··· HHHH”가 순차적으로 입력된다.
본 발명 예에서, 테스트 입력(DIN_TEST)으로 로직 “HHHH ··· HHHH”가 순차적으로 입력되므로, 상기 테스트 입력 데이터 저장 회로(230)는 테스트 입력 데이터(DI_TEST<1>~DI_TEST<m>)로 로직 정보 “HHHH ··· HHHH”를 저장하게 되고, 상기 테스트 입력 데이터(DI_TEST<1>~DI_TEST<m>) “HHHH ··· HHHH”를 데이터 출력 회로(250)의 데이터 풀업 드라이버 소자(310b)와 풀다운 드라이버 소자(320b)의 입력으로 공급한다. 풀업 제어 소자(310a)가 모두 오프 상태이므로 풀업 전류 통로는 없으며, 풀다운 제어 소자(320a) 중 온 상태인 n번째 소자와 직렬로 연결된 풀다운 드라이버 소자(310b) 중 n번째 소자(310b-n)가 온 되어 데이터 출력회로(250)의 출력을 “L”로 드라이브한다. 따라서, 각각의 데이터 출력 회로(250)의 출력(DOUT<n>) 값은 “L”가 되며, 테스트 데이터 출력 저장 회로(240)에는 위상이 반전된 신호(DO_TEST<n>)인 “H”가 저장된다. 즉 마이크로범프의 전기적 단락이 없는 경우에 테스트 데이터 출력 저장 회로(240)에는 로직 정보 “HHHH ··· HHHH”가 저장된다.
테스트 데이터 출력 저장 회로(240)에 저장된 테스트 출력 데이터 (DO_TEST<0>~DO_TEST<m>)는 이후 데이터 입출력 핀(205)을 통하여 테스트 출력(DOUT_TEST)을 순차적으로 외부로 출력되며, 테스트 장치는 테스트 입력 (DIN_TEST)와 테스트 출력(DOUT_TEST)의 각 값을 비교하여 마이크로범프와 전원 전압(VDD)간에 전기적 단락이 있는 지를 판단한다. 상기 예시에서와 같이, 테스트 입력 데이터(DIN_TEST)와 테스트 출력 데이터(DOUT_TEST)가 모두 “HHHH ··· HHHH”로써 동일한 값을 가지는 경우, 마이크로범프와 전원 전압(VDD) 간의 전기적 단락은 없음을 판단한다.
도 9d는 마이크로범프와 전원 전압(VDD) 간의 전기적 단락이 있는 경우를 설명하는 도면이다.
마이크로범프 중의 하나인 m-2번째 마이크로범프가 전원 전압(VDD)과 단락이 있는 경우에, m-2번째 마이크로범프는 전원 전압(VDD)의 로직 레벨을 가지게 된다. 따라서 m-2번째 마이크로범프와 연결된 데이터 출력 회로(250)의 출력 값(DOUT<m-2>)이 약한 온으로 데이터 입출력 핀(205)을 로직 레벨 “L”로 드라이브 하지만, 드라이브하는 출력이 크지 않으므로, 마이크로범프의 전원 전압(VDD) 레벨을 바꾸지 못할 수 있다. 따라서 m-2번째 마이크로범프에 연결된 상기 데이터 입출력 핀(205)은 로직 “H” 값을 가지며 되며, 결과적으로 테스트 데이터 출력 저장 회로에 입력되는 테스트 데이터 출력 저장 신호(DO_TEST<m-2>)가 로직 “L”가 되어 테스트 출력 저장 회로(240) 내의 출력 쉬프트레지스터(710) 의 i번째 레지스터(710-m-2)에 로직 “L”가 저장된다. 이후 테스트 출력 저장 회로(240)의 저장된 값을 테스트 출력(DOUT_TEST)으로 출력하는 경우, 테스트 출력(DOUT_TEST)는 m-2번째에 로직 “L”를 출력하게 되므로 “HHHH ··· HLHH” 의 로직 데이터를 출력하게 된다. 이는 테스터에서 테스트 입력(DIN_TEST) 값인 “HHHH ··· HHHH”와 비교 시에 m-2번째 값에 차이가 검출 되므로 m-2번째 마이크로범프가 전원 전압(VDD)과 단락이 있음을 결정한다.
상기 예시는 마이크로범프 중 하나가 전원 전압(VDD)과 전기적 단락이 있는 경우에 대하여 설명하고 있으나, 여러 개의 마이크로범프가 전원 전압(VDD)과 전기적 단락이 있는 경우에도 동일한 방식으로 검출할 수 있음은 본 기술 분야에 일반적인 지식을 가지고 있는 사람에게는 자명하다.
도 10은 본 발명의 실시 예에 따른 반도체 칩 마이크로범프의 전기적 단락 검출 회로의 동작에 있어서, 마이크로범프 중 하나가 이웃하는 마이크로범프와의 단락이 발생한 경우를 검출하는 동작을 설명하는 도면이다.
본 발명의 실시 예에서는, 전기적 단락을 검출하려고 하는 마이크로범프를 빅팀(Victim)으로 정의하고 빅팀(Victim)에 전기적 단락을 유발하는 이웃하는 마이크로범프를 어그레서(Aggressor)라고 정의한다.
본 발명의 실시 예에서, 빅팀(Victim)에 연결된 데이터 출력 회로(250)의 출력을 약하게 하여 로직 레벨 “로우” (“L”)로 드라이브 하며, 어그레서(Aggressor)에 연결된 데이터 출력 회로(250)의 출력을 강하게 하여 로직 레벨 “하이”(“H”)로 드라이브하도록 구성한다. 빅팀과 어그레서 사이에 전기적 단락이 없는 경우 빅팀에 입력된 테스트 입력(DIN_TEST)와 데이터 출력 회로를 통과하여 최종적으로 출력되는 테스트 출력(DOUT_TEST)은 동일한 값을 가지게 된다. 반대로, 빅팀과 어그레서 사이에 전기적 단락이 있는 경우 빅팀에 입력된 테스트 입력(DIN_TEST)과 데이터 출력 회로를 통과한 테스트 출력(DOUT_TEST)은 전기적 단락이 발생한 빅팀의 위치에서 서로 다른 값을 가지게 된다. 예를 들어 i번째에 위치한 빅팀이 j번째 위치한 어그레서와 전기적 단락이 발생하는 경우 i번째 테스트 입력(DIN_TEST)과 i번째 테스트 출력(DOUT_TEST)은 서로 다른 값을 가지게 된다.
빅팀과 어그레서를 서로 바꾸어서 테스트를 진행하면 모든 마이크로범프에 대하여 이웃하는 마이크로범프와의 전기적 단락 여부를 확인할 수 있다.
도 10a는 빅팀과 어그레서의 배열을 예시한다. 빅팀과 어그레서를 서로 이웃하도록 배열하며, 빅팀(Victim)에 연결된 데이터 출력 회로(250)의 출력을 약하게 하여 로직 레벨 “로우” (“L”)로 드라이브 하며, 어그레서(Aggressor)에 연결된 데이터 출력 회로(250)의 출력을 강하게 하여 로직 레벨 “하이”(“H”)로 드라이브함을 설명하고 있다.
도면이 이해 향상을 위하여, 데이터 출력 회로(250)가 약한 출력으로 드라이브하는 빅팀은 회색으로 드라이브하는 데이터 값을 표기하였으며, 데이터 출력 회로(250)가 강한 출력으로 드라이브하는 어그레서는 실선으로 드라이브하는 데이터 값을 표기하였다.
본 발명의 실시 예는, 빅팀과 어그레서의 위치를 이웃하는 열들로 예시하고있으나, 빅팀과 어그레서의 배열을 다른 형태로 변경함으로써 다양한 형태로 이웃하는 마이크로범프와의 전기적 단락 확인이 가능하다.
도 10b를 참조하면, 마이크로범프와 이웃하는 마이크로범프와의 전기적 단락 검출을 위하여 빅팀(Victim)과 연결된 데이터 출력 회로(250)의 상기 풀업 드라이버(310)의 출력을 약한 온으로 하기 위한 풀업 드라이버 출력 제어 회로(210)의 동작을 예시하고 있다.
본 발명 예에서, 테스트 풀업 제어 입력(PU_TEST)은 로직 정보 “HHHH ··· HHHL”가 순차적으로 입력되어, 풀업 제어 소자(310a) 중에 “L”가 공급되는 하나의 소자(310a-n)만 온 상태이고 나머지 풀업 제어 소자(310a-0~310a-n-1)는 모두 오프 상태가 되어 상기 풀업 드라이버(310)의 출력은 약한 온 상태로 설정된다.
도 10c는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위한 빅팀(Victim)과 연결된 데이터 출력 회로(250)의 풀다운 드라이버(320)의 출력을 오프 상태로 하기 위한 풀다운 드라이버 출력 제어 회로(220)의 동작을 예시하고 있다. 본 발명 예에서, 상기 풀다운 드라이버(320)의 출력을 오프 상태로 하기 위하여, 테스트 풀다운 제어 입력(PD_TEST)로 로직 정보 “LLLL ··· LLLL”가 순차적으로 입력되며 각각의 로직 정보가 풀다운 쉬프트레지스터(520)에 저장된다. 최종적으로 풀다운 제어 소자(320a) 전부에 “L”가 공급되고 있으므로 풀다운 제어 소자(320a)는 모두 오프 상태가 되어 풀다운 드라이버(310)의 출력은 오프 상태로 설정된다.
도 10d는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위하여 어그레서(Aggressor)와 연결된 데이터 출력 회로(250)의 상기 풀업 드라이버(310)의 출력을 오프로 하기 위한 풀업 드라이버 출력 제어 회로(210)의 동작을 예시하고 있다.
본 발명 예에서, 상기 테스트 풀업 제어 입력(PU_TEST)은 로직 정보 “HHHH ··· HHHH”이며, 각각의 정보가 풀업 쉬프트레지스터(420)에 저장된다. 최종적으로 풀업 제어 소자(310a)에 “H”가 공급되어 풀업 소자는 오프가 되므로 상기 풀업 드라이버(310)의 출력은 오프 상태로 설정된다.
도 10e는 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위하여 어그레서(Aggressor)와 연결된 데이터 출력 회로(250)의 풀다운 드라이버(320)의 출력을 강한 온 상태로 하기 위한 풀다운 드라이버 출력 제어 회로(220)의 동작을 예시하고 있다. 본 발명 예에서, 상기 테스트 풀다운 제어 입력(PD_TEST)은 로직 정보 “HHHH ··· HHHH”이며, 각각의 정보가 풀다운 쉬프트레지스터(520)에 저장된다. 최종적으로 풀다운 드라이버(320)의 풀다운 제어 소자(320a) 전체가 온 상태가 되므로 상기 풀다운 드라이버(310)의 출력은 강한 온 상태로 설정된다.
도 10f는 본 발명의 실시 예에서의, 마이크로범프와 이웃하는 마이크로범프의 전기적 단락 검출을 위한 테스트 입력 저장 동작을 예시한 도면이다.
도 10f을 참조하면, 테스트 입력 저장 회로(230)는 마이크로범프와 이웃하는 마이크로범프와의 전기적 단락 검출을 위한 테스트 입력(DIN_TEST)을 테스트 입력 데이터 저장 회로(230)에 저장한다. 전기적 단락 검출 테스트가 진행되는 마이크로범프인 빅팀(Victim)과 상기 빅팀과의 전기적 단락 발생을 유발하는 이웃하는 마이크로범프를 어그레서(Aggressor)에 서로 다른 테스트 입력 (DIN_TEST)이 공급된다. 예를 들어, 4행과 m/4 열로 배열되어 있는 마이크로범프 어레이 구조에서, 빅팀과 어그레서를 각 열 별로 교대로 설정하고, 각 열별로 순차적으로 테스트 입력(DIN_TEST)이 입력되고, 또한 테스트 출력(DOUT_TEST)가 출력되는 경우에, 빅팀은 로직 레벨 “하이”(“H”)가 약하게 드라이브되고, 어그레서는 로직 레벨 “로우”(“L”)가 강하게 드라이브 될 수 있다. 상기 예에 따르면, 테스트 입력 (DIN_TEST)은 로직 레벨 “LLLLHHHH ··· LLLLHHHH”가 순차적으로 입력된다.
테스트 입력 데이터 저장 회로(230)는 테스트 입력 데이터(DI_TEST) “LLLLHHHH ··· LLLLHHHH”를 입력 쉬프트레지스터에 저장하고, 테스트 입력 데이터(DI_TEST) “LLLLHHHH ··· LLLLHHHH”를 데이터 출력 회로(250)의 데이터 풀업 드라이버 소자(310b)와 풀다운 드라이버 소자(320b)의 입력으로 공급한다. 빅팀의 풀다운 제어 소자(320a)가 모두 오프 상태이고, 풀업 제어 소자(310a) 중 n번째 소자(310a-n)만이 온 상태이므로, 데이터 출력회로(250)는 테스트 입력 데이터의 로직 레벨 “H”를 약하게 드라이브한다. 어그레서의 풀다운 제어 소자(320a)가 모두 온 상태이므로, 데이터 출력 회로(250)는 테스트 입력 데이터인 로직 레벨 “L”를 강하게 드라이브 한다.
빅팀과 어그레서 간의 전기적 단락이 없는 경우에 테스트 데이터 출력 저장 회로(240)에는 테스트 입력(DIN_TEST)과 동일한 로직 레벨 값 ““LLLLHHHH ··· LLLLHHHH””이 테스트 출력 데이터 저장 회로(240)에 저장되고, 이후 테스트 출력(DOUT_TEST)으로 순차적으로 출력된다.
테스트 장치는 테스트 입력(DIN_TEST)와 테스트 출력(DOUT_TEST)이 동일한 값을 가지므로, 빅팀과 어그레서 간의 전기적 단락이 없음을 판단한다.
도 10g는 본 발명의 실시 예에서의, 마이크로범프와 이웃하는 마이크로범프의 전기적 단락이 있는 경우의 테스트 데이터 출력 저장 회로(240)에 저장되는 데이터를 예시한 도면이다
상기 실시 예에서, 테스트 입력(DIN_TEST)이 로직 레벨 “LLLLHHHH ··· LLLLHHHH”로 입력되었으나, 테스트 출력(DOUT_TEST)은 로직 레벨 “LLHLHHHH ··· LLLLHHHH”을 출력되었으므로, 1열 3행에 위치하는 빅팀에서 전기적 단락이 검출되었음을 결정한다. 상기 1열 3행에 위치하는 빅팀은 데이터 출력 회로(250)가 로직 레벨 “H”를 약하게 드라이브하고 있지만, 로직 레벨 “L”를 강하게 드라이브하고 있는 어그레서와 전기적 단락이 있는 경우, 빅팀의 로직 레벨은 “L”가 되며 테스트 데이터 출력 저장 회로(240)에 반전된 로직 레벨 “H”가 저장된다.
도 10의 실시 예는 빅팀을 로직 레벨 “H”로 약하게 드라이브하고, 어그레서를 로직 레벨 “L”로 강하게 드라이브하여 전기적 단락 검출 동작을 예시하고 있으나, 본 발명의 전기적 단락 검출 동작은 빅팀을 로직 레벨 “L”로 약하게 드라이브하고, 어그레서를 로직 레벨 “H”로 강하게 드라이브하며 테스트를 수행하는 경우에도 동일한 결과를 얻을 수 있다. 빅팀을 로직 레벨 “L”로 약하게 드라이브하고, 어그레서를 로직 레벨 “H”로 강하게 드라이브하기 위하여는, 빅팀의 풀업 드라이버(310a)를 오프로, 풀다운 드라이버(320a)를 약한 온으로 각각 설정하며, 빅팀의 테스트 입력(DIN_TEST)의 로직 레벨을 “H”로, 어그레서의 테스트 입력(DIN_TEST)의 로직 레벨을 “L”로 설정하면 된다.
도 11은 본 발명의 실시 예에 따른 반도체 칩 마이크로범프의 전기적 단락 검출 동작을 위한 단계를 순차적으로 기술한 도면이다.
상기 마이크로범프 단락 검출 동작을 위한 단계로는, 다수의 마이크로범프를 포함하는 반도체 칩에 마이크로범프 단락 테스트 신호를 공급하는 단계(S110), 다수의 데이터 출력 회로의 풀업 드라이버와 풀다운 드라이버의 출력을 마이크로범프 단락 테스트 유형에 따라서 각각 오프, 약한 온, 강한 온 중의 하나로 설정하는 단계(S120), 테스트 입력 데이터 저장 회로에 테스트 입력 데이터를 저장하는 단계(S130), 데이터 출력 드라이버를 구동하는 단계(S140), 각 데이터 출력 드라이버의 출력을 테스트 출력 데이터 저장 회로에 저장하는 단계(S150), 테스트 출력 데이터 저장 회로에서 테스트 출력 데이터를 출력하는 단계, 및 상기 테스트 입력 데이터와 해당하는 상기 테스트 출력 데이터를 비교하여 마이크로범프 단락을 검출하는 단계(S160)를 포함한다.
10: 반도체 패키지 100: 패키지 기판 110: 제1 반도체 장치 120: 제2 반도체 장치 114, 124: 마이크로 범프 112: 기판 116: 관통 전극 130: 벌크 범프 205: 데이터 입출력 패드 250: 데이터 출력 회로 210: 풀업 드라이버 출력 제어 회로 220: 풀다운 드라이버 출력 제어 회로 230: 테스트 입력 데이터 저장 회로 240: 테스트 출력 데이터 저장 회로 310: 풀업 드라이버 320: 풀다운 드라이버 310a: 풀업 제어 소자 320a: 풀다운 제어 소자 310b: 풀업 드라이브 소자 320b: 풀업 드라이브 소자 410: 풀업 선택 회로 420: 풀업 쉬프트레지스터 520: 풀다운 쉬프트레지스터 610: 입력 쉬프트레지스터 710: 출력 쉬프트레지스터

Claims (39)

  1. 복수의 마이크로범프들에 각각 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버와 풀다운 드라이버를 각각 포함하고 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 관련된 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 관련된 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함하고,
    상기 마이크로범프 단락 테스트 유형은 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작 중 적어도 하나를 포함하고,
    상기 마이크로범프의 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작을 포함하는 경우, 상기 풀업 드라이버 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀업 드라이버의 출력을 상기 약한 온 상태로 설정하고, 상기 풀다운 드라이버의 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀다운 드라이버의 출력을 상기 오프 상태로 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  2. 복수의 마이크로범프들에 각각 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버와 풀다운 드라이버를 각각 포함하고 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 관련된 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 관련된 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함하고,
    상기 마이크로범프 단락 테스트 유형은 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작 중 적어도 하나를 포함하고,
    상기 마이크로범프 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작을 포함하는 경우, 상기 풀업 드라이버 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀업 드라이버의 출력을 상기 오프 상태로 설정하고, 상기 풀다운 드라이버의 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀다운 드라이버의 출력을 상기 약한 온 상태로 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  3. 복수의 마이크로범프들에 각각 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버와 풀다운 드라이버를 각각 포함하고 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 관련된 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 관련된 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함하고,
    상기 마이크로범프 단락 테스트 유형은 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작 중 적어도 하나를 포함하고,
    상기 마이크로범프 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작을 포함하는 경우,
    상기 풀업 드라이버 출력 제어 회로는:
    상기 복수의 마이크로 범프들 중 어느 하나(단락 테스트 타겟)에 대응하는 마이크로범프와 연결된 상기 풀업 드라이버의 출력을 상기 약한 온 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 상기 풀업 드라이버의 출력을 상기 오프 상태로 설정하고,
    상기 풀다운 드라이버 출력 제어 회로는:
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 연결된 풀다운 드라이버의 출력을 상기 오프 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 풀다운 드라이버의 출력을 상기 강한 온 상태로 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  4. 복수의 마이크로범프들에 각각 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버와 풀다운 드라이버를 각각 포함하고 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 관련된 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 관련된 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나를 선택하여 동작하게 하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함하고,
    상기 마이크로범프 단락 테스트 유형은 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작 중 적어도 하나를 포함하고,
    상기 마이크로범프 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작을 포함하는 경우,
    상기 풀업 드라이버 출력 제어 회로는:
    상기 복수의 마이크로 범프들 중 어느 하나(단락 테스트 타겟)에 대응하는 마이크로범프와 연결된 상기 풀업 드라이버의 출력을 상기 오프 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 풀업 드라이버의 출력을 상기 강한 온 상태로 설정하고,
    상기 풀다운 드라이버 출력 제어 회로는:
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 연결된 상기 풀다운 드라이버의 출력을 상기 약한 온 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 상기 풀다운 드라이버의 출력을 상기 약한 온 상태로 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  5. 제4 항에 있어서,
    상기 풀업 드라이버 출력 제어 회로는:
    제 1 동작 모드에서 상기 복수의 데이터 출력 회로들이 정상적인 데이터 출력 동작을 수행하도록 상기 풀업 드라이버 각각의 출력을 설정하고,
    제 2 동작 모드에서 상기 복수의 데이터 출력 회로들이 상기 마이크로범프 단락 테스트를 수행하도록 상기 풀업 드라이버 각각의 출력을 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  6. 제5 항에 있어서,
    상기 제 2 동작 모드는 테스트 모드 레지스터 셋 (Mode Register Set, MRS)설정 동작인 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  7. 제5 항에 있어서,
    상기 풀업 드라이버 출력 제어 회로는 상기 풀업 드라이버 각각의 출력을 설정하기 위하여 복수의 풀업 출력 제어 신호들을 생성하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  8. 제4 항에 있어서,
    상기 풀다운 드라이버 출력 제어 회로는:
    제 1 동작 모드에서 상기 복수의 데이터 출력 회로들이 정상적인 데이터 출력 동작을 수행하도록 상기 풀다운 드라이버 각각의 출력을 설정하고,
    제 2 동작 모드에서 상기 복수의 데이터 출력 회로들이 상기 마이크로범프 단락 테스트를 수행하도록 상기 풀다운 드라이버 각각의 출력을 설정하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  9. 제8 항에 있어서,
    상기 제 2 동작 모드는 테스트 모드 레지스터 셋 (Mode Register Set, MRS)설정 동작인 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  10. 제9 항에 있어서,
    상기 풀다운 드라이버 출력 제어 회로는 상기 풀다운 드라이버 각각의 출력을 설정하기 위하여 복수의 풀다운 출력 제어 신호들을 생성하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  11. 제4 항에 있어서,
    상기 풀업 드라이버 각각은 복수의 풀업 소자들을를 포함하고,
    상기 복수의 풀업 소자들 각각은 상기 풀업 드라이버 출력 제어 회로에서 공급되는 풀업 출력 제어 신호들에 기반하여 온과 오프가 결정되는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  12. 제4 항에 있어서,
    상기 풀다운 드라이버 각각은 복수의 풀다운 소자들을 포함하고,
    상기 복수의 풀다운 소자들 각각은 상기 풀다운 드라이버 출력 제어 회로에서 공급되는 풀다운 출력 제어 신호들에 기반하여 온과 오프가 결정되는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  13. 제4 항에 있어서,
    상기 테스트 입력 데이터 저장 회로는 직렬로 연결된 m 개의 레지스터를 포함하는 m단의 쉬프트레지스터를 포함하고,
    상기 m은 마이크로범프 단락 회로를 검출하기 위한 테스트가 진행되는 반도체 칩의 마이크로범프의 개수인 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  14. 제13 항에 있어서,
    상기 테스트 입력 데이터 저장 회로는 :
    m 클락 싸이클 동안 테스트 입력 데이터를 상기 m단의 쉬프트레지스터의 제 1 레지스터에 순차적으로 입력하고,
    클락 신호 상승 천이 시마다 상기 m단의 쉬프트레지스터의 상기 제 1 레지스터에 저장된 상기 테스트 입력 데이터가 다음 레지스터로 이동하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  15. 제13 항에 있어서,
    상기 복수의 데이터 출력 회로들 각각은 상기 m단의 쉬프트레지스터의 각 레지스터들에 대응하는 출력을 수신하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  16. 제4 항에 있어서,
    상기 테스트 출력 데이터 저장 회로는 직렬로 연결된 m개의 레지스터들을 포함하는 m단의 쉬프트레지스터를 포함하고,
    상기 m은 마이크로범프 단락 회로를 검출하기 위한 테스트가 진행되는 반도체 칩의 마이크로범프의 개수임을 특징으로 하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  17. 제16 항에 있어서,
    상기 테스트 출력 데이터 저장 회로는:
    m 클락 싸이클 동안 테스트 출력 데이터를 상기 m단의 쉬프트레지스터의 m번째 레지스터로 순차적으로 출력하고,
    클락 신호 상승 천이 시마다 상기 m단의 쉬프트레지스터의 상기 m번째 레지스터에 저장된 상기 테스트 출력 데이터를 다음 레지스터로 이동하는 반도체 칩 마이크로범프의 전기적 단락 검출 회로.
  18. 활성 표면 상의 복수의 마이크로범프들을 가지고, 실리콘 비아들을 통하여 상기 복수의 마이크로범프들에 연결된 비활성 표면 상의 복수의 벌크 범프들을 가지는 제1 반도체 장치; 및
    상기 제1 반도체 장치와 수직으로 적층되고, 상기 복수의 마이크로범프들을 통하여 상기 제1 반도체 장치와 연결된 제2 반도체 장치를 포함하되,
    상기 제2 반도체 장치는 단락 검출 회로를 포함하고,
    상기 단락 검출 회로는:
    복수의 마이크로범프들 각각에 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버 및 풀다운 드라이버를 각각 포함하고, 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 기반하여 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나로 선택하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 기반하여 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나로 선택하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함 하고,
    상기 마이크로범프 단락 테스트 유형은 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작, 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작 중 적어도 하나를 포함하고,
    상기 마이크로범프의 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 접지 전압 사이의 전기적 단락 테스트 동작을 포함하는 경우, 상기 풀업 드라이버 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀업 드라이버의 출력을 상기 약한 온 상태로 설정하고, 상기 풀다운 드라이버의 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀다운 드라이버의 출력을 상기 오프 상태로 설정하는 반도체 패키지.
  19. 활성 표면 상의 복수의 마이크로범프들을 가지고, 실리콘 비아들을 통하여 상기 복수의 마이크로범프들에 연결된 비활성 표면 상의 복수의 벌크 범프들을 가지는 제1 반도체 장치; 및
    상기 제1 반도체 장치와 수직으로 적층되고, 상기 복수의 마이크로범프들을 통하여 상기 제1 반도체 장치와 연결된 제2 반도체 장치를 포함하되,
    상기 제2 반도체 장치는 단락 검출 회로를 포함하고,
    상기 단락 검출 회로는:
    복수의 마이크로범프들 각각에 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버 및 풀다운 드라이버를 각각 포함하고, 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 기반하여 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나로 선택하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 기반하여 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나로 선택하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함 하고,
    상기 마이크로범프 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 전원 전압 사이의 전기적 단락 테스트 동작을 포함하는 경우, 상기 풀업 드라이버 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀업 드라이버의 출력을 상기 오프 상태로 설정하고, 상기 풀다운 드라이버의 출력 제어 회로는 상기 복수의 데이터 출력 회로들 각각의 상기 풀다운 드라이버의 출력을 상기 약한 온 상태로 설정하는 반도체 패키지.
  20. 활성 표면 상의 복수의 마이크로범프들을 가지고, 실리콘 비아들을 통하여 상기 복수의 마이크로범프들에 연결된 비활성 표면 상의 복수의 벌크 범프들을 가지는 제1 반도체 장치; 및
    상기 제1 반도체 장치와 수직으로 적층되고, 상기 복수의 마이크로범프들을 통하여 상기 제1 반도체 장치와 연결된 제2 반도체 장치를 포함하되,
    상기 제2 반도체 장치는 단락 검출 회로를 포함하고,
    상기 단락 검출 회로는:
    복수의 마이크로범프들 각각에 연결된 복수의 데이터 입출력 패드들;
    풀업 드라이버 및 풀다운 드라이버를 각각 포함하고, 상기 복수의 데이터 입출력 패드들을 각각 드라이빙하는 복수의 데이터 출력 회로들;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 마이크로범프 단락 테스트 유형에 기반하여 상기 풀업 드라이버의 출력을 오프 상태, 약한 온 상태 및 강한 온 상태 중 하나로 선택하는 풀업 드라이버 출력 제어 회로;
    상기 복수의 데이터 출력 회로들 각각에 대하여, 상기 마이크로범프 단락 테스트 유형에 기반하여 상기 풀다운 드라이버의 출력을 상기 오프 상태, 상기 약한 온 상태 및 상기 강한 온 상태 중 하나로 선택하는 풀다운 드라이버 출력 제어 회로;
    테스트 입력 데이터 저장 회로; 및
    테스트 출력 데이터 저장 회로를 포함 하고,
    상기 마이크로범프 단락 테스트 유형이 상기 복수의 마이크로범프들 중 어느 하나와 인접하는 마이크로범프와의 전기적 단락 테스트 동작을 포함하는 경우,
    상기 풀업 드라이버 출력 제어 회로는:
    상기 복수의 마이크로 범프들 중 어느 하나(단락 테스트 타겟)에 대응하는 마이크로범프와 연결된 상기 풀업 드라이버의 출력을 상기 약한 온 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 상기 풀업 드라이버의 출력을 상기 오프 상태로 설정하고,
    상기 풀다운 드라이버 출력 제어 회로는:
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 연결된 풀다운 드라이버의 출력을 상기 오프 상태로 설정하고,
    상기 단락 테스트 타겟에 대응하는 마이크로범프와 인접한 마이크로범프와 연결된 풀다운 드라이버의 출력을 상기 강한 온 상태로 설정하는 반도체 패키지.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
KR1020160010749A 2016-01-28 2016-01-28 적층 메모리 칩 전기적 단락 검출 장치 및 방법 KR102482023B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160010749A KR102482023B1 (ko) 2016-01-28 2016-01-28 적층 메모리 칩 전기적 단락 검출 장치 및 방법
US15/295,244 US10078110B2 (en) 2016-01-28 2016-10-17 Short circuit detecting device of stacked memory chips and method thereof
CN201710061506.7A CN107015094B (zh) 2016-01-28 2017-01-26 堆叠式存储器芯片的短路检测器件及其方法
US16/106,127 US10509070B2 (en) 2016-01-28 2018-08-21 Short circuit detecting device of stacked memory chips and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160010749A KR102482023B1 (ko) 2016-01-28 2016-01-28 적층 메모리 칩 전기적 단락 검출 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20170090552A KR20170090552A (ko) 2017-08-08
KR102482023B1 true KR102482023B1 (ko) 2022-12-28

Family

ID=59386603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160010749A KR102482023B1 (ko) 2016-01-28 2016-01-28 적층 메모리 칩 전기적 단락 검출 장치 및 방법

Country Status (3)

Country Link
US (2) US10078110B2 (ko)
KR (1) KR102482023B1 (ko)
CN (1) CN107015094B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
CN109584944B (zh) * 2017-09-29 2024-01-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
US10325836B1 (en) * 2018-07-13 2019-06-18 Allegro Microsystems, Llc Integrated circuit with connectivity error detection
WO2020098740A1 (en) * 2018-11-16 2020-05-22 Changxin Memory Technologies, Inc. Through-silicon via detecting circuit, method and integrated circuit having the same
JP7414729B2 (ja) 2018-11-27 2024-01-16 ソニーセミコンダクタソリューションズ株式会社 駆動装置および発光装置
KR102660897B1 (ko) * 2019-01-11 2024-04-24 삼성전자주식회사 멀티 칩 패키지
KR20200106734A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체칩
KR20210062249A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 온도 감지 회로를 포함하는 반도체 장치
KR20210079543A (ko) 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174309A (ja) * 2011-02-22 2012-09-10 Elpida Memory Inc 半導体装置及びその試験方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2978329B2 (ja) 1992-04-21 1999-11-15 三菱電機株式会社 半導体メモリ装置及びそのビット線の短絡救済方法
JPH063400A (ja) * 1992-06-19 1994-01-11 Fujitsu Ltd テスト回路
US5621740A (en) 1993-05-14 1997-04-15 Matsushita Electric Industrial Co., Ltd. Output pad circuit for detecting short faults in integrated circuits
US5790191A (en) * 1996-03-07 1998-08-04 Omnivision Technologies, Inc. Method and apparatus for preamplification in a MOS imaging array
US6163867A (en) 1998-08-28 2000-12-19 Hewlett-Packard Company Input-output pad testing using bi-directional pads
AUPQ260599A0 (en) * 1999-09-02 1999-09-23 Transgrid Partial discharge monitoring system for transformers
JP4011818B2 (ja) * 2000-02-29 2007-11-21 キヤノン株式会社 半導体固体撮像装置
JP2003057309A (ja) 2001-08-16 2003-02-26 Mitsubishi Electric Corp 半導体集積回路装置
US6918073B2 (en) 2002-04-12 2005-07-12 Agilent Technologies, Inc. Differential self-test of input/output circuits
US6885212B2 (en) 2002-06-25 2005-04-26 Fujitsu Limited Semiconductor device and test method for the same
US20040220538A1 (en) * 2003-04-22 2004-11-04 Panopoulos Peter John Hygienic diaper, sensor pad, and or sensing belt with alert, readout, transmission, paging, software & patient information database recording means for treating & caring for wetness, feces, & disease
TWI239403B (en) * 2003-08-26 2005-09-11 Chunghwa Picture Tubes Ltd A combining detection circuit for a display panel
US6963212B2 (en) 2004-03-23 2005-11-08 Agilent Technologies, Inc. Self-testing input/output pad
US7532012B2 (en) * 2006-07-07 2009-05-12 Ambient Corporation Detection and monitoring of partial discharge of a power line
US7676333B2 (en) * 2007-11-06 2010-03-09 General Electric Company Method and apparatus for analyzing partial discharges in electrical devices
US8462240B2 (en) * 2010-09-15 2013-06-11 Aptina Imaging Corporation Imaging systems with column randomizing circuits
KR101201860B1 (ko) * 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
KR20120062281A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
KR101212777B1 (ko) * 2011-04-27 2012-12-14 에스케이하이닉스 주식회사 반도체 집적회로의 테스트 회로 및 방법
KR101959976B1 (ko) * 2012-05-16 2019-03-21 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 단락 불량 검출 방법
US8810269B2 (en) 2012-09-28 2014-08-19 Xilinx, Inc. Method of testing a semiconductor structure
US9184130B2 (en) * 2012-10-05 2015-11-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
US9684025B2 (en) * 2013-11-26 2017-06-20 The United States Of America As Represented By The Secretary Of The Navy DUT continuity test with only digital IO structures apparatus and methods associated thereof
CN104034995B (zh) * 2014-05-15 2016-09-21 武汉精测电子技术股份有限公司 Lvds信号开短路检测装置及开短路检测方法
US9995781B2 (en) * 2014-08-25 2018-06-12 Texas Instruments Incorporated Ground fault detection for PCB and isolation grounds
JP6162679B2 (ja) * 2014-12-19 2017-07-12 ファナック株式会社 コモン信号の故障箇所を検出するマトリクス回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174309A (ja) * 2011-02-22 2012-09-10 Elpida Memory Inc 半導体装置及びその試験方法

Also Published As

Publication number Publication date
US20180356458A1 (en) 2018-12-13
KR20170090552A (ko) 2017-08-08
CN107015094B (zh) 2019-09-06
CN107015094A (zh) 2017-08-04
US10078110B2 (en) 2018-09-18
US20170219647A1 (en) 2017-08-03
US10509070B2 (en) 2019-12-17

Similar Documents

Publication Publication Date Title
KR102482023B1 (ko) 적층 메모리 칩 전기적 단락 검출 장치 및 방법
US7781890B2 (en) Structure and method for parallel testing of dies on a semiconductor wafer
US8823409B2 (en) Semiconductor apparatus and method of testing and manufacturing the same
US11327109B2 (en) Stacked semiconductor device and test method thereof
KR101321480B1 (ko) 반도체 장치 및 스택 반도체 장치
US10468313B2 (en) Apparatuses and methods for TSV resistance and short measurement in a stacked device
US20050185485A1 (en) Semiconductor wafer, semiconductor chip, and manufacturing method of semiconductor device
US20080175080A1 (en) Semiconductor memory device and test method thereof
US8592813B2 (en) Semiconductor device and stacked semiconductor apparatus
US20220028749A1 (en) TSV Check Circuit With Replica Path
JP2013197576A (ja) 半導体装置
US11456283B2 (en) Stacked semiconductor device and test method thereof
US20230251306A1 (en) Method and system for wafer-level testing
CN113097198A (zh) 层叠式半导体器件及其测试方法
US11156657B2 (en) Stacked semiconductor device and test method thereof
JP2011100898A (ja) 半導体デバイス
TWI768782B (zh) 測試三維積體電路中矽穿孔的電路結構
CN112562770B (zh) 具有测试电路的半导体装置
CN112562770A (zh) 具有测试电路的半导体装置
CN113097180A (zh) 层叠式半导体器件及其测试方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
GRNT Written decision to grant