JP7414729B2

JP7414729B2 - 駆動装置および発光装置

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Application number: JP2020558168A
Authority: JP
Inventors: 武志湯脇; 満志田畑
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Current assignee: Sony Semiconductor Solutions Corp
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Filing date: 2019-10-18
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Description

本開示は、駆動装置および発光装置に関する。

近年、垂直共振器面発光レーザ（Vertical Cavity Surface Emitting Laser：ＶＣＳＥＬ）のように、多数（たとえば、数百個）の発光素子で構成される多チャンネルの発光装置が知られている（たとえば、特許文献１参照）。

国際公開第２０１５／１７４２３９号

しかしながら、上記の従来技術では、多数の発光素子を駆動するドライバーチップにＶＣＳＥＬチップをマイクロバンプで接続しようとした場合、ドライバーチップ単体では全てのチャンネルの回路が正常であるか否かを判定することが困難であった。なぜなら、ドライバーチップに設けられるマイクロバンプ用の接続パッドが小さいため、かかる接続パッドに対して試験用のプローブをきちんと接触させることが困難であるからである。

そこで、本開示では、ドライバーチップ単体でも全てのチャンネルの回路が正常であるか否かを判定することができる駆動装置および発光装置を提案する。

本開示によれば、駆動装置が提供される。駆動装置は、駆動回路と、検出回路とを備える。駆動回路は、複数の発光素子で構成される複数のチャンネルを個別に駆動する。検出回路は、全ての前記チャンネルの異常を一括で検出する。また、駆動装置は、前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続される。

本開示によれば、ドライバーチップ単体でも全てのチャンネルの回路が正常であるか否かを判定することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本開示の実施形態に係る発光装置の構成例を示す斜視図である。本開示の実施形態に係るＶＣＳＥＬチップおよびドライバーチップの構成例を示す上面図である。本開示の実施形態に係る発光装置の構成例を示す上面図である。本開示の実施形態に係るドライバーチップの構成例を示す回路図である。本開示の実施形態においてＶＣＳＥＬチップが搭載されている場合のドライバーチップの動作例を示す回路図である。

以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

［発光装置の構成］
図１は、本開示の実施形態に係る発光装置１の構成例を示す斜視図である。図１に示すように、発光装置１は、ＶＣＳＥＬチップ２と、ドライバーチップ３とを備える。なお、本開示の実施形態において、ＶＣＳＥＬチップ２は発光素子アレイの一例であり、ドライバーチップ３は駆動装置の一例である。

ＶＣＳＥＬチップ２は、複数の発光素子５（図４参照）を備える。そしてＶＣＳＥＬチップ２では、かかる複数の発光素子５で複数のチャンネルが構成される。ＶＣＳＥＬチップ２に設けられる発光素子５は、たとえば半導体レーザであってよく、具体的には垂直共振器面発光レーザ（ＶＣＳＥＬ）でありうる。なお、実施形態において、ＶＣＳＥＬチップ２に設けられる発光素子５は、これらの例に限られない。

ドライバーチップ３は、ＶＣＳＥＬチップ２内の全てのチャンネルを個別に駆動する駆動回路１０（図３参照）と、全てのチャンネルが正常であるか否かを検出する検出回路２０（図３参照）とを備える。かかるドライバーチップ３の内部構成については後述する。

また、実施形態に係る発光装置１において、ＶＣＳＥＬチップ２は、ドライバーチップ３の上面３ａ（図２Ａ参照）上に搭載される。そして、ＶＣＳＥＬチップ２とドライバーチップ３とは、複数のマイクロバンプ４で電気的および機械的に接続される。

図２Ａは、本開示の実施形態に係るＶＣＳＥＬチップ２およびドライバーチップ３の構成例を示す上面図である。図２Ａに示すように、ＶＣＳＥＬチップ２の底面２ａには、複数の接続パッド２ｂが設けられる。また、ドライバーチップ３の上面３ａには、ＶＣＳＥＬチップ２における複数の接続パッド２ｂに対応する位置に、複数の接続パッド３ｂが設けられる。

そして、接続パッド２ｂと接続パッド３ｂとを互いに向かい合わせて、かかる接続パッド２ｂと接続パッド３ｂとをマイクロバンプ４で電気的および機械的に接続することにより、図２Ｂに示すように、実施形態に係る発光装置１を形成することができる。図２Ｂは、本開示の実施形態に係る発光装置１の構成例を示す上面図である。

なお、マイクロバンプとは、従来のはんだボールよりも小さな（たとえば、直径数μｍ～数十μｍ）金属製のバンプで２つのチップにおける接続パッドの間を電気的および機械的に接続する技術である。これにより、多数のチャンネルを備えたＶＣＳＥＬチップ２をドライバーチップ３で駆動することができる。

［ドライバーチップの構成］
つづいて、ドライバーチップ３の具体的な構成について、図３を参照しながら説明する。図３は、本開示の実施形態に係るドライバーチップ３の構成例を示す回路図である。図３に示すように、ドライバーチップ３は、駆動回路１０と、検出回路２０とを備える。

なお、以降で説明する図３および図４の例では、理解の容易のため、ドライバーチップ３に設けられるｎ個（たとえば、８００個）のチャンネル（以下、ＣＨとも記載する）のうち、ＣＨ１～ＣＨ３までの構成を図示している。また、以降の説明では、ＣＨ１の検出回路２０について主に説明するが、ＣＨ２～ＣＨｎの構成もＣＨ１と同様である。

駆動回路１０は、ＤＡＣ（Digital to Analog Converter）１１と、各チャンネルに対応するｎ個の駆動部１２－１～１２－ｎを備える（以下、総称して駆動部１２とも呼称する）。ＤＡＣ１１は、外部からのデジタル信号で与えられる階調値に対応した電位差を選択して、かかる電位差を上配線１３と下配線１４との間に生じさせる。

駆動部１２－１～１２－ｎには、図示しない制御部から、各チャンネルごとに発光の有無を選択する選択信号Ｓ１～Ｓｎが入力される。たとえば、ＣＨ１では、制御部からの選択信号Ｓ１が信号線１６で送られる。

そして、選択信号Ｓ１～Ｓｎは、それぞれレベルシフト回路１７でレベルシフトされて選択信号ＳＨ１～ＳＨｎとなり、各チャンネルに対応する駆動部１２に送られる。

たとえば、実施形態では、選択信号Ｓ１～Ｓｎが０～１．１（Ｖ）の信号であり、選択信号ＳＨ１～ＳＨｎが０～３．３（Ｖ）の信号である。また、選択信号Ｓ１～Ｓｎがハイレベルの場合は制御部で発光が選択されており、ローレベルの場合は発光が選択されていない。

図３に示すように、駆動部１２－１は、３つのＰ型トランジスタと、１つのＮＯＴ回路とで構成される。かかる駆動部１２－１は、上述のレベルシフトされた選択信号ＳＨ１に基づいて、ＣＨ１の接続パッド３ｂである接続パッド３ｂ－１に所定の動作電流Ｉ１を供給する。

実施形態では、かかる駆動部１２－１と、上配線１３と下配線１４との間に設けられるＰ型トランジスタ１５とでカレントミラー回路が構成されている。そして、駆動部１２－１にハイレベルの選択信号ＳＨ１が入力されることにより、駆動部１２－１は、ＤＡＣ１１で生成される電位差に基づいた動作電流Ｉ１を接続パッド３ｂ－１に供給することができる。

なお、図３の例では、全ての接続パッド３ｂに発光素子５が接続されていない場合（すなわち、ドライバーチップ３にＶＣＳＥＬチップ２が搭載されていないドライバーチップ３単体の場合）について示している。

検出回路２０は、各チャンネルに対応するｎ個の検出部３０－１～３０－ｎ（以下、総称して検出部３０とも呼称する）と、共通配線５０と、ＮＯＴ回路６０と、論理積回路７０とを有する。

ＣＨ１に対応する検出部３０－１は、Ｎ型トランジスタ３１と、論理和回路３２と、ＮＯＴ回路３３と、論理回路３４と、論理積回路３６と、ＮＯＴ回路３７と、排他的論理和回路３８と、Ｎ型トランジスタ３９とを有する。なお、本開示の実施形態において、Ｎ型トランジスタ３１は、シャントスイッチの一例であり、論理積回路３６は、テスト用論理積回路の一例である。

Ｎ型トランジスタ３１のドレインは、疑似抵抗Ｒａを介してノード４０に接続される。かかるノード４０は、駆動部１２－１と接続パッド３ｂ－１との間に接続されるとともに、抵抗Ｒｂを介して論理回路３４の入力側に接続される。Ｎ型トランジスタ３１のソースは、接地される。すなわち、疑似抵抗Ｒａと、シャントスイッチであるＮ型トランジスタ３１とは、ノード４０と接地との間で直列に接続される。

そして、Ｎ型トランジスタ３１のゲートには、論理和回路３２からの出力信号が入力される。かかる論理和回路３２には、制御部から信号Ａ１が入力されるとともに、信号線１６のノード１８から分岐された選択信号ＳＨ１が、ＮＯＴ回路３３を介して入力される。

ここで、図３の例では、上述のように、ドライバーチップ３単体の状態である。このように、ドライバーチップ３単体の状態において、実施形態では、ＣＨ１の発光が選択された場合に、発光素子５で生じる動作電圧Ｖ１を検出部３０－１内で擬似的に生成することとした。具体的には、疑似抵抗ＲａおよびＮ型トランジスタ３１を用いることにより、かかる動作電圧Ｖ１を検出部３０－１内で擬似的に生成する。

制御部は、ドライバーチップ３単体である場合、ハイレベルの信号Ａ１～Ａｎを全ての検出部３０の論理和回路３２に入力する。これにより、論理和回路３２からハイレベルの信号が出力されることから、すべての検出部３０のＮ型トランジスタ３１が導通し、全てのチャンネルの駆動部１２が対応する疑似抵抗Ｒａを介して接地される。

たとえば、ＣＨ１の駆動部１２－１にハイレベルの選択信号Ｓ１が入力された場合、駆動部１２－１は、所定の動作電流Ｉ１を接続パッド３ｂ－１に供給する。そしてこの場合、接続パッド３ｂ－１には何も接続されていない一方で、駆動部１２－１は疑似抵抗Ｒａを介して接地されている。

これにより、動作電流Ｉ１は疑似抵抗Ｒａに流れ、かかる疑似抵抗Ｒａの上流側にあるノード４０で動作電圧Ｖ１が擬似的に生成される。そして、かかる動作電圧Ｖ１は、論理回路３４に入力される。たとえば、ドライバーチップ３単体の場合、擬似的に生成される動作電圧Ｖ１は、電源電圧Ｖｃｃと同程度（たとえば、３．３Ｖ）の値である。

図３に示すように、論理回路３４は、３つのＮ型トランジスタと、３つのＰ型トランジスタとで構成される。論理回路３４は、論理積回路として機能する論理積部と、複数（図では２つ）のインバータ回路で構成され、比較回路として機能する比較部とを有する。

かかる論理回路３４の論理積部には、動作電圧Ｖ１に加えて、制御部から信号Ｔが入力される。かかる信号Ｔは、ドライバーチップ３に形成される全てのチャンネルにおける回路の異常を検出する際（すなわち、異常検出モードが有効になる場合）にハイレベルとなる信号である。

そして、異常検出モードが有効になった場合、論理回路３４の比較部が比較回路として動作し、電源電圧Ｖｃｃの半分の値がしきい値電圧となり、かかるしきい値電圧と入力電圧（ここでは動作電圧Ｖ１）とを比較することができる。たとえば、ハイレベルの選択信号Ｓ１が入力され、動作電流Ｉ１が駆動部１２－１から供給される場合、動作電圧Ｖ１はかかるしきい値電圧以上の値となることから、論理回路３４は、ハイレベルの検出信号Ｅ１を生成する。

一方で、ローレベルの選択信号Ｓ１が入力され、動作電流Ｉ１が駆動部１２－１から供給されない場合、動作電圧Ｖ１はかかるしきい値電圧より低い値となることから、論理回路３４は、ローレベルの検出信号Ｅ１を生成する。

すなわち、論理回路３４の比較部は、コンパレータと同じ機能を有する。論理回路３４の比較部を複数のインバータ回路で構成することで、コンパレータより回路構成を簡素化することができる。したがって、実施形態によれば、ドライバーチップ３の製造コストを低減することができる。なお、実施形態において、論理回路３４の比較部をコンパレータで構成してもよい。

論理回路３４から出力される検出信号Ｅ１は、論理積回路３６に入力される。かかる論理積回路３６には、検出信号Ｅ１に加えて、制御部からのテスト信号ＢがＮＯＴ回路３７を介して入力される。かかるテスト信号Ｂは、通常の異常検出モードでは無効（すなわちローレベル）となる。このテスト信号Ｂを用いた処理の詳細については後述する。

そして、通常の異常検出モードではテスト信号Ｂがローレベルであることから、ＮＯＴ回路３７を介することにより、ハイレベルに変換されたテスト信号Ｂが論理積回路３６に入力される。したがって、通常の異常検出モードでは、論理積回路３６からは検出信号Ｅ１がそのまま出力され、排他的論理和回路３８に入力される。

かかる排他的論理和回路３８には、検出信号Ｅ１に加えて、信号線１６のノード１９から分岐された選択信号Ｓ１が入力される。そして、排他的論理和回路３８は、入力される検出信号Ｅ１および選択信号Ｓ１に基づいて、判定信号Ｘ１を出力する。

たとえば、選択信号Ｓ１がハイレベル（すなわち、ＣＨ１の発光を選択）であり、検出信号Ｅ１がハイレベル（すなわち、動作電圧Ｖ１が高い電圧）である場合、ローレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

同様に、選択信号Ｓ１がローレベル（すなわち、ＣＨ１の発光を非選択）であり、検出信号Ｅ１がローレベル（すなわち、動作電圧Ｖ１が低い電圧）である場合、ローレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

一方で、選択信号Ｓ１がハイレベル（すなわち、ＣＨ１の発光を選択）であり、検出信号Ｅ１がローレベル（すなわち、動作電圧Ｖ１が低い電圧）である場合、ハイレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

同様に、選択信号Ｓ１がローレベル（すなわち、ＣＨ１の発光を非選択）であり、検出信号Ｅ１がハイレベル（すなわち、動作電圧Ｖ１が高い電圧）である場合、ハイレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

すなわち、駆動部１２－１などのＣＨ１の回路が正常であり、検出信号Ｅ１と選択信号Ｓ１とが一致する場合、ローレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。一方で、駆動部１２－１などのＣＨ１の回路に異常があり、検出信号Ｅ１と選択信号Ｓ１とが一致しない場合、ハイレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

このように、実施形態では、排他的論理和回路３８を用いて検出信号Ｅ１と選択信号Ｓ１とが一致するか否かを判定する。これにより、ドライバーチップ３におけるＣＨ１の回路が正常であるか否かを容易に検出することができる。

これと同様に、実施形態では、ＣＨ２～ＣＨｎの検出信号Ｅ２～Ｅｎと選択信号Ｓ２～Ｓｎとがそれぞれ一致するかについて、各チャンネルに対応する検出部３０の排他的論理和回路３８で判定する。これにより、ドライバーチップ３におけるＣＨ２～ＣＨｎの回路がそれぞれ正常であるか否かを容易に検出することができる。

排他的論理和回路３８から出力される判定信号Ｘ１は、Ｎ型トランジスタ３９のゲートに入力される。かかるＮ型トランジスタ３９のドレインは共通配線５０に接続され、Ｎ型トランジスタ３９のソースは接地される。かかる共通配線５０には、抵抗Ｒｃを介して電源電圧Ｖｃｃが供給されるとともに、各チャンネルに対応する検出部３０のＮ型トランジスタ３９が共通に接続される。

さらに、共通配線５０の抵抗Ｒｃよりも下流側には、ＮＯＴ回路６０の入力端子が接続され、かかるＮＯＴ回路６０から出力される一括判定信号Ｚが、論理積回路７０に入力される。

ここで、全てのチャンネルの回路が正常であり、判定信号Ｘ１～Ｘｎが全てローレベルである場合、共通配線５０は接地されない（すなわち、ハイレベルになる）ことから、ＮＯＴ回路６０からはローレベルの一括判定信号Ｚが出力される。

一方で、全てのチャンネルのうち１つでも異常がある場合、判定信号Ｘ１～Ｘｎの少なくとも一つがハイレベルとなる。これにより、共通配線５０が接地される（すなわち、ローレベルになる）ことから、ＮＯＴ回路６０からはハイレベルの一括判定信号Ｚが出力される。

このように、実施形態では、１本の共通配線５０に全ての検出部３０のＮ型トランジスタ３９を接続することにより、全てのチャンネルのうち１つでも異常がある場合に、ハイレベルの一括判定信号ＺをＮＯＴ回路６０から出力させることができる。

すなわち、実施形態では、判定信号Ｘ１～Ｘｎに基づいて全てのチャンネルの回路が正常であるか否かを一括で判定する一括判定部が、複数のＮ型トランジスタ３９と、共通配線５０と、ＮＯＴ回路６０とにより構成される。

そして、かかる一括判定部は、多入力１出力の論理和回路と同じ機能を有する。一方で、複数のＮ型トランジスタ３９と、共通配線５０と、ＮＯＴ回路６０とにより一括判定部を構成することで、多入力１出力の論理和回路より回路構成を簡素化することができる。

したがって、実施形態によれば、ドライバーチップ３の製造コストを低減することができる。なお、実施形態において、一括判定部を多入力１出力の論理和回路で構成してもよい。

論理積回路７０には、かかる一括判定信号Ｚに加えて、異常検出モードを有効にする信号Ｔが制御部から入力される。これにより、論理積回路７０は、異常検出モードが有効になった場合にのみ、ハイレベルの（すなわち、回路に異常がある場合の）一括判定信号Ｚを出力することができる。

すなわち、実施形態では、異常検出モードが有効であり、かつ全てのチャンネルのうち１つでも異常がある場合に、ハイレベルの一括判定信号Ｚを論理積回路７０から出力させることができる。したがって、実施形態によれば、異常検出モードを有効にした場合に、ドライバーチップ３における全てのチャンネルの回路が正常であるか否かを一括で検出することができる。

実施形態に係る検出回路２０において、ドライバーチップ３単体で異常を検出する処理の手順は以下の通りである。まず、制御部は、各チャンネルの選択信号Ｓ１～Ｓｎを所定の動作でＯＮ／ＯＦＦするとともに、ハイレベルの信号Ａ１～Ａｎを検出回路２０の各検出部３０に入力する。

次に、駆動部１２などの回路が定常状態になった後に、異常検出モードを有効にするハイレベルの信号Ｔを検出回路２０に入力する。これにより、ドライバーチップ３を動作開始する際などの過渡状態において、動作電圧Ｖ１～Ｖｎが安定していない場合などに、誤って各チャンネルの回路に異常があると検出されることを抑制することができる。

また、実施形態では、排他的論理和回路３８の前段にテスト用論理積回路である論理積回路３６を設けることにより、判定信号Ｘ１を生成する排他的論理和回路３８自体が正常であるか否かを判定することができる。

たとえば、制御部は、まず、全てのチャンネルに入力されるテスト信号Ｂをハイレベルに切り替える。たとえば、ＣＨ２に入力されるテスト信号Ｂがハイレベルに設定されると、ＮＯＴ回路３７でローレベルに変換されたテスト信号Ｂが論理積回路３６に入力されることから、論理積回路３６から出力される検出信号Ｅ２はローレベルとなる。

次に、制御部は、ＣＨ２の選択信号Ｓ２をハイレベルに設定し、その他の選択信号を全てローレベルに設定する。これにより、ＣＨ２の選択信号Ｓ２と検出信号Ｅ２とが一致しなくなることから、排他的論理和回路３８からはハイレベルの判定信号Ｘ２が出力される。したがって、ＣＨ２の選択信号Ｓ２をハイレベルに設定した場合には、ハイレベルの一括判定信号Ｚが検出回路２０から出力される。

このように、実施形態では、全てのチャンネルに入力されるテスト信号Ｂをハイレベルに設定し、個別のチャンネル（たとえば、ＣＨ２）の選択信号をハイレベルに設定した場合の一括判定信号Ｚをモニタする。これにより、かかる個別のチャンネルの排他的論理和回路３８自体が正常であるか否かを判定することができる。

たとえば、実施形態では、ｎ個のチャンネル全てで上記の判定をそれぞれ実施するシーケンス処理が実行できるようにドライバーチップ３の制御部を構成すればよい。これにより、全ての検出部３０の排他的論理和回路３８自体が正常であるか否かを容易に判定することができる。

また、実施形態では、ドライバーチップ３単体で異常検出処理する場合に、試験用の正確な電源電圧Ｖｃｃをドライバーチップ３に供給することができる。これにより、かかる電源電圧Ｖｃｃに基づいて生成される論理回路３４のしきい値電圧をより正確な値にすることができることから、ドライバーチップ３単体での異常検出処理をより正確に実施することができる。

［ＶＣＳＥＬチップが搭載されている場合の異常検出処理］
つづいては、ＶＣＳＥＬチップ２が搭載されている場合の異常検出処理について、図４を参照しながら説明する。図４は、本開示の実施形態においてＶＣＳＥＬチップ２が搭載されている場合のドライバーチップ３の動作例を示す回路図である。すなわち、図４は、ドライバーチップ３にＶＣＳＥＬチップ２が搭載された発光装置１における動作例を示している。

図４に示すように、発光装置１において、ドライバーチップ３の複数の接続パッド３ｂには、ＶＣＳＥＬチップ２の複数の発光素子５がそれぞれ接続される。たとえば、接続パッド３ｂ－１～３ｂ－ｎには、発光素子５－１～５－ｎがそれぞれ接続される。

発光ダイオードである発光素子５－１～５－ｎのアノードには、接続パッド３ｂ－１～３ｂ－ｎを介して駆動部１２－１～１２－ｎが接続される。発光素子５－１～５－ｎのカソードは、共通に接地される。すなわち、実施形態において、発光素子５－１～５－ｎはカソードコモンとなるように接続されている。

以降では、理解の容易のため、複数のチャンネルのうち、ＣＨ１における異常検出処理の詳細について説明する。ＣＨ１において、駆動部１２－１と接続パッド３ｂ－１との間では、駆動部１２－１で生成される動作電流Ｉ１に基づいて、発光素子５－１の動作電圧Ｖ１が生じる。かかる動作電圧Ｖ１は、発光素子５－１の仕様などに基づいた値（たとえば、２．２Ｖ）であり、検出回路２０の検出部３０－１に入力される。

ここで、ＣＨ１の発光が選択され、ＣＨ１の選択信号Ｓ１がハイレベルである場合、レベルシフト回路１７でレベルシフトされる選択信号ＳＨ１もハイレベルであることから、論理和回路３２にはＮＯＴ回路３３を介してローレベルの信号が入力される。

また、実施形態では、ドライバーチップ３にＶＣＳＥＬチップ２が接続されている場合、制御部は、ローレベルの信号Ａ１～Ａｎを全ての検出部３０の論理和回路３２に入力する。

すなわち、ドライバーチップ３にＶＣＳＥＬチップ２が接続されており、かつＣＨ１の選択信号Ｓ１がハイレベルである場合、論理和回路３２からはローレベルの信号Ａ１が出力される。これにより、検出部３０－１のＮ型トランジスタ３１は導通しないため、疑似抵抗Ｒａは接地されない。

したがって、ドライバーチップ３にＶＣＳＥＬチップ２が接続されており、かつＣＨ１の選択信号Ｓ１がハイレベルである場合、検出部３０－１に入力された動作電圧Ｖ１は、そのまま論理回路３４に入力される。

そして、駆動部１２－１などのＣＨ１の回路が正常である場合、動作電圧Ｖ１は高い電圧であることから、上述の図３の例と同様に、排他的論理和回路３８に入力される検出信号Ｅ１と選択信号Ｓ１とはハイレベルで一致する。したがって、駆動部１２－１などのＣＨ１の回路が正常である場合、ローレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

一方で、駆動部１２－１などのＣＨ１の回路に異常がある場合、動作電圧Ｖ１は低い電圧であることから、排他的論理和回路３８に入力される検出信号Ｅ１と選択信号Ｓ１とは一致しない。したがって、駆動部１２－１などのＣＨ１の回路に異常がある場合、ハイレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

また、ＣＨ１の発光が選択されず、ＣＨ１の選択信号Ｓ１がローレベルである場合、レベルシフト回路１７でレベルシフトされる選択信号ＳＨ１もローレベルであることから、論理和回路３２には、ＮＯＴ回路３３を介してハイレベルの信号が入力される。これにより、論理和回路３２からはハイレベルの信号が出力されることから、検出部３０－１のＮ型トランジスタ３１が導通し、疑似抵抗Ｒａは接地される。

そして、駆動部１２－１などのＣＨ１の回路が正常である場合、動作電流Ｉ１は流れないため、動作電圧Ｖ１は低い電圧である。これにより、上述の図３の例と同様に、排他的論理和回路３８に入力される検出信号Ｅ１と選択信号Ｓ１とはローレベルで一致する。したがって、駆動部１２－１などのＣＨ１の回路が正常である場合、ローレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

一方で、駆動部１２－１などのＣＨ１の回路に異常があり、高い動作電流Ｉ１が流れる場合、かかる高い動作電流Ｉ１が疑似抵抗Ｒａに流れることから、高い動作電圧Ｖ１がノード４０で生じる。これにより、排他的論理和回路３８に入力される検出信号Ｅ１と選択信号Ｓ１とは一致しない。したがって、駆動部１２－１などのＣＨ１の回路に異常がある場合、ハイレベルの判定信号Ｘ１が排他的論理和回路３８から出力される。

このように、実施形態では、特定のチャンネルの発光が選択されていない場合において、かかる特定のチャンネルで高い動作電流が発生した場合でも、かかる特定のチャンネルの回路が正常であるか否かを検出することができる。

そして、全てのチャンネルの回路が正常であり、判定信号Ｘ１～Ｘｎが全てローレベルである場合、上述の図３の例と同様に、検出回路２０からはローレベルの一括判定信号Ｚが出力される。

一方で、全てのチャンネルのうち１つでも異常がある場合、判定信号Ｘ１～Ｘｎの少なくとも一つがハイレベルとなることから、検出回路２０からはハイレベルの一括判定信号Ｚが出力される。

ここまで説明したように、実施形態では、発光装置１が動作中である場合でも、異常検出モードを有効にすることにより、ドライバーチップ３における全てのチャンネルの回路が正常であるか否かを一括で検出することができる。

また、実施形態では、特定のチャンネルが選択されていない場合において、かかる特定のチャンネルの回路に異常があり、高い動作電流が発生した場合でも、かかる高い動作電流を疑似抵抗Ｒａにバイパスすることができる。したがって、実施形態によれば、特定のチャンネルが選択されていない場合に、かかる特定のチャンネルの発光素子５が誤って発光することを抑制することができる。

また、実施形態では、駆動部１２と論理回路３４の比較部との間に論理回路３４の論理積部を設けることにより、異常検出モードが有効である場合にのみ動作電圧Ｖ１を論理回路３４の比較部に入力することとした。

これにより、異常検出モードが無効である場合（すなわち、発光装置１が通常動作モードである場合）に、論理回路３４の比較部が動作することによってドライバーチップ３の消費電力が増加することを抑制することができる。特に実施形態では、論理回路３４の比較部が複数のインバータ回路で構成されていることから、論理回路３４の比較部を動作させた場合に消費電力が比較的大きいため、消費電力抑制の効果が高い。

なお、上述の実施形態では、選択信号Ｓ１をレベルシフト回路１７でレベルシフトした上で、駆動部１２－１に入力した例について示したが、選択信号Ｓ１をそのまま駆動部１２－１に入力してもよい。この場合、かかる選択信号Ｓ１のハイレベル信号は、電源電圧Ｖｃｃと同程度の電圧であればよい。

また、上述の実施形態では、ＤＡＣ１１をＶＣＳＥＬチップ２の各エリアごとに複数（たとえば、１６個）設け、それぞれのＤＡＣ１１に駆動部１２を所定の個数ずつ（たとえば、５０個ずつ）接続してもよい。

また、上述の実施形態では、駆動部１２がＰ型トランジスタで構成され、カソードが共通に接続される複数の発光素子５を駆動する例について示した。一方で、本開示は、駆動部１２がＮ型トランジスタで構成され、アノードが共通に接続される複数の発光素子５を駆動してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、
全ての前記チャンネルの異常を一括で検出する検出回路と、
を備え、
前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続される
駆動装置。
（２）
前記検出回路は、
それぞれの前記チャンネルの前記発光素子の内部抵抗を擬似的に形成する複数の疑似抵抗と、
それぞれの前記疑似抵抗に直列に接続される複数のシャントスイッチと、
を有し、
前記発光素子アレイが接続されていない場合、前記複数のシャントスイッチを全て導通させて、前記全てのチャンネルの前記発光素子の動作電圧を擬似的に生成する
前記（１）に記載の駆動装置。
（３）
前記検出回路は、
前記発光素子アレイが接続されている場合、発光が選択されていない前記チャンネルに対応する前記シャントスイッチを導通させる
前記（２）に記載の駆動装置。
（４）
前記駆動回路は、
前記チャンネルの発光の有無を選択する選択信号を生成する制御部を有し、
前記検出回路は、
前記制御部から送信される前記選択信号と、前記発光素子の動作電圧に基づいて生成される前記チャンネルの出力信号とを比較する排他的論理和回路を有する
前記（２）または（３）に記載の駆動装置。
（５）
前記検出回路は、
各チャンネルごとの前記選択信号と前記出力信号とを比較する複数の前記排他的論理和回路と、
全ての前記排他的論理和回路からの信号に基づいて、前記全てのチャンネルが正常であるか否かを一括で判定する一括判定部と、を有する
前記（４）に記載の駆動装置。
（６）
前記検出回路は、
前記動作電圧と所定のしきい値電圧とを比較して、前記出力信号を生成する比較部を有する
前記（４）または（５）に記載の駆動装置。
（７）
前記検出回路は、
前記比較部と前記排他的論理和回路との間に、前記排他的論理和回路の動作を確認するテスト信号が入力されるテスト用論理積回路を有する
前記（６）に記載の駆動装置。
（８）
複数の発光素子が設けられる発光素子アレイと、
前記複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、全ての前記チャンネルの異常を一括で検出する検出回路と、を備える駆動装置と、
を備え、
前記発光素子アレイと前記駆動装置とは、複数のマイクロバンプで電気的および機械的に接続される
発光装置。
（９）
前記発光素子アレイは、垂直共振器面発光レーザ（Vertical Cavity Surface Emitting Laser：ＶＣＳＥＬ）で構成される
前記（８）に記載の発光装置。

１発光装置
２ＶＣＳＥＬチップ（発光素子アレイの一例）
３ドライバーチップ（駆動装置の一例）
４マイクロバンプ
５発光素子
１０駆動回路
２０検出回路
３０検出部
３１Ｎ型トランジスタ（シャントスイッチの一例）
３４論理回路
３６論理積回路（テスト用論理積回路の一例）
３８排他的論理和回路
５０共通配線
Ｒａ疑似抵抗
Ｂテスト信号

Claims

複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、
全ての前記チャンネルの異常を一括で検出する検出回路と、
を備え、
前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続され、
前記検出回路は、
それぞれの前記チャンネルの前記発光素子の内部抵抗を擬似的に形成する複数の疑似抵抗と、
それぞれの前記疑似抵抗に直列に接続される複数のシャントスイッチと、
を有し、
前記発光素子アレイが接続されていない場合、前記複数のシャントスイッチを全て導通させて、全ての前記チャンネルの前記発光素子の動作電圧を擬似的に生成する
駆動装置。
前記検出回路は、
前記発光素子アレイが接続されている場合、発光が選択されていない前記チャンネルに対応する前記シャントスイッチを導通させる
請求項１に記載の駆動装置。
前記駆動回路は、
前記チャンネルの発光の有無を選択する選択信号を生成する制御部を有し、
前記検出回路は、
前記制御部から送信される前記選択信号と、前記発光素子の動作電圧に基づいて生成される前記チャンネルの出力信号とを比較する排他的論理和回路を有する
請求項１または２に記載の駆動装置。
前記検出回路は、
各チャンネルごとの前記選択信号と前記出力信号とを比較する複数の前記排他的論理和回路と、
全ての前記排他的論理和回路からの信号に基づいて、全ての前記チャンネルが正常であるか否かを一括で判定する一括判定部と、を有する
請求項３に記載の駆動装置。
前記検出回路は、
前記動作電圧と所定のしきい値電圧とを比較して、前記出力信号を生成する比較部を有する
請求項３または４に記載の駆動装置。
前記検出回路は、
前記比較部と前記排他的論理和回路との間に、前記排他的論理和回路の動作を確認するテスト信号が入力されるテスト用論理積回路を有する
請求項５に記載の駆動装置。
複数の発光素子が設けられる発光素子アレイと、
前記複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、全ての前記チャンネルの異常を一括で検出する検出回路と、を備える駆動装置と、
を備え、
前記発光素子アレイと前記駆動装置とは、複数のマイクロバンプで電気的および機械的に接続され、
前記検出回路は、
それぞれの前記チャンネルの前記発光素子の内部抵抗を擬似的に形成する複数の疑似抵抗と、
それぞれの前記疑似抵抗に直列に接続される複数のシャントスイッチと、
を有し、
前記発光素子アレイが接続されていない場合、前記複数のシャントスイッチを全て導通させて、全ての前記チャンネルの前記発光素子の動作電圧を擬似的に生成する
発光装置。
前記発光素子アレイは、垂直共振器面発光レーザ（Vertical Cavity Surface Emitting Laser：ＶＣＳＥＬ）で構成される
請求項７に記載の発光装置。