JPH063400A - テスト回路 - Google Patents
テスト回路Info
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- JPH063400A JPH063400A JP4160492A JP16049292A JPH063400A JP H063400 A JPH063400 A JP H063400A JP 4160492 A JP4160492 A JP 4160492A JP 16049292 A JP16049292 A JP 16049292A JP H063400 A JPH063400 A JP H063400A
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- JP
- Japan
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- test
- driver
- receiver
- short
- component
- Prior art date
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ネット試験で配線のオープン、ショートを検
出する。 【構成】 システムドライバと切換可能な第１テストド
ライバＤＶ１とシステムレシーバと切換可能な第１テス
トレシーバＲＶ１を設け、システムドライバと切換可能
な第２テストドライバＤＶ２とシステムレシーバと切換
可能な第２テストレシーバＲＶ２を設ける。第１テスト
ドライバＤＶ１と第２テストドライバＤＶ２に互に異な
るレベルを設定し、ショートしたときショート電圧が必
ずＨまたはＬレベルとなるようにし、入力側第１部品11
と入力側第２部品21の入力側にプルアップ抵抗またはプ
ルダウン抵抗を設ける。
出する。 【構成】 システムドライバと切換可能な第１テストド
ライバＤＶ１とシステムレシーバと切換可能な第１テス
トレシーバＲＶ１を設け、システムドライバと切換可能
な第２テストドライバＤＶ２とシステムレシーバと切換
可能な第２テストレシーバＲＶ２を設ける。第１テスト
ドライバＤＶ１と第２テストドライバＤＶ２に互に異な
るレベルを設定し、ショートしたときショート電圧が必
ずＨまたはＬレベルとなるようにし、入力側第１部品11
と入力側第２部品21の入力側にプルアップ抵抗またはプ
ルダウン抵抗を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、基板に部品搭載後のネ
ット試験のテスト回路に関する。
ット試験のテスト回路に関する。
【０００２】
【従来の技術】基板上にＬＳＩ（Large Scale IC）など
の部品を搭載して各部品間を接続する。その後、接続が
正しく行なわれたかテストする。このテストをネット試
験と言う。つまり、部品をプリント板に搭載し、これら
を組み合せ装置として完成してゆく各ステップにおい
て、各試験が実施されるが、ネット試験とは、プリント
板レベルの試験の１つであり、各種部品がプリント板に
搭載される際の製造不良を排除することを目的とした試
験である。ここで言う製造不良とは部品のピンの半田未
着、ピン間ショート、配線の断線やショートを言う。
の部品を搭載して各部品間を接続する。その後、接続が
正しく行なわれたかテストする。このテストをネット試
験と言う。つまり、部品をプリント板に搭載し、これら
を組み合せ装置として完成してゆく各ステップにおい
て、各試験が実施されるが、ネット試験とは、プリント
板レベルの試験の１つであり、各種部品がプリント板に
搭載される際の製造不良を排除することを目的とした試
験である。ここで言う製造不良とは部品のピンの半田未
着、ピン間ショート、配線の断線やショートを言う。
【０００３】図７は部品間の配線を説明する図である。
部品間の配線をネット（又はワイヤ）と言う。ネットに
は部品のドライバ（これを後述するテストドライバと区
別するためシステムドライバと以降称する）とレシーバ
（これを後述するテストレシーバと区別するためシステ
ムレシーバと以降称する）が接続される。
部品間の配線をネット（又はワイヤ）と言う。ネットに
は部品のドライバ（これを後述するテストドライバと区
別するためシステムドライバと以降称する）とレシーバ
（これを後述するテストレシーバと区別するためシステ
ムレシーバと以降称する）が接続される。
【０００４】従来、一般的には以下の手順によりネット
試験が行なわれていた。 着目ネットを定め、ドライバ出力をＬとし、他のネッ
トのドライバ出力を全てＨとなるようにスキャン・イン
を行う。 レシーバ側のピン・データ取り込みクロックを発生さ
せ、ネット情報をスキャンＦＦ（フリップ・フロップ）
に取り込む。 スキャン・アウト動作を実行し、期待値との比較、判
定を行う。
試験が行なわれていた。 着目ネットを定め、ドライバ出力をＬとし、他のネッ
トのドライバ出力を全てＨとなるようにスキャン・イン
を行う。 レシーバ側のピン・データ取り込みクロックを発生さ
せ、ネット情報をスキャンＦＦ（フリップ・フロップ）
に取り込む。 スキャン・アウト動作を実行し、期待値との比較、判
定を行う。
【０００５】ここでスキャン・インとは試験のために、
正規の回路とは別の回路からデータを与えることであ
り、この場合、ドライバ出力をＬ、他のドライバ出力を
Ｈにすることである。また、スキャンＦＦとはスキャン
・インした結果を取り出すフリップ・フロップを言う。
このスキャンＦＦは正規の回路とは別に設けた回路であ
り、このようにしてスキャン・インした結果を取り出す
ことをスキャン・アウトと言う。
正規の回路とは別の回路からデータを与えることであ
り、この場合、ドライバ出力をＬ、他のドライバ出力を
Ｈにすることである。また、スキャンＦＦとはスキャン
・インした結果を取り出すフリップ・フロップを言う。
このスキャンＦＦは正規の回路とは別に設けた回路であ
り、このようにしてスキャン・インした結果を取り出す
ことをスキャン・アウトと言う。
【０００６】
【発明が解決しようとする課題】このネット試験におい
て、ネットが何らかの要因でオープンもしくはショート
となった場合、その確認が完全ではない場合がある。具
体的には次のような場合である。
て、ネットが何らかの要因でオープンもしくはショート
となった場合、その確認が完全ではない場合がある。具
体的には次のような場合である。
【０００７】オープン時 ＣＭＯＳ構造での入力オープは、動作が不安定となり、
ノイズ等でＨにもＬにもなり得る。 ショート時 ネット間ショートはドライバ間ショートと同一現象とな
り、ショート時の電圧は各ドライバの直流駆動能力に依
存する。この電圧値により、レシーバの論理値（Ｈまた
はＬ）が決定されるため、一定の論理値に常になるとは
かぎらない。
ノイズ等でＨにもＬにもなり得る。 ショート時 ネット間ショートはドライバ間ショートと同一現象とな
り、ショート時の電圧は各ドライバの直流駆動能力に依
存する。この電圧値により、レシーバの論理値（Ｈまた
はＬ）が決定されるため、一定の論理値に常になるとは
かぎらない。
【０００８】図３はドライバの直流駆動能力にショート
時の電圧値が依存することを説明する図である。ここで
は、Ｒ１〜Ｒ４はＣＭＯＳのインバータを構成するトラ
ンジスタのオン抵抗を表わす。ドライバＡではＲ１がオ
ンし、ドライバＢではＲ４がオンしているとする。この
時、ネットＡとネットＢがショートした場合、レシーバ
における電圧値Vshortは図に示すようにＲ１，Ｒ４の分
割値で表わされる。
時の電圧値が依存することを説明する図である。ここで
は、Ｒ１〜Ｒ４はＣＭＯＳのインバータを構成するトラ
ンジスタのオン抵抗を表わす。ドライバＡではＲ１がオ
ンし、ドライバＢではＲ４がオンしているとする。この
時、ネットＡとネットＢがショートした場合、レシーバ
における電圧値Vshortは図に示すようにＲ１，Ｒ４の分
割値で表わされる。
【０００９】本発明は、上述の問題点に鑑みてなされた
もので、ネット試験において、配線のオープンやショー
トを検出できるテスト回路を提供することを目的とす
る。
もので、ネット試験において、配線のオープンやショー
トを検出できるテスト回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、出力側第１部品の出力端と入力側第１部品の入力端
を接続し、出力側第２部品の出力端と入力側第２部品の
入力端を接続した回路のネット試験のテスト回路におい
て、前記出力側第１部品のシステムドライバと切換可能
に第１テストドライバを設けると共に前記入力側第１部
品のシステムレシーバと切換可能に第１テストレシーバ
を設け、前記出力側第２部品のシステムドライバと切換
可能に第２テストドライバを設けると共に前記入力側第
２部品のシステムレシーバと切換可能に第２テストレシ
ーバを設け、前記第１テストドライバと前記第２テスト
ドライバに互に異なるレベルを設定しショートしたとき
ショート電圧が必ずＨレベルまたはＬレベルとなるよう
にし、前記入力側第１部品の入力端および前記入力側第
２部品の入力端にプルアップ抵抗またはプルダウン抵抗
を接続したものである。
め、出力側第１部品の出力端と入力側第１部品の入力端
を接続し、出力側第２部品の出力端と入力側第２部品の
入力端を接続した回路のネット試験のテスト回路におい
て、前記出力側第１部品のシステムドライバと切換可能
に第１テストドライバを設けると共に前記入力側第１部
品のシステムレシーバと切換可能に第１テストレシーバ
を設け、前記出力側第２部品のシステムドライバと切換
可能に第２テストドライバを設けると共に前記入力側第
２部品のシステムレシーバと切換可能に第２テストレシ
ーバを設け、前記第１テストドライバと前記第２テスト
ドライバに互に異なるレベルを設定しショートしたとき
ショート電圧が必ずＨレベルまたはＬレベルとなるよう
にし、前記入力側第１部品の入力端および前記入力側第
２部品の入力端にプルアップ抵抗またはプルダウン抵抗
を接続したものである。
【００１１】また、前記第１テストドライバと前記第２
テストドライバをＣＭＯＳの各構成トランジスタのサイ
ズを調整することにより、前記第１テストドライバと前
記第２テストドライバに互に異なるレベルを設定しショ
ートしたとき必ずＨレベルまたはＬレベルが表われるよ
うにする。
テストドライバをＣＭＯＳの各構成トランジスタのサイ
ズを調整することにより、前記第１テストドライバと前
記第２テストドライバに互に異なるレベルを設定しショ
ートしたとき必ずＨレベルまたはＬレベルが表われるよ
うにする。
【００１２】また、前記プルアップ抵抗または前記プル
ダウン抵抗として拡散抵抗またはアクティブ抵抗を用い
るものである。
ダウン抵抗として拡散抵抗またはアクティブ抵抗を用い
るものである。
【００１３】
【作用】テスト時に切り換え、第１テストドライバと第
１テストレシーバ、第２テストドライバと第２テストレ
シーバが接続するようにする。第１テストドライバには
Ｈを第２テストドライバにはＬを設定し、ショートした
ときショート電圧がＬレベルとなるように設定する。ま
た入力側第１部品の入力端、入力側第２部品の入力端は
プルアップ抵抗を接続してあるとする。これによりネッ
トオープン時にレシーバ入力の電圧レベルを確定する。
この場合、配線が正常であれば第１テストレシーバには
Ｈが、第２テストレシーバにはＬが表われる。両者の配
線がショートしていると、当然両レシーバ共Ｌとなる。
第１テストレシーバは正常であればＨとなるのがＬとな
るのでショートしている可能性が高い。そこで今度は第
１テストドライバをＬ、第２テストドライバをＨとして
みる。すると正常であれば第１テストレシーバはＬ、第
２テストレシーバはＨとなるが、ショートしているので
共にＬとなる。これによりショートしていることが確認
できる。
１テストレシーバ、第２テストドライバと第２テストレ
シーバが接続するようにする。第１テストドライバには
Ｈを第２テストドライバにはＬを設定し、ショートした
ときショート電圧がＬレベルとなるように設定する。ま
た入力側第１部品の入力端、入力側第２部品の入力端は
プルアップ抵抗を接続してあるとする。これによりネッ
トオープン時にレシーバ入力の電圧レベルを確定する。
この場合、配線が正常であれば第１テストレシーバには
Ｈが、第２テストレシーバにはＬが表われる。両者の配
線がショートしていると、当然両レシーバ共Ｌとなる。
第１テストレシーバは正常であればＨとなるのがＬとな
るのでショートしている可能性が高い。そこで今度は第
１テストドライバをＬ、第２テストドライバをＨとして
みる。すると正常であれば第１テストレシーバはＬ、第
２テストレシーバはＨとなるが、ショートしているので
共にＬとなる。これによりショートしていることが確認
できる。
【００１４】次に配線がオープンしている場合について
考える。第１テストドライバをＨに第２テストドライバ
をＬに設定する。第１テストレシーバがＨとなり第２テ
ストレシーバもＨとなったとすると、第２部品の配線は
オープンしていることがわかるが、第１部品の配線は正
常時、オープン時共にＨとなるので、オープンか否か判
別できない。そこで、第１テストドライバをＬ、第２テ
ストドライバをＨとする。この場合、第１テストレシー
バがＬとなれば、正常であり、Ｈとなれば第１部品の配
線もオープンしていることになる。なお、第２テストレ
シーバはオープンしているためＨとなるが、正常のとき
もＨである。しかし前のテストでオープンとわかってい
るのでオープンしたためのＨであるとわかる。これによ
り、第１部品の配線、第２部品の配線それぞれがオープ
ンしているか否か判別することができる。以上のテスト
はショート時のショート電圧の値をＬとし、プルアップ
抵抗を用いたが、ＬをＨとしたり、プルダウン抵抗を用
いても同様にショートやオープンを判断することができ
る。
考える。第１テストドライバをＨに第２テストドライバ
をＬに設定する。第１テストレシーバがＨとなり第２テ
ストレシーバもＨとなったとすると、第２部品の配線は
オープンしていることがわかるが、第１部品の配線は正
常時、オープン時共にＨとなるので、オープンか否か判
別できない。そこで、第１テストドライバをＬ、第２テ
ストドライバをＨとする。この場合、第１テストレシー
バがＬとなれば、正常であり、Ｈとなれば第１部品の配
線もオープンしていることになる。なお、第２テストレ
シーバはオープンしているためＨとなるが、正常のとき
もＨである。しかし前のテストでオープンとわかってい
るのでオープンしたためのＨであるとわかる。これによ
り、第１部品の配線、第２部品の配線それぞれがオープ
ンしているか否か判別することができる。以上のテスト
はショート時のショート電圧の値をＬとし、プルアップ
抵抗を用いたが、ＬをＨとしたり、プルダウン抵抗を用
いても同様にショートやオープンを判断することができ
る。
【００１５】また、ショートしたとき、ショート電圧が
必ずＨかＬになるようにする方法として、各テストドラ
イバをＣＭＯＳのインバータ回路で構成し、各構成トラ
ンジスタのサイズを調整することにより実現する。図３
で説明したように例えば、第１テストドライバをＬ、第
２テストドライバをＨと設定すると、ショートした場合
の電圧値はVshortで表わされ、オン抵抗Ｒ１，Ｒ４の値
を設定することによりVshortをＨかＬとすることができ
る。第１テストドライバをＨ，第２テストドライバをＬ
としたときはオン抵抗Ｒ２，Ｒ３を設定するようにすれ
ばよい。
必ずＨかＬになるようにする方法として、各テストドラ
イバをＣＭＯＳのインバータ回路で構成し、各構成トラ
ンジスタのサイズを調整することにより実現する。図３
で説明したように例えば、第１テストドライバをＬ、第
２テストドライバをＨと設定すると、ショートした場合
の電圧値はVshortで表わされ、オン抵抗Ｒ１，Ｒ４の値
を設定することによりVshortをＨかＬとすることができ
る。第１テストドライバをＨ，第２テストドライバをＬ
としたときはオン抵抗Ｒ２，Ｒ３を設定するようにすれ
ばよい。
【００１６】また、プルアップ抵抗やプルダウン抵抗と
して、ＬＳＩ製造時生成した拡散抵抗を用いたり、また
トランジスタのオン抵抗を用いることもできる。
して、ＬＳＩ製造時生成した拡散抵抗を用いたり、また
トランジスタのオン抵抗を用いることもできる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本実施例のテスト回路を示す図である。出
力側第１部品10と入力側第１部品11はネット１により接
続されている。出力側第１部品10ではシステムドライバ
と切換可能に第１テストドライバＤＶ１が設けられ、入
力側第１部品11には、入力端にプルアップ抵抗12が接続
され、システムレシーバと切換可能に第１テストレシー
バＲＶ１が設けられている。同様に、出力側第２部品20
と入力側第２部品21がネット２により接続され、出力側
第２部品20ではシステムドライバと切換可能に第２テス
トドライバＤＶ２が設けられ、入力側第２部品21には、
入力端にプルアップ抵抗22が接続され、システムレシー
バと切換可能に第２テストレシーバＲＶ２が設けられて
いる。
する。図１は本実施例のテスト回路を示す図である。出
力側第１部品10と入力側第１部品11はネット１により接
続されている。出力側第１部品10ではシステムドライバ
と切換可能に第１テストドライバＤＶ１が設けられ、入
力側第１部品11には、入力端にプルアップ抵抗12が接続
され、システムレシーバと切換可能に第１テストレシー
バＲＶ１が設けられている。同様に、出力側第２部品20
と入力側第２部品21がネット２により接続され、出力側
第２部品20ではシステムドライバと切換可能に第２テス
トドライバＤＶ２が設けられ、入力側第２部品21には、
入力端にプルアップ抵抗22が接続され、システムレシー
バと切換可能に第２テストレシーバＲＶ２が設けられて
いる。
【００１８】図２はシステムドライバとテストドライバ
の切換機構を示す図である。スイッチＳＷ１，ＳＷ２は
制御信号により作動し、テストドライバＴＤＶと、シス
テムドライバＳＤＶを切換える。スキャンＦＦはテスト
ドライバＴＤＶにＨ又はＬをスキャン・インするフリッ
プ・フロップである。（ａ）は構成を示し、（ｂ）が切
換モードを示す。なお、システムレシーバとテストレシ
ーバの切換えも同様である。
の切換機構を示す図である。スイッチＳＷ１，ＳＷ２は
制御信号により作動し、テストドライバＴＤＶと、シス
テムドライバＳＤＶを切換える。スキャンＦＦはテスト
ドライバＴＤＶにＨ又はＬをスキャン・インするフリッ
プ・フロップである。（ａ）は構成を示し、（ｂ）が切
換モードを示す。なお、システムレシーバとテストレシ
ーバの切換えも同様である。
【００１９】図３はＣＭＯＳのインバータで構成された
第１テストドライバ（ドライバＡ）と第２テストドライ
バ（ドライバＢ）とがショートし、その時Ｒ１とＲ４と
がオンした時のショート電圧を説明する図である。ここ
でＲ１〜Ｒ４とはトランジスタがオンしたときのオン抵
抗を表わす。Vshortはショートした場合の電圧でこの値
はＲ１，Ｒ４の値によって決まる。
第１テストドライバ（ドライバＡ）と第２テストドライ
バ（ドライバＢ）とがショートし、その時Ｒ１とＲ４と
がオンした時のショート電圧を説明する図である。ここ
でＲ１〜Ｒ４とはトランジスタがオンしたときのオン抵
抗を表わす。Vshortはショートした場合の電圧でこの値
はＲ１，Ｒ４の値によって決まる。
【００２０】図４はこの電圧VshortをＨまたはＬとする
ためにＲ１，Ｒ４に要求される特性を説明する図であ
る。（ａ）は第１テストドライバにＬ，第２テストドラ
イバにＨを入力したとき、Ｒ１，Ｒ４に電流が流れる状
態を示す。（ｂ）はこのＲ１，Ｒ４の特性とその組み合
せによってショート電圧をＨまたはＬに設定する方法を
示す。細い線で示したＲ１，Ｒ４の特性の場合、ショー
ト電圧はＬとなり、太い線で示したＲ１，Ｒ４の特性の
場合、ショート電圧はＨとなる。以上の説明はＲ１，Ｒ
４の場合についてであるが、第１テストドライバにＨ，
第２テストドライバにＬを入力するとＲ２，Ｒ３が動作
し、Ｒ２，Ｒ３についても（ｂ）と同様な特性を設定す
ることによりショート電圧をＨ又はＬに設定することが
できる。
ためにＲ１，Ｒ４に要求される特性を説明する図であ
る。（ａ）は第１テストドライバにＬ，第２テストドラ
イバにＨを入力したとき、Ｒ１，Ｒ４に電流が流れる状
態を示す。（ｂ）はこのＲ１，Ｒ４の特性とその組み合
せによってショート電圧をＨまたはＬに設定する方法を
示す。細い線で示したＲ１，Ｒ４の特性の場合、ショー
ト電圧はＬとなり、太い線で示したＲ１，Ｒ４の特性の
場合、ショート電圧はＨとなる。以上の説明はＲ１，Ｒ
４の場合についてであるが、第１テストドライバにＨ，
第２テストドライバにＬを入力するとＲ２，Ｒ３が動作
し、Ｒ２，Ｒ３についても（ｂ）と同様な特性を設定す
ることによりショート電圧をＨ又はＬに設定することが
できる。
【００２１】図５は入力側第１部品，入力側第２部品の
入力端をプルアップまたはプルダウンする抵抗の構成を
示す図である。（ａ）は拡散抵抗で、アルミのＡ端子と
Ｂ端子間の抵抗を示し、（ｂ）はアクティブ抵抗で、ト
ランジスタとしてオンしたときの抵抗を示す図である。
入力端をプルアップまたはプルダウンする抵抗の構成を
示す図である。（ａ）は拡散抵抗で、アルミのＡ端子と
Ｂ端子間の抵抗を示し、（ｂ）はアクティブ抵抗で、ト
ランジスタとしてオンしたときの抵抗を示す図である。
【００２２】次に図１に示したテスト回路の動作につい
て説明する。前提条件として、第１テストドライバＤＶ
１と第２テストドライバＤＶ２がショートしたとき、シ
ョート電圧はＬとなるよう、図３，図４に説明した方法
で設定される。また、プルアップ抵抗12，22が接続され
ている。このようにして、第１テストドライバＤＶ１に
Ｈ、第２テストドライバＤＶ２にＬをスキャン・イン
し、第１テストレシーバＲＶ１，第２テストレシーバＲ
Ｖ２の値を調べる。同様に第１テストドライバＤＶ１を
Ｌ，第２テストドライバＤＶ２をＨとして第１テストレ
シーバＲＶ１，第２テストレシーバＲＶ２の値を調べ
る。
て説明する。前提条件として、第１テストドライバＤＶ
１と第２テストドライバＤＶ２がショートしたとき、シ
ョート電圧はＬとなるよう、図３，図４に説明した方法
で設定される。また、プルアップ抵抗12，22が接続され
ている。このようにして、第１テストドライバＤＶ１に
Ｈ、第２テストドライバＤＶ２にＬをスキャン・イン
し、第１テストレシーバＲＶ１，第２テストレシーバＲ
Ｖ２の値を調べる。同様に第１テストドライバＤＶ１を
Ｌ，第２テストドライバＤＶ２をＨとして第１テストレ
シーバＲＶ１，第２テストレシーバＲＶ２の値を調べ
る。
【００２３】図６はテスト結果と判定をまとめたもの
で、これに基づきネット１，ネット２のオープン、ショ
ートを判定できる。ドライブ・データとレシーブ・デー
タＲＶ１，ＲＶ２とから判定を行う。例えばテスト結果
はＤＶ１＝Ｈ，ＤＶ２＝ＬでＲＶ１＝Ｈとなったと
き、ネット１は正常またはオープンであり、ＲＶ２＝Ｌ
よりネット２は正常と判断される。しかしネット１は正
常かオープンか判別できない。そこでテスト結果をみ
るとＲＶ１＝Ｌでネット１は正常、ＲＶ２＝Ｈでネット
２は正常またはオープンと判定される。とによりネ
ット１，ネット２共正常であると判定される。
で、これに基づきネット１，ネット２のオープン、ショ
ートを判定できる。ドライブ・データとレシーブ・デー
タＲＶ１，ＲＶ２とから判定を行う。例えばテスト結果
はＤＶ１＝Ｈ，ＤＶ２＝ＬでＲＶ１＝Ｈとなったと
き、ネット１は正常またはオープンであり、ＲＶ２＝Ｌ
よりネット２は正常と判断される。しかしネット１は正
常かオープンか判別できない。そこでテスト結果をみ
るとＲＶ１＝Ｌでネット１は正常、ＲＶ２＝Ｈでネット
２は正常またはオープンと判定される。とによりネ
ット１，ネット２共正常であると判定される。
【００２４】同様にして判定を行うと、次のようにな
る。 ，よりネット１正常、ネット２正常 ，よりネット１正常、ネット２オープン ，よりネット１オープン、ネット２正常 ，よりネット１オープン、ネット２オープン ，よりネット１とネット２ショート
る。 ，よりネット１正常、ネット２正常 ，よりネット１正常、ネット２オープン ，よりネット１オープン、ネット２正常 ，よりネット１オープン、ネット２オープン ，よりネット１とネット２ショート
【００２５】以上のようにドライバＤＶ１とＤＶ２を互
に異なるレベルを設定することにより各ネットのオープ
ン、ショートを判別できる。本実施例では２つのネット
についてのみ着目した内容であるが、多ネットの場合も
同様な手法によりオープン、ショートの判定が可能であ
る。
に異なるレベルを設定することにより各ネットのオープ
ン、ショートを判別できる。本実施例では２つのネット
についてのみ着目した内容であるが、多ネットの場合も
同様な手法によりオープン、ショートの判定が可能であ
る。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
は、テストドライバ間でショートしたときＨかＬかのい
ずれかのレベルになるよう設定すると共にレシーバ側に
プルアップ抵抗またはプルダウン抵抗を設けることによ
り、各ネットのオープン、ショートを判定することがで
きる。
は、テストドライバ間でショートしたときＨかＬかのい
ずれかのレベルになるよう設定すると共にレシーバ側に
プルアップ抵抗またはプルダウン抵抗を設けることによ
り、各ネットのオープン、ショートを判定することがで
きる。
【図１】本発明の実施例の構成を示す図である。
【図２】テストドライバとシステムドライバの切換え構
成を示す図である。
成を示す図である。
【図３】ドライバＡとＢがショートしたときのショート
電圧の算出方法を説明する図である。
電圧の算出方法を説明する図である。
【図４】２つのテストドライバがショートしたときショ
ート電圧を決める上での各トランジスタの特性を説明す
る図である。
ート電圧を決める上での各トランジスタの特性を説明す
る図である。
【図５】プルアップ抵抗、プルダウン抵抗の製造の説明
図である。
図である。
【図６】本実施例のテスト結果と判定を示す図である。
【図７】ドライバ、レシーバ、ネットを説明する図であ
る。
る。
10 出力側第１部品 11 入力側第１部品 12，22 プルアップ抵抗 20 出力側第２部品 21 入力側第２部品
Claims (3)
- 【請求項１】 出力側第１部品の出力端と入力側第１部
品の入力端を接続し、出力側第２部品の出力端と入力側
第２部品の入力端を接続した回路のネット試験のテスト
回路において、前記出力側第１部品のシステムドライバ
と切換可能に第１テストドライバを設けると共に前記入
力側第１部品のシステムレシーバと切換可能に第１テス
トレシーバを設け、前記出力側第２部品のシステムドラ
イバと切換可能に第２テストドライバを設けると共に前
記入力側第２部品のシステムレシーバと切換可能に第２
テストレシーバを設け、前記第１テストドライバと前記
第２テストドライバに互に異なるレベルを設定しショー
トしたときショート電圧が必ずＨレベルまたはＬレベル
となるようにし、前記入力側第１部品の入力端および前
記入力側第２部品の入力端にプルアップ抵抗またはプル
ダウン抵抗を接続したことを特徴とするテスト回路。 - 【請求項２】 前記第１テストドライバと前記第２テス
トドライバの各構成トランジスタのサイズを調整するこ
とにより、前記第１テストドライバと前記第２テストド
ライバに互に異なるレベルを設定しショートしたとき必
ずＨレベルまたはＬレベルが表われるようにしたことを
特徴とする請求項１記載のテスト回路。 - 【請求項３】 前記プルアップ抵抗または前記プルダウ
ン抵抗として拡散抵抗またはアクティブ抵抗を用いるこ
とを特徴とする請求項１記載のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160492A JPH063400A (ja) | 1992-06-19 | 1992-06-19 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160492A JPH063400A (ja) | 1992-06-19 | 1992-06-19 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063400A true JPH063400A (ja) | 1994-01-11 |
Family
ID=15716114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160492A Withdrawn JPH063400A (ja) | 1992-06-19 | 1992-06-19 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063400A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
| WO2016170678A1 (ja) * | 2015-04-24 | 2016-10-27 | 株式会社日立製作所 | 半導体装置およびマルチチップモジュール |
| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
| KR20200087410A (ko) * | 2019-01-11 | 2020-07-21 | 삼성전자주식회사 | 멀티 칩 패키지 |
-
1992
- 1992-06-19 JP JP4160492A patent/JPH063400A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006339338A (ja) * | 2005-06-01 | 2006-12-14 | Elpida Memory Inc | 半導体装置 |
| JP4618598B2 (ja) * | 2005-06-01 | 2011-01-26 | エルピーダメモリ株式会社 | 半導体装置 |
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| JPWO2016170678A1 (ja) * | 2015-04-24 | 2017-04-27 | 株式会社日立製作所 | 半導体装置およびマルチチップモジュール |
| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
| CN107015094B (zh) * | 2016-01-28 | 2019-09-06 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
| US10509070B2 (en) | 2016-01-28 | 2019-12-17 | Samsung Electronics Co., Ltd. | Short circuit detecting device of stacked memory chips and method thereof |
| KR20200087410A (ko) * | 2019-01-11 | 2020-07-21 | 삼성전자주식회사 | 멀티 칩 패키지 |
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