CN107015094B - 堆叠式存储器芯片的短路检测器件及其方法 - Google Patents

堆叠式存储器芯片的短路检测器件及其方法 Download PDF

Info

Publication number
CN107015094B
CN107015094B CN201710061506.7A CN201710061506A CN107015094B CN 107015094 B CN107015094 B CN 107015094B CN 201710061506 A CN201710061506 A CN 201710061506A CN 107015094 B CN107015094 B CN 107015094B
Authority
CN
China
Prior art keywords
circuit
output
test
short
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710061506.7A
Other languages
English (en)
Other versions
CN107015094A (zh
Inventor
尹元柱
姜锡龙
柳慧承
李贤义
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107015094A publication Critical patent/CN107015094A/zh
Application granted granted Critical
Publication of CN107015094B publication Critical patent/CN107015094B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

公开了一种用于检测相邻微凸块之间的短路的方法和器件。所述方法包括：设置与微凸块相连的数据输出电路的上拉驱动器和下拉驱动器的输出以适于测试类型；以及确定是否生成短路。

Description

堆叠式存储器芯片的短路检测器件及其方法
相关申请的交叉引用
本申请要求于2016年1月28日在韩国知识产权局提交的韩国专利申请号10-2016-0010749的优先权，其全部内容通过引用结合在此。
背景技术
本发明构思的示例实施例涉及在堆叠式存储器芯片中检测短路(或可替代地，电连接)。例如，至少部分示例实施例涉及一种用于检测由于堆叠式存储器芯片中相邻微凸块之间的短路引起的错误芯片操作的技术。
通常，通过使用各种半导体工艺来处理晶片来制造半导体芯片，并且通过封装这些半导体芯片来制造半导体封装。可以使用键合线、凸块或微凸块连接半导体芯片和半导体封装。出于这个原因，可能令人期望的是，在进行半导体封装工艺之前，测试凸块是否与半导体芯片正常连接。
发明内容
本发明构思的示例实施例提供了一种能够检测相邻微凸块之间的短路的器件和/或方法，从而降低了由于每个凸块或微凸块(下文被称为“微凸块”)和与其相邻的微凸块之间的短路引起的存储器芯片的异常操作的概率。具体地，由于一些微凸块位于堆叠式存储器芯片之间，因此，可能难以通过外部的物理探测来测试这些微凸块。相应地，本发明构思的示例实施例提供了一种通过每个存储器芯片中包括的测试电路来测试相邻微凸块之间的短路的方法。
本发明构思的示例实施例的一个方面指向为半导体芯片微凸块提供短路检测电路，所述半导体芯片微凸块包括：多个数据输入/输出垫片DQ_PAD，所述多个数据输入/输出垫片(pad)连接至多个微凸块；多个数据输出电路，每个数据输出电路包括上拉驱动器和下拉驱动器，并且驱动所述数据输入/输出垫片；上拉驱动器输出控制电路，所述上拉驱动器输出控制电路被配置为选择关断状态、弱接通状态和强接通状态中的一种状态作为上拉驱动器的输出；下拉驱动器输出控制电路，所述下拉驱动器输出控制电路被配置为选择所述关断状态、所述弱接通状态和所述强接通状态中的一种状态，其中，根据所述选择的状态、测试输入数据存储电路和测试输出数据存储电路驱动下拉驱动器的输出。基于微凸块短路测试类型，将每个数据输出电路的上拉驱动器和下拉驱动器的输出设置为关断状态、弱接通状态和强接通状态中的一种。
本发明构思的示例实施例的另一个方面指向提供半导体封装，所述半导体封装包括：第一半导体器件，所述第一半导体器件与多个微凸块相连；以及第二半导体器件，所述第二半导体器件与所述多个微凸块相连，并且垂直堆叠在所述第一半导体器件上，多个大凸块(bulk bump)通过穿透硅通孔与所述多个微凸块相连。所述第二半导体器件包括用于半导体芯片微凸块的短路检测电路，所述半导体芯片微凸块包括：多个数据输入/输出垫片，所述多个数据输入/输出垫片连接至所述多个微凸块；多个数据输出电路，每个数据输出电路包括上拉驱动器和下拉驱动器，并且驱动所述数据输入/输出垫片；上拉驱动器输出控制电路，所述上拉驱动器输出控制电路被配置为选择关断状态、弱接通状态和强接通状态中的一种状态，并且根据所述选择的状态操作上拉驱动器的输出；下拉驱动器输出控制电路，所述下拉驱动器输出控制电路被配置为选择所述关断状态、所述弱接通状态和所述强接通状态中的一种状态，其中，根据所述选择的状态、测试输入数据存储电路和测试输出数据存储电路驱动下拉驱动器的输出。基于微凸块短路测试类型，将每个数据输出电路的上拉驱动器和下拉驱动器的输出设置为关断状态、弱接通状态和强接通状态中的一种。
本发明构思的示例实施例的又另一个方面指向提供半导体芯片的微凸块短路检测方法。所述方法包括：为包括多个微凸块的半导体芯片提供微凸块短路测试信号；基于微凸块短路测试类型，将多个数据输出电路中的每一个的上拉驱动器和下拉驱动器的输出设置为关断状态、弱接通状态和强接通状态中的一种；将测试输入存储在测试输入数据存储电路中；驱动数据输出电路；存储测试输出数据存储电路中的所述数据输出电路中的每一个的输出；输出测试输出数据存储电路中的测试输出；以及通过将所述测试输入和所述测试输出进行比较来检测微凸块短路。
所述微凸块短路测试类型可以包括以下各项中的至少一项：测试微凸块与接地电压之间的短路的操作、测试微凸块与电源电压之间的短路的操作以及测试相邻微凸块之间的短路的操作。
附图说明
上述和其他目的及特征从参考如下附图的以下说明中将变得显而易见，其中，除非另外说明，否则在各种附图中，相同的参考数字指代相同的部分，并且其中：
图1是截面视图，示出了包括微凸块的半导体封装；
图2是框图，示出了根据本发明构思的示例实施例的微凸块短路检测电路；
图3是图2的数据输出电路的详图；
图4是框图，示出了根据本发明构思的示例实施例的上拉输出控制电路；
图5是框图，示出了根据本发明构思的示例实施例的下拉输出控制电路；
图6是框图，示出了根据本发明构思的示例实施例的测试输入数据存储电路；
图7是框图，示出了根据本发明构思的示例实施例的测试输出数据存储电路；
图8A示出了上拉输出控制电路的操作，执行该操作来将上拉驱动器的输出设置为弱接通状态，以用于检测微凸块与接地电压之间的短路；
图8B示出了下拉输出控制电路的操作，执行该操作来将下拉驱动器的输出设置为关断状态，以用于检测微凸块与接地电压之间的短路；
图8C示出了存储测试输入以用于检测测试输入数据存储电路中的微凸块与接地电压之间的短路的操作；
图8D是用于描述微凸块与接地电压之间生成的短路的情况的图；
图9A示出了上拉输出控制电路的操作，执行该操作来将上拉驱动器的输出设置为关断状态，以用于检测微凸块与电源电压之间的短路；
图9B示出了下拉输出控制电路的操作，执行该操作来将下拉驱动器的输出设置为弱接通状态，以用于检测微凸块与电源电压之间的短路；
图9C示出了存储测试输入以用于检测测试输入数据存储电路中的微凸块与电源电压之间的短路的操作；
图9D是用于描述微凸块与电源电压之间生成短路的情况的图；
图10A是示出了用于检测相邻微凸块之间的短路的受害线(victim)和攻击线(aggressors)的安排的图；
图10B示出了上拉输出控制电路的操作，执行该操作来将连接至受害线的上拉驱动器的输出设置为弱接通状态，以用于检测相邻微凸块之间的短路；
图10C示出了下拉输出控制电路的操作，执行该操作来将连接至受害线的下拉驱动器的输出设置为关断状态，以用于检测相邻微凸块之间的短路；
图10D示出了上拉输出控制电路的操作，执行该操作来将连接至攻击线的数据输出电路的上拉驱动器的输出设置为关断状态，以用于检测相邻微凸块之间的短路；
图10E示出了下拉输出控制电路的操作，执行该操作来将连接至攻击线的下拉驱动器的输出设置为强接通状态，以用于检测相邻微凸块之间的短路；
图10F是示出了用于检测相邻微凸块之间的短路的测试输入存储操作的图；
图10G是示出了当相邻微凸块彼此电连接时存储在测试数据输出存储电路中的数据的图；以及
图11是流程图，示出了根据本发明构思的示例实施例的短路检测方法。
具体实施方式
在本说明书中，“ON(开)”可以意味着多个半导体器件、电路等正在工作或者电信号流过这些半导体器件、电路等，“OFF(关)”可以意味着多个半导体器件、电路等不工作或电信号不流过这些半导体器件、电路等。
图1是截面视图，示出了包括微凸块的半导体封装。
参照图1，包括多个微凸块的半导体封装10可以被配置成使得第一半导体器件110和第二半导体器件120堆叠在封装板100上。第一半导体器件110和第二半导体器件120可以通过微凸块114和124电连接。
第一和第二半导体器件110和120中的至少一项可以是存储器器件。在一些示例实施例中，如下所述，第一半导体器件110可以是逻辑芯片，并且第二半导体器件120可以是存储器器件。然而，示例实施例不限于此。第一和第二半导体器件110和120中的每个可以使用逻辑芯片来实现。
第一半导体器件110可以是以面朝上结构安装在封装板100上的逻辑芯片，第一半导体器件110的一个表面(或无源表面)113朝向封装板100，其相反表面(或无源表面)111朝向第二半导体器件120。第一半导体器件110的有源表面111上可以形成集成电路图案。
芯片垫片上形成微凸块114，该芯片垫片形成在第一半导体器件110的有源表面111上。微凸块114可以是半球形或凸形，并且可以包含镍(Ni)、金(Au)、铜(Cu)或焊料合金。微凸块114可以具有范围从8至50微米(um)的直径。
第一半导体器件110的微凸块114可以在衬底112的中心部分处形成。微凸块114电连接至第二半导体器件120，并且用于内部输入/输出。在本说明书中，术语“内部输入/输出”可以意味着芯片之间的数据输入/输出。也就是说，术语“内部输入/输出”可以意味着第一和第二半导体器件110和120之间的数据输入/输出。
在第一半导体器件110中，衬底112可以包括用于外部输入/输出的至少一个或多个穿透硅通孔(TSV)116。在本说明书中，术语“外部输入/输出”可以意味着芯片与封装板之间的数据输入/输出，也就是说，第二半导体器件120和封装板100之间的数据输入/输出。
至少一个或多个TSV 116可以通过使用传导性材料填充在衬底112的中心部分处形成的孔来形成。
第二半导体器件120可以是安装在第一半导体器件110的有源表面111上的存储器或逻辑器件。第二半导体器件120的微凸块124可以在衬底的中心部分处形成。
第二半导体器件120可以由至少一个或多个微凸块124电连接至第一半导体器件110。第二半导体器件120的微凸块124和第一半导体器件110的微凸块114可以彼此连接。例如，第二半导体器件120可以以倒装芯片(flip-chip)的方式安装在第一半导体器件110上。
可替代地，第一半导体器件110和第二半导体器件120可以是异构芯片或具有相同芯片尺寸的均质芯片(homogeneous chip)。在实施例中，当第一半导体器件110和第二半导体器件120是构成宽输入/输出总线的均质存储器芯片时，该宽输入/输出总线可以通过微凸块114和124以及在衬底112的中心部分处形成的TSV 116来连接集成电路。在这种情况下，在第一和第二半导体器件110和120的衬底112和122的中心部分处形成的微凸块114和124可以用作宽输入/输出球。
封装板100可以是例如印刷电路板(PCB)。封装板100可以通过至少一个或多个TSV116和与其相连的至少一个或多个大凸块130与第一半导体器件110电连接。大凸块130的体积和高度可以大于微凸块114的体积和高度。由于相对大尺寸的大凸块130可以被安排在衬底112和封装板100之间，所以第一半导体器件110可以承受施加于其上的应力，并且由此可以提升半导体封装10的机械耐久性。
TSV 116可以将第一半导体器件110与封装板100电连接。为了实现宽输入/输出总线，每个TSV 116可以被形成为具有约100微米或更小的细间距(fine pitch)。同样地，由于减小了微凸块114和与其相邻的微凸块114b之间的间隔以及微凸块124和与其相邻的微凸块124b之间的间隔，因此，在芯片堆叠过程中微凸块之间彼此短路的概率增大。
在第二半导体器件120堆叠在第一半导体器件110上之后，微凸块114和124可以位于第一和第二半导体器件110和120之间。在这种情况下，可能难以通过物理探测微凸块114和124来检测微凸块114和124与另一个微凸块之间的短路。微凸块114和124以及与其相邻的微凸块114b和124b之间的短路(或电连接)可以使得半导体器件不正常工作，从而降低了半导体器件的可靠性和生产率。相应地，至少部分示例实施例指向检测微凸块114和124是否电连接至与其相邻的微凸块114b和124b。
在微凸块114和124彼此电连接的情况下，这个短路可能通过TSV 116影响大凸块130。测试装置可以通过对大凸块130进行测试来检测微凸块114和124之间的短路。
可以通过减少待测试的半导体器件的引脚的数量来提升生产率，也就是说，将与该测试装置相连的大凸块的数量。因此，本发明构思的示例实施例提供了使用减少的(或可替代地，最小数量的引脚)的器件和/或方法。例如，该器件和/或方法可以仅使用一个引脚。
图2是框图，示出了根据本发明构思的示例实施例的半导体芯片的微凸块短路检测电路。图3是图2的数据输出电路250的详细电路图。
将相对于位于第一半导体器件110中的短路检测电路(或被称为“微凸块短路检测电路”)对本发明构思的示例实施例进行描述。然而，短路检测电路可以以相同的方式施加于第二半导体器件120。
参照图2和图3，根据本发明构思的实施例，短路检测电路包括：多个数据输入/输出垫片205，所述多个数据输入/输出垫片连接至多个微凸块；多个数据输出电路250，所述多个数据输出电路包括上拉驱动器和下拉驱动器；上拉驱动器输出控制电路210，所述上拉驱动器输出控制电路选择多个输出状态中的一种状态；下拉驱动器输出控制电路220，所述下拉驱动器输出控制电路选择所述多个输出状态中的一种状态；测试输入数据存储电路230以及测试输出数据存储电路240。由每个上拉驱动器输出控制电路210和下拉驱动器输出控制电路220所选择的所述多个输出状态可以包括关断状态、弱接通状态和强接通状态。
为了描述方便起见，图2示出了数据输出电路250中的一个。然而，数据输出电路250可以分别连接至微凸块，并且可以输出测试输出数据DO_TEST<i>。此外，数据输出电路250可以接收测试输入数据DI_TEST<i>，并且可以根据所接收到的测试输入数据DI_TEST<i>进行操作。
数据输出电路250中的上拉驱动器310的输出可以由上拉驱动器输出控制电路210控制，并且其中的下拉驱动器320的输出可以由下拉驱动器输出控制电路220控制。数据输出电路250中的上拉驱动器310和下拉驱动器320的输出可以基于微凸块短路测试的类型被选择为具有关断状态、弱接通状态和强接通状态中的一种状态。
在微凸块测试操作期间，上拉驱动器输出控制电路210可以包括用作控制上拉驱动器310的输出的控制电路的上拉控制寄存器。例如，上拉控制寄存器可以使用(n+1)个寄存器(寄存器<0>至<n>)来实现。每个寄存器可以生成上拉驱动器310的上拉驱动器输出控制信号PU_CTRL<i>，并且可以将所生成的上拉驱动器输出控制信号PU_CTRL<i>提供给数据输出电路250的上拉驱动器310。换言之，这些寄存器可以控制上拉元件310a-0至310a-N的ON或OFF状态来调整上拉驱动器310的输出。上拉驱动器输出控制信号的数量和上拉元件的数量可以分别设置为(n+1)。
当第二半导体器件120不执行测试微凸块之间的短路的操作(下文被称为“短路测试操作”)而执行正常的输出操作时，上拉驱动器输出控制电路210可以将上拉驱动器310的输出设置成适于输出数据。当第二半导体器件120通电时，可以设置上拉驱动器310的输出。在第二半导体器件120的操作期间，可以精细调整上拉驱动器310的输出。
当第二半导体器件120执行短路测试操作时，可以通过测试模式寄存器设置(TMRS)操作来设置上拉驱动器输出控制电路210的上拉控制寄存器。TMRS操作可以意味着半导体器件根据在半导体芯片的正常操作之前存储的操作参数进行操作的操作。
下拉驱动器输出控制电路220可以包括用作控制电路的上拉控制寄存器，该控制电路在短路测试操作期间控制下拉驱动器320的输出。例如，下拉控制寄存器可以使用(n+1)个寄存器(寄存器<0>至<N>)来实现。每个寄存器可以生成上拉驱动器320的下拉驱动器输出控制信号PD_CTRL<i>，并且可以将所生成的下拉驱动器输出控制信号PD_CTRL<i>提供给数据输出电路250的下拉驱动器320。换言之，这些寄存器可以控制下拉元件320a-0至320a-N的ON或OFF状态来调整下拉驱动器320的输出。下拉驱动器输出控制信号的数量和下拉控制电路320a的下拉元件的数量可以分别设置为(n+1)。
当第二半导体器件120不执行该短路测试操作而执行正常的输出操作时，下拉驱动器输出控制电路220可以将下拉驱动器320的输出设置成适于输出数据。当第二半导体器件120通电时，可以设置下拉驱动器320的输出。在第二半导体器件120的操作期间，可以精细调整下拉驱动器320的输出。当第二半导体器件120执行该短路测试操作时，可以通过该TMRS操作来设置下拉驱动器输出控制电路220的下拉控制寄存器。
测试输入数据存储电路230在测试微凸块的操作中存储将要提供给数据输出电路250的值。测试输入数据存储电路230可以使用包括多个寄存器的输入移位寄存器来实现。例如，当待测试的微凸块的数量为“m”时，连接至微凸块的数据输出电路的数量可以是“m”。相应地，可以使用m个寄存器来实现测试输入数据存储电路230的输入移位寄存器。可以将输入移位寄存器的每个寄存器配置成使得其输出用作与该输入移位寄存器对应的数据输出电路的输入。例如，测试输入数据存储电路230的输入移位寄存器的第i个输出可以用作第i个数据输入电路的输入。在此，“i”可以是1至m中的自然数。
如上所述，可以使用移位寄存器来实现测试输入数据存储电路230。原因是通过一个外部引脚DQ_PIN接收测试数据DIN_TEST。在第二半导体器件120包括多个测试引脚的情况下，可以使用寄存器来实现测试输入数据存储电路230，这些寄存器代替输入移位寄存器分别并联连接至测试引脚。
测试输入数据存储电路230的每个输出，也就是说，当微凸块测试信号TEST_EN被启用时，测试输入数据DI_TEST<i>可以通过输入数据选择电路280提供给数据输出电路250。在正常的数据输出操作过程中，可以禁用微凸块测试信号TEST_EN。在这种情况下，输入数据选择电路280可以选择正常的输出数据D_NORM，以便于提供给数据输出电路250。
提供给数据输出电路250的数据可以发送至上拉驱动器310的上拉驱动器件310b和下拉驱动器320的下拉驱动器件320b，从而使得数据输出电路250输出数据。
测试输出数据存储电路240可以存储短路测试操作期间数据输出电路250的输出，也就是说，测试输出数据DO_TEST<1>至DO_TEST<m>。测试输出数据存储电路240可以使用包括多个寄存器的输出移位寄存器来实现。例如，当待测试的微凸块的数量为“m”时，连接至微凸块的数据输出电路的数量可以是“m”。相应地，可以使用m个寄存器来实现测试输出数据存储电路240的输出移位寄存器。可以将输出移位寄存器的每个寄存器配置成使得其输入用作与该输出移位寄存器对应的数据输出电路的输出。例如，测试输出数据存储电路240的输出移位寄存器的第i个输出可以用作第(i+1)个数据输入电路的输入。在此，“i”可以是1至m中的自然数。
如上所述，可以使用移位寄存器来实现测试输出数据存储电路240。原因是通过一个外部引脚DQ_PIN接收测试数据DIN_TEST。在第二半导体器件120包括多个测试引脚的情况下，可以使用寄存器实现测试输入数据存储电路230，这些寄存器代替输出移位寄存器分别并联连接至测试引脚。
当微凸块测试信号TEST_EN被启用时，数据输出电路250的每个输出可以通过输出数据选择电路260提供给测试输出数据存储电路240。在正常的数据输出操作期间，可以禁用微凸块测试信号TEST_EN。在这种情况下，输出数据选择电路260可以选择正常的输出数据，以便于通过数据引脚(或数据输入/输出垫片)205进行输出。
图4是框图，示出了根据本发明构思的示例实施例的上拉驱动器输出控制电路210的操作。
参照图4，上拉驱动器输出控制电路210可以接收用于设置正常的数据输出操作的数据上拉控制输入PU_NORM和用于在短路测试操作期间进行设置的测试上拉控制输入PU_TEST，并且上拉控制选择电路410可以响应于微凸块测试信号TEST_EN来选择上拉控制输入PU_NORM和PU_TEST中的一项。
以下描述了上拉驱动器输出控制电路210根据一些示例实施例设置上拉驱动器310的输出的操作。
当微凸块测试信号TEST_EN具有第一逻辑电平时，例如，其电平为逻辑低，上拉控制选择电路410可以选择用于正常操作的数据上拉控制输入PU_NORM，以便于提供给上拉驱动器输出控制电路210的上拉移位寄存器420。存储在上拉移位寄存器420中的低电平或高电平信号可以提供给上拉驱动器310的上拉控制电路310a来调整上拉驱动器310的输出。
例如，在将“HHHH……HLLL”提供给移位寄存器420的情况下，上拉移位寄存器420可以输出将要提供给上拉控制电路310a的上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>“HHHH……HLLL”。相应地，在图4的示例实施例中，可以将逻辑高的上拉驱动器输出控制信号分别所施加于的上拉控制电路310a的(n–2)个上拉元件310a-0至310a-(N-3)关断，并且可以将逻辑低的上拉驱动器输出控制信号分别所施加于的上拉控制电路310a的三个上拉元件310a-(N-2)至310a-n接通。所接通的上拉元件可以作为用于数据输出电路250的上拉操作的电流路径进行操作。上拉驱动器310的驱动容量可以通过增加存储在上拉输出控制电路的上拉移位寄存器420中的低电平信号的数量来增大，也就是说，通过增加将要接通的上拉元件310a-0至310a-N的数量。相比而言，上拉驱动器310的驱动容量可以通过增加存储在上拉输出控制电路的上拉移位寄存器420中的高电平信号的数量来减小，也就是说，通过增加将要关断的上拉元件310a-0至310a-N的数量。
在上拉驱动器输出控制电路210设置用于短路测试操作的上拉驱动器310的情况下，微凸块测试信号TEST_EN可以设置为逻辑高。上拉控制选择电路410选择用于短路测试操作的测试上拉控制输入PU_TEST，并且所选择的测试上拉控制输入PU_TEST可以提供给上拉驱动器输出控制电路210的上拉移位寄存器420。存储在上拉移位寄存器420中的低电平或高电平信号可以提供给上拉驱动器310的上拉控制电路310a(或者上拉元件)来调整上拉驱动器310的输出。
例如，在将“HHHH……HHHL”提供给寄存器420的情况下，上拉移位寄存器420可以输出将要提供给上拉控制电路310a的上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>“HHHH……HHHL”。相应地，可以将逻辑高的上拉驱动器输出控制信号分别所施加于的上拉控制电路310a的n个上拉元件310a-0至310a-(N-1)关断，并且可以将逻辑低的上拉驱动器输出控制信号所施加于的上拉控制电路310a的一个上拉元件310a-N接通。所接通的上拉元件可以作为用于数据输出电路250的上拉操作的电流路径进行操作。
在仅接通一个上拉元件310a的情况下，上拉驱动器310的输出可以相对较小。这可以被称为“弱接通状态”。然而，实施例不限于此。可以以各种方式改变待接通的用于弱接通状态的上拉元件310a-0至310a-N的数量。在其他示例实施例中，可以通过降低电流驱动容量来越来越多地减少弱接通状态下的上拉驱动器310的输出，也就是说，通过使弱接通的上拉元件的通道长度大于另一个上拉元件310a的通道长度。
在接通上拉控制电路310a的所有上拉元件310a-0至310a-N的情况下，上拉驱动器310的输出可以相对较大。这可以被称为“强接通状态”。然而，示例实施例不限于此。例如，可以以各种方式改变待接通的用于强接通状态的上拉元件310a-0至310a-N的数量。
在关断上拉控制电路310a的所有上拉元件310a-0至310a-N的情况下，上拉驱动器310的输出可以几乎不存在。这可以被称为“关断状态”。
可以使用PMOS晶体管实现上拉控制电路310a。
图5是框图，示出了根据本发明构思的示例实施例的下拉驱动器输出控制电路220。
参照图5，和上拉驱动器输出控制电路210一样，下拉驱动器输出控制电路220执行用于输出正常数据的下拉输出控制操作和用于执行短路测试操作的下拉输出控制操作。在下拉输出控制操作期间，微凸块测试信号TEST_EN可以被设置为第一逻辑电平，例如逻辑低。下拉控制选择电路510选择用于下拉输出控制操作的数据下拉输入PD_NORM，并且所选择的数据下拉输入PD_NORM可以提供给下拉移位寄存器520。存储在下拉移位寄存器520中的低电平或高电平信号可以提供给下拉驱动器320的下拉控制器件320a(或者下拉控制元件)来调整下拉驱动器320的输出。
例如，在将“LLLL……LHHH”提供给寄存器520的情况下，下拉移位寄存器520可以输出将要提供给下拉控制器件320a的下拉驱动器输出控制信号PD_CTRL<0>至PU_CTRL<n>“LLLL……LHHH”。相应地，可以将逻辑低的下拉驱动器输出控制信号分别所施加于的下拉控制器件320a的(n–2)个上拉元件320a-0至320a-(N-3)关断，并且可以将逻辑高的下拉驱动器输出控制信号分别所施加于的下拉控制器件320a的三个上拉元件320a-(N-2)至320a-n接通。所接通的下拉元件可以作为用于数据输出电路250的下拉操作的电流路径进行操作。下拉驱动器320的驱动容量可以通过增加存储在移位寄存器520中的高电平信号的数量来增大，也就是说，通过增加将要接通的下拉元件的数量。下拉驱动器320的驱动容量可以通过增加存储在移位寄存器520中的低电平信号的数量来减小，也就是说，通过增加将要关断的下拉元件的数量。
在下拉驱动器输出控制电路220设置用于短路测试操作的上拉驱动器320的情况下，微凸块测试信号TEST_EN可以被设置为第二逻辑电平，例如逻辑低。下拉控制选择电路510选择用于短路测试操作的测试下拉输入PD_TEST，并且所选择的测试下拉输入PD_TEST可以提供给下拉驱动器输出控制电路220的下拉移位寄存器520。存储在下拉移位寄存器520中的低电平或高电平信号可以提供给下拉驱动器320的下拉控制器件320a(或者下拉元件)来调整下拉驱动器320的输出。
例如，在将“LLLL……LLLH”提供给下拉移位寄存器520的情况下，下拉移位寄存器520可以输出将要提供给下拉控制器件320a的下拉驱动器输出控制信号PD_CTRL<0>至PU_CTRL<n>“LLLL……LLLH”。相应地，可以将逻辑低的下拉驱动器输出控制信号分别所施加于的下拉控制器件320a的n个下拉元件320a-0至320a-(N-1)关断，并且可以将逻辑高的下拉驱动器输出控制信号所施加于的下拉控制器件320a的一个上拉元件320a-N接通。所接通的下拉元件可以作为用于数据输出电路250的下拉操作的电流路径进行操作。
在仅接通一个下拉元件的情况下，上拉驱动器320的输出可以相对较小。这可以被称为“弱接通状态”。然而，示例实施例不限于此。可以以各种方式改变将要接通的用于弱接通状态的下拉元件的数量。在其他示例实施例中，可以通过降低电流驱动容量来越来越多地减少弱接通状态下的下拉驱动器310的输出，也就是说，通过使弱接通的下拉元件的通道长度大于另一个下拉元件的通道长度。
在接通下拉控制器件320a的所有下拉元件的情况下，下拉驱动器320的输出可以相对较高。这可以被称为“强接通状态”。然而，示例实施例不限于此。可以以各种方式改变将要接通的用于强接通状态的下拉元件的数量。
在关断下拉控制器件320a的所有下拉元件的情况下，下拉驱动器320的输出可以几乎不存在。这可以被称为“关断状态”。
可以使用PMOS晶体管实现上拉控制器件320a。
图6是框图，示出了根据本发明构思的示例实施例的测试输入数据存储电路230。
参照图6，可以使用m级输入移位寄存器610来实现测试输入数据存储电路230。在依次接收测试输入DIN_TEST的m级输入移位寄存器610中，输入移位寄存器610的输入和存储在寄存器610-1至610-m中的值可以在时钟信号CLK的每次上升跳变或下降跳变时分别移位至下一级。“m”指示待测试的微凸块的数量，并且输入移位寄存器610的多个寄存器存储分别对应于这些寄存器的微凸块的测试值。输入移位寄存器610的输出可以用作连接至待测试的数据输出电路的测试输入数据DI_TEST<1:m>。m个测试输入数据DI_TEST<1>至DI_TEST<:m>被完全存储的情况可以意味着准备执行相对于第二半导体器件120的短路测试操作。在这种情况下，可以将微凸块测试信号TEST_EN设置为第二逻辑电平，并且由此，可以将测试输入数据DI_TEST<i>发送至与其相对应的数据输出电路250。
由于使用移位寄存器来实现测试输入数据存储电路230，因此，可以将仅一个引脚用于向待测试的半导体器件提供测试输入DIN_TEST。
在一些示例实施例中，如果待测试的半导体器件的引脚的数量不受限制，则可以连接寄存器来并行而非串行地接收测试数据。
图7是框图，示出了根据本发明构思的示例实施例的测试输出数据存储电路240。
参照图7，测试输出数据存储电路240可以使用m级移位寄存器来实现，并且可以分别存储从输出移位寄存器710的寄存器中的m个数据输出电路250提供的测试输出数据DO_TEST<1>至DO_TEST<m>。可以在时钟信号CLK的每次上升跳变时分别对存储在输出移位寄存器710的寄存器中的测试输出数据DO_TEST<1>至DO_TEST<m>进行移位，并且输出移位寄存器710可以输出测试输出DOUT_TEST。“m”指示待测试的微凸块的数量，并且输出移位寄存器710的寄存器710-1至710-m可以分别存储对应于微凸块的测试值。
可以连接输出移位寄存器710的寄存器710-1至710-m的输入来接收与待测试的微凸块相连的数据输出电路250的测试输出数据DO_TEST<1>至DO_TEST<m>。可以将m个测试输出数据DO_TEST<1>至DO_TEST<m>依次输出至数据输入/输出垫片(或者引脚)205。作为输出信息，测试输出DOUT_TEST可以与测试输入信息DIN_TEST进行比较，从而确定微凸块是否电连接(或短路)。在这种情况下，可能找到短路的微凸块的位置。
由于使用移位寄存器来实现测试输出数据存储电路240，因此，待测试的半导体器件的仅一个引脚可以用于输出测试数据DOUT_TEST。
在一些示例实施例中，如果待测试的半导体器件的引脚的数量不受限制，则可以连接寄存器来并行而非串行地接收测试数据。
在示例实施例中，用于提供测试输入DIN_TEST的数据输入/输出引脚和用于输出测试输出DOUT_TEST的数据输入/输出引脚可以是相同的。相应地，用于本发明构思的此类示例实施例的数据输入/输出引脚的数量可以是一个。
图8A至图8D是用于描述根据本发明构思的示例实施例的检测微凸块与接地电压之间的短路的操作的图。
参照图8A至图8B，为了检测微凸块与接地电压之间的短路，可以将每个数据输出电路250的连接至其微凸块中的对应微凸块的上拉驱动器310和下拉驱动器320分别设置为弱接通状态和关断状态。在每个微凸块未电连接至接地电压的情况下，连接至数据输出电路250的每个微凸块可以具有高值。电连接至接地电压的微凸块可以具有低值。
图8A示出了上拉输出驱动器控制电路210的操作，执行该操作来将上拉驱动器310的输出设置为弱接通状态，用于检测微凸块与接地电压之间的短路。
为了描述方便起见，在图8A中，方框指示上拉驱动器输出控制电路210的上拉移位寄存器420的寄存器420-1至420-n，并且这些方框中的值指示存储在其中的逻辑值。为了将上拉驱动器的输出设置为弱接通状态，由外部器件设置微凸块测试信号TEST_EN以用于指示短路测试操作，并且从外部器件提供的测试上拉控制输入PU_TEST被存储在上拉驱动器输出控制电路210的上拉移位寄存器420中。
如图8A所示出的，在示例实施例中，“HHHH……HHHL”被依次存储在上拉移位寄存器420中来作为测试上拉控制输入PU_TEST。上拉驱动器输出控制电路210输出上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>“HHHH……HHHL”，并且将上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>提供给上拉驱动器310的上拉控制电路310a。
在示例实施例中，当逻辑高被施加于其上时，可以关断上拉元件310a-0至310a-N，并且当逻辑低被施加于其上时，可以接通这些上拉元件。接通逻辑低所施加于的一个上拉元件310a-N，并且接通逻辑高所施加于的每个剩余上拉元件310a-0至310a-(N-1)。在这种情况下，可以将上拉驱动器310的输出设置为弱接通状态。
图8B示出了下拉驱动器输出控制电路220的操作，执行该操作来将下拉驱动器320的输出设置为关断状态，以用于检测微凸块与接地电压之间的短路。为了描述方便起见，在图8B中，方框指示下拉驱动器输出控制电路220的下拉移位寄存器520的寄存器520-1至520-n，并且这些方框中的值指示存储在其中的逻辑值。为了将上拉驱动器的输出设置为关断状态，由外部器件设置的微凸块测试信号TEST_EN用于指示短路测试操作，并且从外部器件提供的测试下拉控制输入PD_TEST被存储在下拉驱动器输出控制电路220的下拉移位寄存器520中。
在示例实施例中，“LLLL……LLLL”被依次存储在下拉移位寄存器520中来作为测试下拉控制输入PU_TEST。下拉驱动器输出控制电路220输出下拉驱动器输出控制信号PD_CTRL<0>至PD_CTRL<n>“LLLL……LLLL”，并且将下拉驱动器输出控制信号PD_CTRL<0>至PD_CTRL<n>提供给下拉驱动器320的下拉控制器件320a。在示例实施例中，当逻辑高被施加于其上时，接通下拉元件320a-0至320a-N，并且当逻辑低被施加于其上时，关断这些下拉元件。在示例实施例中，由于逻辑低施加于下拉控制器件320a的所有下拉元件，因此，关断所有下拉元件。在这种情况下，可以将下拉驱动器320的输出设置为关断状态。
图8C示出了存储测试输入DIN_TEST以用于检测测试输入数据存储电路230中的微凸块与接地电压之间的短路的操作。提供逻辑低的测试输入DIN_TEST来检测微凸块与接地电压之间的短路。相应地，“LLLL……LLLL”被作为测试输入DIN_TEST依次被接收。
为了描述方便起见，在图8C中，方框指示测试输入数据存储电路230的输入移位寄存器610的寄存器610-1至610-m，并且这些方框中的值指示存储在其中的逻辑值。
在示例实施例中，由于“LLLL……LLLL”被依次接收作为测试输入DIN_TEST，因此，测试输入数据存储电路230存储测试输入数据DI_TEST<1>至DI_TEST<m>“LLLL……LLLL”。如果由外部器件设置的微凸块测试信号TEST_EN用于指示短路测试操作，则测试输入数据DI_TEST<1>至DI_TEST<m>“LLLL……LLLL”被作为数据输出电路250的上拉驱动器件310b和下拉驱动器件320b的输入来提供。由于关断了下拉控制器件320a的所有下拉元件320a-0至320a-N，因此，不存在下拉电流路径。由于接通了串联连接至接通的下拉元件(例如，第n个上拉元件310a-N)的第n个上拉元件310b-N，因此，数据输出电路250输出高逻辑。相应地，每个数据输出电路250输出逻辑高的信号DOUT<0>至DOUT<m>，并且逻辑低的测试输出数据DO_TEST<0>至DO_TEST<m>通过反相器存储在测试输出数据存储电路240中。也就是说，在没有微凸块短路的情况下，值“LLLL……LLLL”被存储在测试输出数据存储电路240中。
将存储在测试输出数据存储电路240中的测试输出数据DO_TEST<0>至DO_TEST<m>通过数据输入/输出垫片205依次输出至测试装置。通过将测试输入数据DOUT_TEST与测试输出数据DOUT_TEST的每个值进行比较，该测试装置可以检测微凸块与接地电压之间的短路。
当测试输入DIN_TEST“LLLL……LLLL”与测试输出数据DOUT_TEST“LLLL……LLLL”相同时，确定微凸块没有接地。
图8D是用于描述微凸块与接地电压之间生成短路的情况的图。
在图8D中，当第(m-2)个微凸块与接地电压相连时，第(m-2)个微凸块可以具有接地电压电平。相应地，尽管使用逻辑高通过连接至弱接通状态下的第(m-2)个微凸块的数据输出电路250的输出值DOUT<i>来驱动数据输入/输出垫片205，但是输出可以相对低。在微凸块与接地电压电连接(或者生成短路)的情况下，可以确定逻辑电平的微凸块被短路。在这种情况下，连接至第(m-2)个微凸块的数据输入/输出垫片205具有逻辑低，并且由此，提供给测试输出数据存储电路240的测试输出数据信号DO_TEST<m-2>变高。这可以意味着逻辑高被存储在测试输出数据存储电路240中的输出移位寄存器710的第(m-2)个寄存器710-(m-2)中。此后，在存储在测试输出数据存储电路240中的值被作为测试输出数据DOUT_TEST来输出的情况下，可以输出第(m-2)个值为逻辑高的测试输出数据DOUT_TEST“LLLL……LHLL”。换言之，由于测试输出数据DOUT_TEST的第(m-2)个值不同于测试输入数据DIN_TEST的第(m-2)个值，因此，确定第i个微凸块与接地电压电连接。
描述了微凸块中的一个微凸块与接地电压短路的示例实施例。然而，本发明构思的示例实施例不限于此。例如，也可以以如上所述的相同的方式检测微凸块中的多个微凸块与接地电压短路的情况。
图9A至图9D是用于描述根据本发明构思的示例实施例的、当微凸块与电源电压VDD短路时的短路检测操作的图。
参照图9A至图9D，为了检测微凸块与电源电压VDD之间的短路，可以将每个数据输出电路250的连接至其微凸块中的对应微凸块的下拉驱动器320和上拉驱动器310分别设置为弱接通状态和关断状态。在每个微凸块未电连接至电源电压VDD的情况下，连接至数据输出电路250的每个微凸块可以具有低值。电连接至电源电压VDD的微凸块可以具有高值。
图9A示出了上拉驱动器输出控制电路210的操作，执行该操作来将上拉驱动器310的输出设置为关断状态，用于检测微凸块与电源电压VDD之间的短路。为了描述方便起见，在图9A中，方框指示上拉驱动器输出控制电路210的上拉移位寄存器420的寄存器420-1至420-n，并且这些方框中的值指示存储在其中的逻辑值。
在示例实施例中，“HHHH……HHHH”被依次存储在上拉移位寄存器420中来作为测试上拉控制输入PU_TEST。上拉驱动器输出控制电路210输出上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>“HHHH……HHHH”，并且将上拉驱动器输出控制信号PU_CTRL<0>至PU_CTRL<n>提供给上拉驱动器310的上拉控制电路310a。由于关断了上拉控制电路310a的所有上拉元件，因此，上拉驱动器310的输出被设置为关断状态。
图9B示出了下拉驱动器输出控制电路220的操作，执行该操作来将下拉驱动器320的输出设置为弱接通状态，用于检测微凸块与电源电压VDD之间的短路。为了描述方便起见，在图9B中，方框指示下拉驱动器输出控制电路220的下拉移位寄存器520的寄存器520-1至520-n，并且这些方框中的值指示存储在其中的逻辑值。在实施例中，为了将下拉驱动器320的输出设置为弱接通状态，“LLLL……LLLH”被依次存储在下拉移位寄存器520中来作为测试下拉控制输入PD_TEST。下拉驱动器输出控制电路220输出下拉驱动器输出控制信号PD_CTRL<0>至PD_CTRL<n>“LLLL……LLLH”，并且将下拉驱动器输出控制信号PD_CTRL<0>至PD_CTRL<n>提供给下拉驱动器320的下拉控制器件320a。在示例实施例中，“H”被施加于一个下拉元件320a-N，并且“L”被施加于剩余的下拉元件。在这种情况下，由于接通了仅一个下拉元件320a-N，因此，下拉驱动器320的输出被设置为弱接通状态。
图9C示出了存储测试输入DIN_TEST以用于检测测试输入数据存储电路230中的微凸块与电源电压VDD之间的短路的操作。提供逻辑高的测试输入DIN_TEST来检测微凸块与电源电压VDD之间的短路。相应地，“HHHH……HHHH”被作为测试输入DIN_TEST依次接收。
在实施例中，由于“HHHH……HHHH”依次被接收用作测试输入DIN_TEST，因此，测试输入数据存储电路230将“HHHH……HHHH”存储为测试输入数据DI_TEST<i>至DI_TEST<m>。在这种情况下，“HHHH……HHHH”，也就是说，测试输入数据DI_TEST<i>至DI_TEST<m>被作为数据输出电路250的上拉驱动电路310b和下拉驱动电路320b的输入来提供。由于关断了上拉驱动电路310b的所有上拉元件，因此，不存在上拉电流路径。由于接通了串联连接至接通的下拉元件(例如，第n个下拉元件320a-N)的第n个下拉元件320b-N，因此，数据输出电路250输出逻辑低。相应地，每个数据输出电路250输出逻辑的低信号DOUT<n>，并且通过反相器将逻辑高的信号DO_TEST<n>存储在测试输出数据存储电路240中。也就是说，在没有微凸块短路的情况下，值“HHHH……HHHH”被存储在测试输出数据存储电路240中。
将存储在测试输出数据存储电路240中的测试输出数据值DO_TEST<0>至DO_TEST<m>通过数据输入/输出垫片205依次输出至测试装置。通过将测试输入数据DOUT_TEST与测试输出数据DOUT_TEST的每个值进行比较，该测试装置可以检测微凸块与电源电压VDD之间的短路。如参照图9C所描述的，当测试输入数据DIN_TEST“HHHH……HHHH”与测试输出数据DOUT_TEST“HHHH……HHHH”相同时，确定微凸块没有与电源电压VDD电连接。
图9D是用于描述微凸块与电源电压VDD之间生成短路的情况的图。
参照图9D，当第(m-2)个微凸块与电源电压VDD相连时，第(m-2)个微凸块可以具有电源电压VDD的电平。相应地，尽管使用逻辑低通过连接至弱接通状态下的第(m-2)个微凸块的数据输出电路250的输出值DOUT<m-2>来驱动数据输入/输出垫片205，但是输出可以相对低。出于这个原因，可以不改变微凸块的电源电压VDD的电平。在这种情况下，连接至第(m-2)个微凸块的数据输入/输出垫片205具有逻辑高，并且由此，提供给测试输出数据存储电路240的测试输出数据信号DO_TEST<m-2>变低。这可以意味着逻辑低被存储在测试输出数据存储电路240中的输出移位寄存器710的第(m-2)个寄存器710-(m-2)中。此后，在存储在测试输出数据存储电路240中的值被作为测试输出数据DOUT_TEST来输出的情况下，可以输出第(m-2)个值为逻辑低的测试输出数据DOUT_TEST“HHHH……HLHH”。换言之，由于测试输出数据DOUT_TEST的第(m-2)个值不同于测试输入数据DIN_TEST的第(m-2)个值，因此，该测试装置可以确定第(m-2)个微凸块与电源电压VDD电连接。
示例实施例被描述为微凸块中的一个微凸块与电源电压VDD短路。然而，本发明构思的示例实施例不限于此。例如，也可以以如上所述的相同的方式检测多个微凸块与电源电压VDD短路的情况。
图10A至图10G是用于描述根据本发明构思的示例实施例的、检测相邻微凸块之间的短路的操作的图。
参照图10A至图10G，作为有待被测试以检测短路的目标的微凸块可以被称为“受害线”，并且导致受害线短路的微凸块可以被称为“攻击线”。
在示例实施例中，可以将连接至受害线的数据输出电路250的输出设置为弱接通状态，从而使用逻辑低来驱动，并且可以将连接至攻击线的数据输出电路250的输出设置为强接通状态，从而使用逻辑高来驱动。当受害线和攻击线没有短路时，通过数据输出电路输出的测试输出DOUT_TEST可以与提供给受害线的测试输入DIN_TEST相同。相比而言，当受害线和攻击线短路时，通过数据输出电路输出的测试输出DOUT_TEST和提供给受害线的测试输入DIN_TEST在短路的受害线的位置处可以具有不同的值。例如，当第i个受害线和第j个攻击线短路时，第i个测试输入DIN_TEST可以不同于第i个测试输出DOUT_TEST。
可能通过对受害线和攻击线进行交换和测试来确定每个微凸块是否与相邻的微凸块短路。
图10A示出了受害线和攻击线的安排。受害线和攻击线被安排成彼此相邻，可以将连接至受害线的数据输出电路250的输出设置为强接通状态，从而使用逻辑高来驱动，并且可以将连接至攻击线的数据输出电路250的输出设置为弱接通状态，从而使用逻辑低来驱动。
为了描述方便起见，在数据输出电路250在弱接通状态下驱动的受害线中，以灰色标记待驱动的数据值，并且在数据输出电路250在强接通状态下驱动的攻击线中，以实线标记待驱动的数据值。
图10A示出了受害线的列和攻击线的列被安排成彼此相邻的示例实施例。然而，示例实施例不限于此。例如，可以通过以各种方式改变受害线和攻击线的安排来确定各种形状的彼此相邻的微凸块是否短路。
图10B示出了上拉驱动器输出控制电路210的操作，执行该操作来将连接至受害线的上拉驱动器310的输出设置为弱接通状态，用于检测相邻微凸块之间的短路。
参照图10B，在示例实施例中，“HHHH……HHHL”被依次接收来作为测试上拉控制输入PU_TEST。在这种情况下，当逻辑低被施加于其上时，可以接通上拉元件310a-N，并且可以关断剩余的上拉元件310a-0至310a-(N-1)。在这种情况下，可以将上拉驱动器310的输出设置为弱接通状态。
图10C示出了上拉驱动器输出控制电路220的操作，执行该操作来将连接至受害线的下拉驱动器320的输出设置为关断状态，用于检测相邻微凸块之间的短路。
参照图10C，在示例实施例中，为了将下拉驱动器320的输出设置为关断状态，“LLLL……LLLL”被依次存储在下拉移位寄存器520中来作为测试下拉控制输入PD_TEST。由于逻辑低施加于下拉控制器件320a的所有下拉元件，因此，关断所有下拉元件。在这种情况下，可以将下拉驱动器310的输出设置为关断状态。
图10D示出了上拉驱动器输出控制电路210的操作，执行该操作来将连接至攻击线的数据输出电路250的上拉驱动器310的输出设置为关断状态，用于检测相邻微凸块之间的短路。
参照图10D，在示例实施例中，“HHHH……HHHH”被依次存储在上拉移位寄存器420中来作为测试上拉控制输入PU_TEST。由于“HHHH……HHHH”被施加于上拉控制电路310a的上拉元件，因此，上拉驱动器310的输出可以被设置为关断状态。
图10E示出了下拉驱动器输出控制电路220的操作，执行该操作来将连接至受害线的下拉驱动器320的输出设置为强接通状态，用于检测相邻微凸块之间的短路。
参照图10E，在示例实施例中，“HHHH……HHHH”被依次存储在下拉移位寄存器520中来作为测试下拉控制输入PD_TEST。由于接通了下拉驱动器320中的下拉控制器件320a的所有下拉元件，因此，可以将数据输出电路250的输出设置为强接通状态。
图10F是示出了用于检测相邻微凸块之间的短路的测试输入存储操作的图。
参照图10F，测试输入数据存储电路230存储用于检测相邻微凸块之间的短路的测试输入DIN_TEST。提供给对应于针对短路的待测试的目标的微凸块的受害线的测试输入DIN_TEST可以不同于提供给作为导致受害线短路的微凸块的攻击线的测试输入DIN_TEST。例如，在4乘以m/4微凸块阵列结构中，对于对应的列可交替地安排受害线和攻击线，并且为每列依次提供测试输入DIN_TEST。同样，在输出测试输出DOUT_TEST的情况下，可以使用逻辑高来弱驱动受害线，并且可以使用逻辑低来强驱动攻击线。相应地，“LLLLHHHH……LLLLHHHH”DIN_TEST依次被接收作为测试输入。
测试输入数据存储电路230在输入移位寄存器中存储测试输入数据DI_TEST(也就是说，“LLLLHHHH……LLLLHHHH”)，并且将测试输入数据DI_TEST(也就是说，“LLLLHHHH……LLLLHHHH”)提供给数据输出电路250的上拉驱动电路310b和下拉驱动电路320b的输入。由于关断了受害线的下拉控制电路320a的所有下拉元件，并且接通了上拉控制电路310a的第n个上拉元件310a-N，因此，数据输出电路250弱驱动逻辑高的测试输入数据。由于接通了攻击线的下拉控制电路320a的所有下拉元件，因此，数据输出电路250强驱动低逻辑的测试输入数据。
在受害线和攻击线没有电连接的情况下，与测试输入DIN_TEST相同的值(也就是说，“LLLLHHHH……LLLLHHHH”)被存储在测试输出数据存储电路240中，并且然后作为测试输出DOUT_TEST依次输出。
由于测试输入DIN_TEST与测试输出DOUT_TEST相同，因此，该测试装置确定受害线与攻击线没有电连接。
图10G是示出了当相邻微凸块彼此电连接时存储在测试输出数据存储电路240中的数据的图。
参照图10G，在示例实施例中，尽管“LLLLHHHH……LLLLHHHH”被作为测试输入DIN_TEST输入，但是“LLHLHHHH……LLLLHHHH”被作为测试输出DOUT_TEST输出。相应地，确定在第三行和第一列的受害线处生成了短路。当数据输出电路250弱驱动逻辑高时，在第三行和第一列处的受害线与使用逻辑低被强驱动的攻击线电连接的情况下，受害线的逻辑电平为“L”，并且逻辑高通过逆变器存储在测试输出数据存储电路240中。
图10示出了当使用逻辑高来弱驱动受害线和使用逻辑低来强驱动攻击线时执行短路检测操作的示例实施例。然而，示例实施例不限于此。例如，当使用逻辑低来弱驱动受害线和使用逻辑高来强驱动攻击线时可以执行短路检测操作。为了使用逻辑低来弱驱动受害线和使用逻辑高来强驱动攻击线，受害线的上拉驱动器310被设置为关断状态，并且其下拉驱动器320被设置为弱接通状态。同样，受害线的测试输入DIN_TEST的逻辑电平可以被设置为“H”，并且攻击线的测试输入DIN_TEST的逻辑电平可以被设置为“L”。
图11是流程图，示出了根据本发明构思的示例实施例的短路检测方法。
参照图11，在操作S110中，微凸块短路测试信号可以提供给包括多个微凸块的半导体芯片。
在操作S120中，上拉驱动器输出控制电路210和下拉驱动器输出控制电路220可以基于微凸块短路测试类型将每个数据输出电路的上拉驱动器和下拉驱动器的输出分别设置为关断状态、弱接通状态和强接通状态中的一种。
在操作S130中，测试输入数据存储电路230可以存储测试输入数据。
在操作S140中，上拉驱动器310和下拉驱动器320可以驱动数据输出电路250。
在操作S150中，测试输出数据存储电路240可以存储数据输出电路250的输出。
在操作S160中，测试输出数据存储电路240可以输出测试输出数据。
在操作S170中，测试装置可以基于测试输入数据和测试输出数据来检测微凸块短路。例如，测试装置可以将测试输入数据和测试输出数据进行比较。
根据本发明构思的示例实施例，堆叠式半导体存储器芯片的微凸块短路检测电路和方法可以检测每个微凸块与接地电压之间、每个微凸块与电源电压之间和/或相邻微凸块之间的短路。
也就是说，可以根据测试类型通过设置在与微凸块相连的存储器芯片中的数据输出电路250的上拉驱动器310和下拉驱动器320的输出来确定微凸块处是否生成短路以及该微凸块的位置，将测试输入数据提供给存储器芯片，并且确定测试输出数据是否与测试输入数据相同。
根据本发明构思的示例实施例，在堆叠式半导体存储器芯片中，可能检测由于相邻微凸块之间的短路造成的劣质产品。相应地，半导体封装的生产率和可靠性可以得到改进。
虽然已经参照一些示例实施例对本发明构思的示例实施例进行了描述，本领域技术人员应清楚的是，在不脱离本发明构思的精神和范围的情况下可以做出各种变化和修改。因此，应当理解的是，上述示例实施例是说明性而非限制性的。

Claims (18)

1.一种短路检测电路，包括：
多个数据输入/输出垫片，每个数据输入/输出垫片连接至多个微凸块中的对应微凸块；
多个数据输出电路，每个数据输出电路包括上拉驱动器和下拉驱动器，所述多个数据输出电路各自被配置为驱动所述多个数据输入/输出垫片中的对应数据输入/输出垫片；
上拉驱动器输出控制电路，被配置为基于微凸块短路测试类型为所述多个数据输出电路中的每一个选择关断状态、弱接通状态和强接通状态中的一种状态作为与其相关联的所述上拉驱动器的输出；
下拉驱动器输出控制电路，被配置为基于微凸块短路测试类型为所述多个数据输出电路中的每一个选择关断状态、弱接通状态和强接通状态中的一种状态作为与其相关联的所述下拉驱动器的输出；
测试输入数据存储电路；以及
测试输出数据存储电路。
2.如权利要求1所述的短路检测电路，其中，所述微凸块短路测试类型包括以下各项中的至少一项：(i)测试所述多个微凸块中的一个与接地电压之间的短路的操作；(ii)测试所述多个微凸块中的一个与电源电压之间的短路的操作；以及(iii)测试所述多个微凸块中的相邻微凸块之间的短路的操作。
3.如权利要求2所述的短路检测电路，其中，如果所述微凸块短路测试类型是测试所述多个微凸块中的一个与所述接地电压之间的短路的操作，则所述上拉驱动器输出控制电路被配置为将所述多个数据输出电路中的每一个的所述上拉驱动器的输出设置为弱接通状态，并且所述下拉驱动器输出控制电路被配置为将所述多个数据输出电路中的每一个的所述下拉驱动器的输出设置为关断状态。
4.如权利要求2所述的短路检测电路，其中，如果所述微凸块短路测试类型是测试微凸块中的一个与电源电压之间的短路的操作，则所述上拉驱动器输出控制电路被配置为将所述多个数据输出电路中的每一个的上拉驱动器的输出设置为关断状态，并且所述下拉驱动器输出控制电路被配置为将所述多个数据输出电路中的每一个的下拉驱动器的输出设置为弱接通状态。
5.如权利要求2所述的短路检测电路，其中，如果所述微凸块短路测试类型是测试所述多个微凸块中的相邻微凸块之间的短路的操作，
则所述上拉驱动器输出控制电路被配置为：
将与对应于短路测试目标的微凸块相连的所述上拉驱动器的输出设置为弱接通状态；以及
将与对应于所述短路测试目标的微凸块相邻的微凸块相连的所述上拉驱动器的输出设置为关断状态；以及
所述下拉驱动器输出控制电路被配置为：
将与对应于所述短路测试目标的微凸块相连的所述下拉驱动器的输出设置为关断状态；
将与对应于所述短路测试目标的微凸块相邻的微凸块相连的所述下拉驱动器的输出设置为强接通状态。
6.如权利要求2所述的短路检测电路，其中，如果所述微凸块短路测试类型是测试所述多个微凸块中的相邻的微凸块之间的短路的操作，
则所述上拉驱动器输出控制电路被配置为：
将与对应于短路测试目标的微凸块相连的所述上拉驱动器的输出设置为关断状态；以及
将与对应于所述短路测试目标的微凸块相邻的微凸块相连的所述上拉驱动器的输出设置为强接通状态；以及
所述下拉驱动器输出控制电路被配置为：
将与对应于所述短路测试目标的微凸块相连的所述下拉驱动器的输出设置为弱接通状态；以及
将与对应于所述短路测试目标的微凸块相邻的微凸块相连的所述下拉驱动器的输出设置为弱接通状态。
7.如权利要求1所述的短路检测电路，其中，所述上拉驱动器输出控制电路被配置为：
设置所述上拉驱动器中的每一个的输出，以使得所述多个数据输出电路在第一操作模式中执行正常的数据输出操作；以及
设置所述上拉驱动器中的每一个的输出，以使得所述多个数据输出电路在第二操作模式中执行微凸块短路测试操作，
其中，所述第二操作模式是模式寄存器组(MRS)操作。
8.如权利要求7所述的短路检测电路，其中，所述上拉驱动器输出控制电路被配置为生成多个上拉输出控制信号来设置所述上拉驱动器中的对应上拉驱动器的输出。
9.如权利要求1所述的短路检测电路，其中，所述下拉驱动器输出控制电路被配置为：
设置所述下拉驱动器的输出，以使得所述多个数据输出电路在第一操作模式中执行正常的数据输出操作；以及
设置所述下拉驱动器的输出，以使得所述多个数据输出电路在第二操作模式中执行微凸块短路测试操作，
其中，所述第二操作模式是模式寄存器组(MRS)操作。
10.如权利要求9所述的短路检测电路，其中，所述下拉驱动器输出控制电路生成多个下拉输出控制信号来设置所述下拉驱动器中的对应下拉驱动器的输出。
11.如权利要求1所述的短路检测电路，其中，所述上拉驱动器中的每一个包括：
多个上拉元件，所述多个上拉元件被配置为基于来自所述上拉驱动器输出控制电路的上拉输出控制信号而关断或接通。
12.如权利要求1所述的短路检测电路，其中，所述下拉驱动器中的每一个包括：
多个下拉元件，所述多个下拉元件被配置为基于来自所述下拉驱动器输出控制电路的下拉输出控制信号而关断或接通。
13.如权利要求1所述的短路检测电路，其中，所述测试输入数据存储电路包括：
m级移位寄存器，所述m级移位寄存器包括串联连接的m个寄存器，其中，“m”是将被测试以检测微凸块短路的半导体芯片的所述多个微凸块的数量。
14.如权利要求13所述的短路检测电路，其中，所述测试输入数据存储电路被配置为：
在m个时钟周期期间依次接收所述m级移位寄存器的第一寄存器的测试输入数据；以及
在时钟信号的每次上升跳变时，将存储在所述第一寄存器中的所述测试输入数据移位到所述m级移位寄存器的下一个寄存器中。
15.如权利要求13所述的短路检测电路，其中，所述多个数据输出电路各自被配置为接收所述m级移位寄存器的对应的寄存器的输出。
16.如权利要求1所述的短路检测电路，其中，所述测试输出数据存储电路包括：
m级移位寄存器，所述m级移位寄存器包括串联连接的m个寄存器，其中，“m”是将被测试以检测微凸块短路的半导体芯片的所述多个微凸块的数量。
17.如权利要求16所述的短路检测电路，其中，所述测试输出数据存储电路被配置为：
在m个时钟周期期间，将测试输出数据依次输出至所述测试输出数据存储电路的所述m级移位寄存器的第m个寄存器；以及
在时钟信号的每次上升跳变时，将存储在所述第m个寄存器中的所述测试输出数据移位到所述m级移位寄存器的下一个寄存器中。
18.一种半导体封装，包括：
第一半导体器件，所述第一半导体器件在其有源表面上具有多个微凸块并且在其无源表面上具有多个大凸块，所述多个大凸块通过硅通孔连接至所述多个微凸块；以及
第二半导体器件，所述第二半导体器件垂直堆叠在所述第一半导体器件上并且经由所述多个微凸块连接至所述第一半导体器件；所述第二半导体器件具有短路检测电路，所述短路检测电路包括：
多个数据输入/输出垫片，每个数据输入/输出垫片连接至所述多个微凸块中的对应微凸块；
多个数据输出电路，每个数据输出电路包括上拉驱动器和下拉驱动器，所述多个数据输出电路各自被配置为驱动所述多个数据输入/输出垫片中的对应数据输入/输出垫片；
上拉驱动器输出控制电路，所述上拉驱动器输出控制电路被配置为基于微凸块短路测试类型为所述多个数据输出电路中的每一个选择关断状态、弱接通状态和强接通状态中的一种状态作为与其相关联的所述上拉驱动器的输出；
下拉驱动器输出控制电路，所述下拉驱动器输出控制电路被配置为基于所述微凸块短路测试类型为所述多个数据输出电路中的每一个选择关断状态、弱接通状态和强接通状态中的一种状态作为与其相关联的所述下拉驱动器的输出；
测试输入数据存储电路；以及
测试输出数据存储电路。
CN201710061506.7A 2016-01-28 2017-01-26 堆叠式存储器芯片的短路检测器件及其方法 Active CN107015094B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160010749A KR102482023B1 (ko) 2016-01-28 2016-01-28 적층 메모리 칩 전기적 단락 검출 장치 및 방법
KR10-2016-0010749 2016-01-28

Publications (2)

Publication Number Publication Date
CN107015094A CN107015094A (zh) 2017-08-04
CN107015094B true CN107015094B (zh) 2019-09-06

Family

ID=59386603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710061506.7A Active CN107015094B (zh) 2016-01-28 2017-01-26 堆叠式存储器芯片的短路检测器件及其方法

Country Status (3)

Country Link
US (2) US10078110B2 (zh)
KR (1) KR102482023B1 (zh)
CN (1) CN107015094B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
CN109584944B (zh) * 2017-09-29 2024-01-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
US10325836B1 (en) * 2018-07-13 2019-06-18 Allegro Microsystems, Llc Integrated circuit with connectivity error detection
WO2020098740A1 (en) * 2018-11-16 2020-05-22 Changxin Memory Technologies, Inc. Through-silicon via detecting circuit, method and integrated circuit having the same
CN113056851B (zh) 2018-11-27 2024-02-13 索尼半导体解决方案公司 驱动装置和发光装置
KR102660897B1 (ko) * 2019-01-11 2024-04-24 삼성전자주식회사 멀티 칩 패키지
KR20200106734A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체칩
KR20210062249A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 온도 감지 회로를 포함하는 반도체 장치
KR20210079543A (ko) 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299606A (ja) * 1992-04-21 1993-11-12 Mitsubishi Electric Corp 半導体メモリ装置及びそのビット線の短絡救済方法
JPH063400A (ja) * 1992-06-19 1994-01-11 Fujitsu Ltd テスト回路
CN104034995A (zh) * 2014-05-15 2014-09-10 武汉精测电子技术股份有限公司 Lvds信号开短路检测装置及开短路检测方法
CN104704379A (zh) * 2012-09-28 2015-06-10 吉林克斯公司 测试半导体结构的方法
CN104737288A (zh) * 2012-10-05 2015-06-24 高通股份有限公司 用于堆叠式多芯片集成电路的静电保护

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621740A (en) 1993-05-14 1997-04-15 Matsushita Electric Industrial Co., Ltd. Output pad circuit for detecting short faults in integrated circuits
US5790191A (en) * 1996-03-07 1998-08-04 Omnivision Technologies, Inc. Method and apparatus for preamplification in a MOS imaging array
US6163867A (en) 1998-08-28 2000-12-19 Hewlett-Packard Company Input-output pad testing using bi-directional pads
AUPQ260599A0 (en) * 1999-09-02 1999-09-23 Transgrid Partial discharge monitoring system for transformers
JP4011818B2 (ja) * 2000-02-29 2007-11-21 キヤノン株式会社 半導体固体撮像装置
JP2003057309A (ja) 2001-08-16 2003-02-26 Mitsubishi Electric Corp 半導体集積回路装置
US6918073B2 (en) 2002-04-12 2005-07-12 Agilent Technologies, Inc. Differential self-test of input/output circuits
US6885212B2 (en) 2002-06-25 2005-04-26 Fujitsu Limited Semiconductor device and test method for the same
US20040220538A1 (en) * 2003-04-22 2004-11-04 Panopoulos Peter John Hygienic diaper, sensor pad, and or sensing belt with alert, readout, transmission, paging, software & patient information database recording means for treating & caring for wetness, feces, & disease
TWI239403B (en) * 2003-08-26 2005-09-11 Chunghwa Picture Tubes Ltd A combining detection circuit for a display panel
US6963212B2 (en) 2004-03-23 2005-11-08 Agilent Technologies, Inc. Self-testing input/output pad
US7532012B2 (en) * 2006-07-07 2009-05-12 Ambient Corporation Detection and monitoring of partial discharge of a power line
US7676333B2 (en) * 2007-11-06 2010-03-09 General Electric Company Method and apparatus for analyzing partial discharges in electrical devices
US8462240B2 (en) * 2010-09-15 2013-06-11 Aptina Imaging Corporation Imaging systems with column randomizing circuits
KR101201860B1 (ko) 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
KR20120062281A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
JP5635924B2 (ja) * 2011-02-22 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法
KR101212777B1 (ko) * 2011-04-27 2012-12-14 에스케이하이닉스 주식회사 반도체 집적회로의 테스트 회로 및 방법
KR101959976B1 (ko) * 2012-05-16 2019-03-21 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 단락 불량 검출 방법
US9684025B2 (en) * 2013-11-26 2017-06-20 The United States Of America As Represented By The Secretary Of The Navy DUT continuity test with only digital IO structures apparatus and methods associated thereof
US9995781B2 (en) * 2014-08-25 2018-06-12 Texas Instruments Incorporated Ground fault detection for PCB and isolation grounds
JP6162679B2 (ja) * 2014-12-19 2017-07-12 ファナック株式会社 コモン信号の故障箇所を検出するマトリクス回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299606A (ja) * 1992-04-21 1993-11-12 Mitsubishi Electric Corp 半導体メモリ装置及びそのビット線の短絡救済方法
JPH063400A (ja) * 1992-06-19 1994-01-11 Fujitsu Ltd テスト回路
CN104704379A (zh) * 2012-09-28 2015-06-10 吉林克斯公司 测试半导体结构的方法
CN104737288A (zh) * 2012-10-05 2015-06-24 高通股份有限公司 用于堆叠式多芯片集成电路的静电保护
CN104034995A (zh) * 2014-05-15 2014-09-10 武汉精测电子技术股份有限公司 Lvds信号开短路检测装置及开短路检测方法

Also Published As

Publication number Publication date
US20170219647A1 (en) 2017-08-03
CN107015094A (zh) 2017-08-04
US10078110B2 (en) 2018-09-18
US10509070B2 (en) 2019-12-17
KR20170090552A (ko) 2017-08-08
KR102482023B1 (ko) 2022-12-28
US20180356458A1 (en) 2018-12-13

Similar Documents

Publication Publication Date Title
CN107015094B (zh) 堆叠式存储器芯片的短路检测器件及其方法
EP2575140B1 (en) Semiconductor chip, semiconductor device, and method of measuring the same
US8593847B2 (en) Stacked semiconductor devices including a master device
US8823409B2 (en) Semiconductor apparatus and method of testing and manufacturing the same
US8956889B2 (en) Method of testing through silicon VIAS (TSVs) of three dimensional integrated circuit (3DIC)
US8922244B2 (en) Three dimensional integrated circuit connection structure and method
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
US8378500B2 (en) Stacked semiconductor device including a serial path
US9275920B2 (en) Semiconductor apparatus and stacked semiconductor apparatus for checking formation and connection of through silicon via
US10056354B2 (en) Multi-chip semiconductor apparatus
CN111261535B (zh) 层叠半导体器件及其测试方法
CN104733050B (zh) 半导体芯片、包括其的层叠芯片及其测试方法
US9411015B2 (en) Semiconductor device having penetrating electrodes each penetrating through substrate
US9236295B2 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
KR20110131683A (ko) 반도체 메모리 장치
JP5638738B2 (ja) 半導体装置
JP2015029138A (ja) 半導体装置のテスト方法、および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant