JPH07229951A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路内の論理素子の検査の容易性を確保
しながら、プリント板の組立時に生じる不良の検出率を
向上させることを可能とし、しかも、通常動作時での信
号の伝搬遅延時間を最小に抑え、論理素子の高速動作へ
の影響も抑えられた集積回路を提供する。 【構成】 テスト時には、テストモード出力信号Ｄのレ
ベルにより、出力バッファ２０に入力されるテストのた
めの信号がトライステート出力バッファ２１を介して出
力されるテストモードと、トライステート出力バッファ
２１をハイインピーダンス状態とし、次段以降の回路の
テストを可能とする出力ハイインピーダンスモードを切
り換えて検査を行なうことができる。通常動作時には、
短絡機構２２を短絡させ、トライステート出力バッファ
２１を介さずに出力信号を出力端子５に出力する。これ
により、伝搬遅延時間を最小に抑え、高速動作を可能と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、機能動作テスト手段お
よび被検査論理回路ブロックを有する集積回路に関する
ものである。

【０００２】

【従来の技術】一般的に、プリント板は組立終了後に回
路動作を主とした各ブロックの検査を行なう。この検査
は、配線や半田付け等の組立不良、部品不良の有無、さ
らにプリント板全体の機能の確認をインサーキットテス
ターやファンクションテスターなどの検査装置を用いて
行なうものである。しかし、回路の複雑化、大規模化に
伴い、検査装置やテスト方法、不良基板の解析も複雑
化、困難化してきており、不良の検出率が低下している
という問題が生じている。また、組立前の論理素子全体
の検査でも、同様の理由から良否の判定が困難になって
いるという問題が生じている。

【０００３】このような事情から、検査を容易化する方
法として、種々の検査方式が考えられている。例えば、
特願平５−９８０５１号に記載されている検査方式で
は、テストモードの選択回路およびテスト回路を設け、
各論理素子間の接続状態を検査する方法が提示されてい
る。しかし、この検査方式では、インサーキットテスタ
ーのように各論理素子間から電気信号を印加する。その
ため、前段の論理素子の出力トライステートバッファの
出力がハイインピーダンス状態になるようにテストモー
ドを制御する必要がある。この出力トライステートバッ
ファを論理素子の内部に持たせると、通常動作状態で信
号の伝搬に遅延が生じ、高速動作時にタイミングマージ
ンが確保できず、誤動作を引き起こすという問題があ
る。

【０００４】また、別の検査方式として、特公昭６４−
５４６１号公報に示されているものがある。この検査方
式は、検査のための入力信号を直接出力端子へ出力する
ことを可能とし、出力ＤＣテストを効率化して論理素子
単体での検査を容易化するものである。しかし、この方
式は、プリント板組立後の回路全体の検査は考慮されて
いない。

【０００５】そこで、特公昭６４−５４６１号公報に提
示された方法においても、回路の検査が行なえるよう
に、強制的に電気信号を印加するオーバードライブとい
う方式がある。この方式を用いた商品例としては、例え
ば、横河ヒューレットパッカード社製ＨＰ３０６５ファ
ミリ等がある。しかし、一般にこの方式では、検査時間
の制約や、前段の論理素子の劣化などを招いてしまう可
能性があり、電気的に安全な方式とはいえないという問
題があった。

【０００６】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、集積回路内の論理素子の検
査の容易性を確保しながら、プリント板の組立時に生じ
る不良の検出率を向上させることを可能とし、しかも、
通常動作時での信号の伝搬遅延時間を最小に抑え、論理
素子の高速動作への影響も抑えられた集積回路を提供す
ることを目的とするものである。

【０００７】

【課題を解決するための手段】本発明は、機能動作テス
ト手段および被検査論理回路ブロックを有する集積回路
において、通常動作状態及びテストの態様を選択しテス
トモード選択信号を出力するテストモード選択回路と、
前記テストモード選択回路からのテストモード選択信号
に基づき出力端子に出力することのできる複数の信号か
ら１つを選択する出力信号切換回路と、前記テストモー
ド選択回路からのテストモード選択信号に基づき出力端
子をハイインピーダンス状態に設定可能な出力回路と、
該テスト回路と並列に設けられ通常動作状態では前記出
力回路を介さずに前記出力信号切換回路からの信号を出
力端子に出力する短絡手段を有することを特徴とするも
のである。

【０００８】

【作用】本発明によれば、テストモード選択回路からの
テストモード選択信号に基づき、出力信号切換回路、出
力回路等を制御し、通常動作モード、テストモード、ハ
イインピーダンスモードなど、種々のモードを選択する
ことができる。テストモードにより、当該集積回路の検
査を容易に行なうことができる。また、ハイインピーダ
ンスモードにより、プリント板の組立時に、次段の集積
回路への影響を減じ、不良の検出率を向上させることが
できる。さらに、短絡手段により、通常動作時に出力回
路を介さずに出力を行なうことができるので、出力信号
の伝搬遅延を最小に抑え、高速動作を可能とすることが
できる。

【０００９】

【実施例】図１は、本発明の集積回路の一実施例を示す
構成図である。図中、１ないし４は入力端子、５ないし
７は出力端子、８ないし１１は入力バッファ、１２ない
し１４は出力バッファ回路、１５ないし１７は出力信号
切換回路、１８はテストモード選択回路、１９は内部論
理回路、Ａ，Ｂはテストモード制御信号、Ｃ，Ｄはテス
トモード出力信号である。

【００１０】入力端子１，２に入力された信号は、入力
バッファ８，９を介して内部論理回路１９に入力される
とともに、予め決められた出力信号切換回路に入力され
る。図１に示した例では、入力バッファ８の出力が出力
信号切換回路１５，１７に入力され、入力バッファ９の
出力が出力信号切換回路１６に入力されている。出力信
号切換回路１５ないし１７には、内部論理回路１９から
の出力信号も入力されている。出力信号切換回路１５な
いし１７では、入力バッファからの信号と内部論理回路
１９からの信号をテストモード選択回路１８からのテス
トモード出力信号Ｃによって切り換え、出力バッファ回
路１２ないし１４に出力する。出力バッファ回路１２な
いし１４からは、テストモード選択回路１８からのテス
トモード出力信号Ｄに基づき、出力端子５ないし７に信
号を出力する。

【００１１】入力端子３，４に入力された信号は、入力
バッファ１０，１１を介して、テストモード制御信号
Ａ，Ｂとしてテストモード選択回路１８に入力される。
テストモード選択回路１８は、テストモード制御信号
Ａ，Ｂに基づき、テストモード出力信号Ｃ，Ｄを出力す
る。テストモード出力信号Ｃは、各出力信号切換回路１
５ないし１７に入力され、内部論理回路１９からの出力
信号と入力バッファ８，９からの入力信号の切り換えに
用いられる。また、テストモード出力信号Ｄは、各出力
バッファ回路１２ないし１４に入力され、出力端子５な
いし７をハイインピーダンスに保つか否かを切り換え
る。

【００１２】図１では、内部論理回路１９に入力される
入力端子を２個、出力端子を３個示しているが、これに
限らず、任意の数により設計することができる。出力端
子の数だけ、出力信号切換回路および出力バッファ回路
を設ければよい。また、入力端子から入力バッファを介
して、直接、出力切り換え回路に入力される信号線の結
線についても任意であり、検査時における入力端子に与
えた信号列と出力端子に現われるべき信号列の対応によ
り、設計すればよい。テストモード選択回路１８から出
力されるテストモード出力信号Ｃ，Ｄを複数本用意し、
一部の出力端子ごとにテスト可能に構成することもでき
る。この場合、テストモード選択回路１８に入力される
テストモード制御信号の本数を増加させてもよい。

【００１３】各出力信号切換回路に入力される信号とし
ては、内部論理回路１９からの出力信号、入力端子から
の入力信号のほか、別途用意されているテスト信号の発
生回路からの信号など、種々の信号を入力するように構
成することもできる。この場合には、テストモード出力
信号Ｃは複数本必要となる。これに伴い、テストモード
選択回路１８に入力されるテストモード制御信号を増や
すこともできる。

【００１４】図２は、本発明の集積回路の一実施例にお
ける出力バッファ回路の一例を示す構成図である。図
中、２０は出力バッファ、２１はトライステート出力バ
ッファ、２２は短絡機構である。図２では、出力バッフ
ァ回路１２について一例を示しているが、他の出力バッ
ファ回路についても同様である。出力バッファ２０は、
出力信号切換回路からの信号を受ける。出力バッファ２
０の後段には、トライステート出力バッファ２１と短絡
機構２２が並列に接続されている。トライステート出力
バッファ２１は、テストモード選択回路１８から出力さ
れるテストモード出力信号Ｄにより、出力バッファ２０
からの信号を出力端子５に出力するモードと、出力端子
５をハイインピーダンスに保つモードとが切り換えられ
る。このトライステート出力バッファ２１は、主にテス
ト時に用いられる。短絡機構２２は、通常動作時に用い
られ、トライステート出力バッファ２１を介さずに出力
バッファ２０からの信号を出力端子５に出力する。この
短絡機構２２により、通常動作時にトライステート出力
バッファ２１による遅延が発生せず、高速動作における
誤動作を防止することができる。

【００１５】短絡機構２２としては、例えば、ＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａ
ｒｒａｙ）等で使用されているアンチヒューズ方式を用
いることができる。この場合、例えば、書き込み電圧２
０Ｖ、書き込み時間１０ｍｓｅｃ以下でヒューズの絶縁
破壊を起こさせ、約５００Ω以下の短絡状態とする。こ
のアンチヒューズ方式の場合は、ワンタイム書き込み方
式のため、プリント板の組立および検査を終えてからヒ
ューズの短絡を行なうようにする必要がある。アンチヒ
ューズ方式のほか、出力バッファ２０と外部端子５，
６，７との間を短絡する同様の機能を有するものであっ
ても問題はない。

【００１６】以下、本発明の集積回路の一実施例の動作
を説明する。図３は、動作モードの真理値の一例の説明
図である。この実施例における集積回路は、テストモー
ド、出力ハイインピーダンスモード、通常動作モードの
３つの動作モードを有する。それぞれのモードを選択す
るためのテストモード出力信号Ｃ，Ｄの真理値の一例を
図３に示している。

【００１７】テストモードは、集積回路間の接続状態を
検査するものである。図１において、入力端子３，４か
ら入力された信号に従い、テストモード選択回路１８
は、テストモード出力信号Ｃ，Ｄをともに“Ｌ”レベル
に設定して、図３の真理値表に示すテストモードに設定
し、検査を行なう。出力信号切換回路１５ないし１７で
は、テストモード出力信号Ｃに基づき、入力バッファ
８，９からの信号を直接出力バッファ回路１２ないし１
４へ出力するように切り換えられる。また、出力バッフ
ァ回路１２ないし１４では、テストモード出力信号Ｄに
より、図２に示したトライステート出力バッファ２１が
出力バッファ２０からの信号を出力端子へ出力するよう
に切り換えられる。このように各部が設定されることに
より、入力端子１，２から入力された信号は、出力信号
切換回路１５ないし１７を介して出力バッファ回路１２
ないし１４を介し、出力端子５ないし７へ出力される。
この出力端子５ないし７に出力された信号レベルを検出
し、入力端子１，２に与えた信号レベルに対応した信号
レベルが正しく伝わっているかどうかをチェックするこ
とにより、集積回路間の接続状態を検査することができ
る。

【００１８】出力ハイインピーダンスモードは、インサ
ーキットテスターのように、各集積回路の間から電気信
号を印加するテスト方式において、印加するポイントの
前段に位置する集積回路の出力端子を、ハイインピーダ
ンス状態に設定するためのモードである。図１におい
て、入力端子３，４から入力された信号を基に、テスト
モード選択回路１８は、テストモード出力信号Ｃ，Ｄを
それぞれ“Ｌ”レベル，“Ｈ”レベルに設定して、図３
の真理値表に示す出力ハイインピーダンスモードに設定
する。出力バッファ回路１２ないし１４では、テストモ
ード出力信号Ｄにより、図２に示したトライステート出
力バッファ２１がハイインピーダンス状態となるように
切り換えられる。これにより、出力端子５ないし６はハ
イインピーダンス状態に設定されるので、電気信号を印
加し、次段以降の集積回路の検査を行なうことができ
る。なお、出力信号切換回路１５ないし１７は、テスト
モード出力信号Ｃに基づき、入力バッファからの信号を
直接出力バッファ回路へ出力するように切り換えられ
る。これにより、検査時の電気信号から内部論理回路１
９を完全に切り放し、内部論理回路を保護することがで
きる。

【００１９】通常動作モードは、内部論理回路１９を動
作させ、集積回路本来の機能を果たすためのモードであ
る。図１において、入力端子３，４から入力された信号
に従い、テストモード選択回路１８は、テストモード出
力信号Ｃ，Ｄをそれぞれ“Ｈ”レベル、“Ｌ”レベルに
設定して、図３の真理値表に示す通常動作モードに設定
する。出力信号切換回路１５ないし１７では、テストモ
ード出力信号Ｃに基づき、内部論理回路１９からの信号
を出力バッファ回路１２ないし１４へ出力するように切
り換えられる。また、出力バッファ回路１２ないし１４
では、短絡機構２２が動作し、トライステート出力バッ
ファ２１を介さずに出力端子５ないし７に内部論理回路
１９からの信号が出力される。これにより、トライステ
ート出力バッファ２１による伝搬遅延を最小に抑え、高
速動作を可能としている。このとき、トライステート出
力バッファ２１は、テストモード出力信号Ｄを“Ｌ”レ
ベルに設定しておくことにより、ハイインピーダンスの
状態となり、内部論理回路１９からの信号がトライステ
ート出力バッファ２１を介して遅れて出力されるのを防
止することができる。

【００２０】図４は、本発明の集積回路の一実施例にお
ける具体例を示す回路図である。図中の符号は図１及び
図２と同様である。この具体例では、出力信号切り替え
回路１５ないし１７をセレクタで、出力バッファ回路１
２ないし１４を図２に示した回路で、それぞれ構成して
いる。また、テストモード選択回路１８は、ＮＯＴ回路
およびＡＮＤ回路により構成し、テストモード出力信号
Ｃはテストモード制御信号Ａをそのまま出力し、テスト
モード出力信号Ｄはテストモード制御信号Ａの反転信号
とテストモード制御信号Ｂの論理積の信号としている。
また、入力バッファ１１では、入力端子４に入力された
信号の反転信号をテストモード制御信号Ｂとしている。
入力端子３，４は抵抗を介して電源に接続されており、
入力端子３または４をアースと接続することにより
“Ｌ”レベル、無接続で“Ｈ”レベルとなるように構成
されている。

【００２１】図５は、具体例における動作モードの真理
値の一例の説明図である。図５では、入力端子３，４に
入力するＴ１，Ｔ２信号に対応する動作モードの真理値
を示しており、図４に示した具体例のテストモード選択
回路１８によって図３に示した真理値を有するテストモ
ード出力信号Ｃ，Ｄに変換される。例えば、Ｔ１信号が
“Ｈ”レベルの時には、テストモード出力信号Ｃは
“Ｈ”レベルとなり、また、ＡＮＤ回路に入力される信
号は“Ｌ”レベルとなるので、Ｔ２信号のレベルには関
係なく、テストモード出力信号Ｄは“Ｌ”レベルとな
る。そのため、通常動作モードにより動作することにな
る。

【００２２】図６は、出力バッファ回路の他の例を示す
構成図である。図中、図２と同様の部分には同じ符号を
付して説明を省略する。２３はサージ吸収用ダイオー
ド、２４は電流制限用抵抗である。この例では、並列に
設けられたトライステート出力バッファ２１と短絡機構
２２の後段に、サージ吸収用ダイオード２３および電流
制限用抵抗２４を設けた例を示している。これらの回路
素子は、プリント板組立後の安全性の向上を目的として
設けられているものである。このような構成によれば、
不慮の電気的なトラブルに対しても、論理素子の破壊を
減少させることができる。もちろん、その他の周知の回
路素子を付加し、構成してもよい。

【００２３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、論理素子間の検査をする際には、スルーパス
による検査や、出力端子をハイインピーダンス状態に設
定して行なわれるインサーキットテスターなどのテスト
方法を用いることができるとともに、通常動作する場合
には、短絡機構によって、トライステート出力バッファ
などのテスト回路の使用を禁止し、信号の伝搬遅延を最
小に抑えることが可能となる。そのため、高速動作する
集積回路の場合もテスト回路を組み込むことが可能とな
り、論理素子の機能面の確保と、検査の容易化、さらに
不良の検出等の向上を図ることができるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明の集積回路の一実施例を示す構成図で
ある。

【図２】 本発明の集積回路の一実施例における出力バ
ッファ回路の一例を示す構成図である。

【図３】 動作モードの真理値の一例の説明図である。

【図４】 本発明の集積回路の一実施例における具体例
を示す回路図である。

【図５】 具体例における動作モードの真理値の一例の
説明図である。

【図６】 出力バッファ回路の他の例を示す構成図であ
る。

【符号の説明】

１〜４…入力端子、５〜７…出力端子、８〜１１…入力
バッファ、１２〜１４…出力バッファ回路、１５〜１７
…出力信号切換回路、１８…テストモード選択回路、１
９…内部論理回路、２０…出力バッファ、２１…トライ
ステート出力バッファ、２２…短絡機構、Ａ，Ｂ…テス
トモード制御信号、Ｃ，Ｄ…テストモード出力信号。

【手続補正書】

【提出日】平成６年３月２３日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822

Claims (1)

【特許請求の範囲】
1. 【請求項１】 機能動作テスト手段および被検査論理回
   路ブロックを有する集積回路において、通常動作状態及
   びテストの態様を選択しテストモード選択信号を出力す
   るテストモード選択回路と、前記テストモード選択回路
   からのテストモード選択信号に基づき出力端子に出力す
   ることのできる複数の信号から１つを選択する出力信号
   切換回路と、前記テストモード選択回路からのテストモ
   ード選択信号に基づき出力端子をハイインピーダンス状
   態に設定可能な出力回路と、該テスト回路と並列に設け
   られ通常動作状態では前記出力回路を介さずに前記出力
   信号切換回路からの信号を出力端子に出力する短絡手段
   を有することを特徴とする集積回路。