DE19831563A1 - Anordnung zum Testen von Chips - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung zum Testen von aus einem Wafer (1) hergestellten Chips (2), bei der den Chips (2) mittels eines Testkopfes (4) Testsignale zugeführt sind. Die Chips (2) sind dabei bereits im Wafer (1) durch in einem Sägerand (9) der Chips (2) vorgesehene Testleitungen (3) mit den Testsignalen seriell oder parallel beaufschlagbar.

Description

Die vorliegende Erfindung betrifft eine Anordnung zum Testen von aus einem Wafer hergestellten Chips, bei der den Chips mittels eines Testkopfes Testsignale zugeführt sind, durch deren Auswertung feststellbar ist, ob der jeweilige Chip vor­ bestimmten Anforderungen genügt.

Chips müssen bekanntlich vor ihrer Auslieferung an Anwender zahlreichen Tests unterworfen werden, in denen festgestellt wird, ob der jeweilige Chip bzw. genauer die in dem jeweili­ gen Chip realisierte integrierte Schaltung, beispielsweise eine Speicherschaltung, vorbestimmten Anforderungen genügt. Durch die immer größer werdenden Integrations- bzw. Speicher­ dichten wird die für die Tests benötigte Zeit (Testzeit) im­ mer länger, was auch die Testkosten in einem unverträglichen Maß ansteigen läßt.

Um hier Abhilfe zu schaffen, wurde bereits daran gedacht, die Chips nicht mehr einzeln, sondern mehrere Chips parallel zu testen und dabei zusätzlich eine Datenkompression einzuset­ zen. Damit könnte die Testzeit nicht unerheblich vermindert werden. Nachteilhaft wäre aber, daß ein solches paralleles Testen eine entsprechend große Anzahl von Testerkanälen, die von den jeweiligen parallel zueinander liegenden Chips zu dem Testkopf führen, erfordern würde, was dieses Vorgehen aufwen­ dig macht, so daß es bisher nicht in die Praxis eingeführt wurde.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Anord­ nung zum Testen von Chips zu schaffen, mit der die Testzeit für die Chips ohne großen zusätzlichen Aufwand erheblich ver­ mindert werden kann.

Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die Chips in dem Wa­ fer durch in einem Sägerand der Chips vorgesehene Testleitun­ gen mit den Testsignalen beaufschlagbar sind.

Bei der erfindungsgemäßen Anordnung wird also das Testen der noch nicht vereinzelnten Chips bereits auf Waferebene vorge­ nommen, wobei die Testleitungen im Sägerand (Kerf) verlegt sind, wo sie nach Abschluß des Tests beim Sägen der Chips aus dem Wafer zerstört werden.

Die Chips können nacheinander mit den Testsignalen beauf­ schlagbar sein, wobei der jeweils gerade zu testende Chip durch eine eigene Chip-Select-Leitung (Chip-Auswahl-Leitung) auswählbar ist. Für diese Chip-Select-Leitung kann jeweils eine der im Sägerand verlegten Testleitungen herangezogen werden, wobei jedem Chip eine Chip-Select-Leitung zugeordnet ist.

Es ist aber auch möglich, mehrere Chips parallel zueinander mit Testsignalen zu beaufschlagen, wobei sich diese wie ein Modul verhalten. In bevorzugter Weise sind hierbei an Daten­ eingängen/Datenausgängen der Chips im Sägerand Logikeinheiten zur Datenkompression vorgesehen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht auf eine erfindungsgemäße An­ ordnung zur Erläuterung eines ersten bzw. zweiten Ausführungsbeispiels der Erfindung und

Fig. 2 eine Draufsicht auf mehrere Chips mit Säge­ rand gemäß dem ersten bzw. zweiten Ausfüh­ rungsbeispiel der Erfindung.

Fig. 1 zeigt eine Draufsicht auf einen beispielsweise aus Si­ lizium bestehenden Halbleiterwafer 1, in welchen eine Viel­ zahl von Chips 2 vorgesehen sind. Diese Chips 2 sind mit Testleitungen 3 verbunden, die jeweils an Kontakten 7 enden, die mit Nadeln 5 eines Testkopfes 4 kontaktiert werden kön­ nen. In Fig. 1 sind lediglich vier Testleitungen 3 darge­ stellt. Tatsächlich handelt es sich aber um eine Vielzahl solcher Testleitungen 3, wobei gemäß einem ersten Ausfüh­ rungsbeispiel auch jedem dieser Chips 2 von den Testleitungen 3 eine nicht gesondert dargestellte Chip-Select-Leitung zuge­ ordnet ist.

Bei diesem ersten Ausführungsbeispiel werden die Chips 2 nacheinander getestet, wobei mit den Chip-Select-Leitungen der jeweils zu testende Chip angesteuert wird. Wesentlich an diesem ersten Ausführungsbeispiel ist, daß das Testen der Chips 2 auf dem Wafer 1 erfolgt, wobei - wie in Fig. 2 mit etwas anderer Anordnung der Kontakte 7 gezeigt ist - die Testleitungen 3 im Sägerand (Kerf) 9 mit einer Mitten-Trenn­ linie 8 geführt sind. Nach dem Zerlegen des Wafers 1 in die einzelnen Chips 2 werden so die Testleitungen 3, die ja dann nicht mehr benötigt werden, abgetrennt.

Bei einem zweiten Ausführungsbeispiel der Erfindung werden mehrere Chips 2, beispielsweise vier Chips 2, wie dies in Fig. 2 gezeigt ist, parallel geschaltet und mit den Nadeln 5, auch parallel kontaktiert.

Diese parallel geschalteten Chips 2 verhalten sich daher wie ein Modul, von dem festgestellt wird, ob er den gestellten Anforderungen genügt oder nicht. Für ein paralleles Testen kann zur weiteren Reduktion der Testzeit noch eine Datenkom­ pression mit Hilfe von den jeweiligen Chips 2 zugeordneten Logikeinheiten 6 vorgenommen werden. Auch diese Logikeinhei­ ten 6 sind in bevorzugter Weise im Sägerand 9 vorgesehen (in Fig. 2 nicht dargestellt).

Die Erfindung ermöglicht speziell mit dem zweiten Ausfüh­ rungsbeispiel eine erhebliche Reduktion der Testzeit und da­ mit auch der Testkosten; das Testen auf Waferebene, das auch beim ersten Ausführungsbeispiel vorgenommen wird, ist beson­ ders vorteilhaft, da der zusätzliche Aufwand für die Testlei­ tungen 3 (einschließlich Chip-Select-Leitungen) relativ ge­ ring ist und vor allem ein Testen der vereinzelten Chips, das wesentlich umständlicher ist, entfallen kann.

Claims (4)

1. Anordnung zum Testen von aus einem Wafer (1) hergestell­ ten Chips (2), bei der den Chips (2) mittels eines Test­ kopfes (4) Testsignale zugeführt sind, durch deren Aus­ wertung feststellbar ist, ob der jeweilige Chip (2) vor­ bestimmten Anforderungen genügt, dadurch gekennzeichnet, daß die Chips (2) in dem Wafer (1) durch in einem Säge­ rand (9) der Chips (2) vorgesehene Testleitungen (3) mit den Testsignalen beaufschlagbar sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Chips (2) nacheinander mit den Testsignalen be­ aufschlagbar sind, wobei der gerade zu testende Chip (2) durch eine Chip-Select-Leitung auswählbar ist.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Chips (2) parallel zueinander mit den Testsi­ gnalen beaufschlagbar sind.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß an Dateneingängen/Datenausgängen der Chips (2) im Sä­ gerand (9) Logikeinheiten (6) zur Datenkompression vorge­ sehen sind.