CN1329985C - 制造集成电路的方法、该方法获得的集成电路、提供有该方法获得的集成电路的晶片和包括由该方法获得的集成电路的系统 - Google Patents

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Abstract

本发明涉及在管芯(402)上制造集成电路(404)的方法，其中管芯(402)形成包括多个通过划片通道(403)相互分离的管芯的晶片(401)的可分离部分。本方法包含下述步骤，即在至少其中一个划片通道(403)上施加金属化图形(407)，以形成包含至少一个作为集成电路(404)的一部分的通信总线电路(405)的通信总线。在紧接的下一步骤中，集成电路(404)依据预定的测试方法进行测试，该测试方法使用通信总线电路(405)与集成电路(404)通信。在接下来的步骤中，管芯(402)被从晶片(401)上分离。通信总线电路(405)被设计为在晶片测试模式以及功能性模式下都可以通信。在集成电路(404)的测试过程中，它在晶片测试模式下通信。本发明还涉及利用该制造方法获得的集成电路(404)，包含利用该制造方法获得的集成电路(404)的晶片(401)，以及包含利用该制造方法获得的集成电路(404)的系统。

Description

制造集成电路的方法、该方法获得的集成电路、 提供有该方法获得的集成电路的晶片 和包括由该方法获得的集成电路的系统
本发明涉及一种在形成作为晶片的可分离部分的管芯上制造集成电路的方法，该方法包含在至少一个划片通道(dicing lane)中提供金属化图形的步骤，以形成包含至少一个通信总线电路的通信总线，该通信总线电路形成集成电路的一部分，在紧接的下一个步骤中，根据将通信总线电路用于与集成电路通信的预定测试方法对集成电路进行测试，在此后执行将管芯从晶片上分离的步骤。
本发明还涉及提供有通信总线电路并位于管芯上的集成电路，在集成电路的制造过程中，该管芯是晶片的可分离部分，晶片包含大量通过划片通道互相分离的管芯，用于形成包含通信总线电路的通信总线的金属化图形形成在至少其中一个划片通道中。
本发明还涉及用于根据本发明的方法中的晶片，该晶片包含在至少其中一个上实现集成电路的管芯，而且还包含提供有金属化图形的至少一个划片通道。
本发明还涉及包含第一和第二集成电路的系统，其都提供有互连以形成通信总线的通信总线电路。
这一方法从美国专利说明书5,808,947中已知。
集成电路的制造是非常复杂的过程，大体上说，这个过程可以分为两个部分。在第一部分中，被用作起始材料的半导体材料的切片，例如硅，进行多个步骤的处理，例如注入离子、进行扩散、和提供金属化，金属化被再次部分刻蚀掉以形成不同器件之间的互联。当所述生产过程中的第一部分完成以后，晶片上就形成了其上形成集成电路的管芯。管芯之间的间隔通常称为划片通道。在生产过程的第二部分中，其上已经形成管芯的晶片进行多个附加步骤的处理，其中例如，管芯要沿所述的划片通道从晶片上分离，管芯被置于外壳内，在集成电路的I/O端，例如结合垫，和外壳的I/O端之间形成导电连接，然后将外壳密封。
由于集成电路生产过程的两个部分中的这些步骤中的每一个步骤的复杂性以及多个步骤，因此实际上存在大量生产出的集成电路可能并不符合其规格的风险。甚至很可能有些生产出的集成电路根本就不能工作。
通常，集成电路的制造商会致力于阻止将不符合规格或者根本不能工作的集成电路交给客户。为了达到所述目的，已经开发出一些测试方法，通过这些测试方法可以将不合规格的集成电路从符合规格的集成电路中区分开。
原则上，在生产过程中，对于不符合规格的集成电路其所经历的每个步骤都是一种时间上和方法上的浪费。通常，集成电路的制造商都会致力于在生产过程中尽可能早的检测出这些不符合规格的集成电路，这样就能从所述的生产过程中将它们去除。
在生产过程的早期阶段对集成电路的功能性的测试在生产过程的第一部分结束时进行是可能的。在生产过程中的这个阶段，集成电路在管芯上已经完全实现。管芯本身仍然是晶片的组成部分。
这种方法的实施方案在所述的美国专利说明书5,808,947中已知。在这个已知的方法中，描述了一种晶片测试方法，其中在位于管芯之间的划片通道中提供了金属化图形。这些金属化图形形成了晶片测试总线的一部分，其可以充当通信总线，通过可以用作通信总线电路的晶片测试总线电路，位于晶片管芯上的所有集成电路都可以连接到所述测试总线上。
借助例如测试探针与金属化图形接触的晶片测试器可以通过晶片测试总线电路与管芯上的集成电路通信。按此方式，可以对这些集成电路进行完全或部分的功能性测试。通过对未能通过测试的集成电路进行标记，可以将这些电路选择出来以便从后续的生产加工中去除。这种已知的方法被认为是适当的，尤其是用在集成存储电路的制造中。
这种已知方法的缺点在于在每个管芯上必须为形成集成电路一部分的晶片测试总线电路保留空间。当进行晶片测试方法时，集成电路必须进入晶片测试模式以设置晶片测试总线电路发挥功能。在完成制造过程之后，当在正常工作期间，所述电路处于功能模式时，在集成电路的进一步使用寿命中晶片测试总线电路不再起作用而因此只是占用管芯上的空间。
本发明的目的是提供一种制造集成电路的方法，其中管芯的更大一部分，包括其上提供的集成电路，可以在集成电路的整个使用寿命期间被有利利用，所述方法还包含一种测试方法，其中当集成电路所处的管芯仍然是晶片的一部分时，就可以对集成电路进行部分或者完全的功能性检测。
这个目的可以借助根据本发明的方法来实现，其特征在于通信总线电路被具体化以便能够在晶片测试模式以及功能模式下进行通信，在测试集成电路的过程中，所述的通信总线电路在晶片测试模式下进行通信。
在应用程序或者设备中，通信总线经常被用来实现集成电路间的通信。除集成电路之间的物理连接之外，物理连接包括例如其上提供集成电路的印制电路板上的铜轨，这种通信总线也还包含电路。每个连接到通信总线上的集成电路都具有这样通信总线电路。
在本发明的制造集成电路的方法中，在生产过程中，在包括其上将制造集成电路的管芯的晶片的至少一个划片通道中提供的金属化图形，该管芯形成了可分离部分。金属化图形用来形成通信总线，该通信总线包含形成要被制造的集成电路的一部分的至少一个通信总线电路。晶片测试器可以通过例如测试探针与划片通道中的金属化图形形成导电接触，进而与通信总线形成导电接触。
这样获得的通信总线随后被用作晶片测试总线，集成电路上的通信总线电路用作晶片测试总线电路。当根据预定的测试方法对集成电路进行测试时，则使用该晶片测试总线。在生产过程的下一步骤中，集成电路测试完之后，在其上包含集成电路的管芯从晶片上分离。按此方式，本发明的目标通过这种方法实现。
根据本发明所述方法的另外优势在于被测的晶片，包括其上被标记的管芯，也可以作为半成品出售。
在根据本发明方法的实施方案中，本方法被用来制造包含具有图像拾取部分的固态图像传感器的集成电路。制造固态图像传感器的方法与制造集成电路的方法具有高度可比性。另外，图像传感器的输出电信号并不能自动适应进一步的处理。这些信号首先必须通过放大电路进行放大，通常，这些被放大的信号随后通过模拟-数字转换器进行数字化。实现这个目的所必需的电路通常都是以集成电路方式实现的。通过把这些电路与图像传感器集成在一起，在一个管芯上形成单一的集成电路，就得到了包含有图像传感器的集成电路。
本实施方案的优势在于，当其上具有集成电路的管芯仍然是晶片的组成部分时，有可能对包含固态图像传感器的集成电路的功能性进行全部或者部分的测试，而管芯上的可用空间也能被有效利用。
在根据本发明所述方法的又一实施方案中，通过所述的方法制造了包含CMOS图像传感器的集成电路。当用来制造这种集成电路时，根据本发明的方法特别具有优势。包含CMOS图像传感器的集成电路通常用在相比较而言可以接受低图像分辨率，且进一步的功能性需求也没有那么严格的消费者应用或产品中。结果，实现集成电路功能性所必需的表面面积被减小，通信总线电路将占据表面面积中相对更大的部分。另外，用在消费者应用或者消费者产品中的集成电路产量通常都很大，制造商都会致力于在一块晶片上生产尽可能多的集成电路。通过确保形成集成电路组成部分的通信总线电路在晶片测试模式和功能模式下都进行通信，可以实现管芯表面面积的节省，从而得到在一块晶片上生产更多集成电路的可能性。
在根据本发明所述方法的又一实施方案中，用在测试方法中的通信总线以串行的模式通信。在通信总线以串行模式通信的情况下，必需的连接数被限制。结果，提供在晶片上的金属化图形中必需的单独轨线数目也被限制。这具有金属化图形占用相对较小的空间的优势。
在依据本发明所述方法的另一实施方案中，用在测试方法中的通信总线依据I2C标准进行通信。相对很多的集成电路是商业上可获得的，它们都使用I2C标准用于与同一应用或同一产品中的其它集成电路进行通信。依据本发明所述方法的该标准的使用具有一点优势，即可能与相当大量的其它集成电路进行通信，从而导致其中可以利用依据本方法得到的集成电路的相当大数量的可能的应用和产品。
依据本发明的一种集成电路的特征在于，通信总线电路被具体化为在(至少一部分)制造过程期间在测试模式下进行通信，和在正常工作期间在功能模式下进行通信。
依据本发明的晶片的特征在于金属化图形被具体化为形成包含至少一个通信总线电路的通信总线，该通信总线电路形成集成电路的一部分并且被具体化为在功能模式和晶片测试模式下进行通信。
依据本发明的包含有第一和第二集成电路的系统的特征在于第一集成电路是依据本发明的集成电路。
参考下面描述的实施方案，本发明的这些和其它的方面将变得显而易见并将进行阐述。
附图中：
图1概略地示出了依据现有技术制造集成电路的方法；
图2是对依据现有技术制造集成电路的一种方法的进一步的图示说明；
图3是对依据现有技术制造集成电路的方法的一部分的详细图示说明；
图4概略地示出了用于制造集成电路方法中的晶片的实施方案；
图5概略地示出了包含形成通信总线的一部分的通信总线电路的集成电路的实施方案；
图6概略地示出了用于制造集成电路的方法中的晶片的又一实施方案；
图7概略地示出了用于制造集成电路的方法中的晶片的又一实施方案；
图8概略地示出了用于制造集成电路的方法中的晶片的又一实施方案；
图9概略的示出了用于制造集成电路的方法中的晶片的又一实施方案；
图10概略地示出了具有固态图像传感器的集成电路的实施方案；
图11概略地示出了摄像机系统的实施方案。
在这些图中，相同的参考数字所指的是相同的部分。
图1概略地表示了根据现有技术制造集成电路的一种方法。在所示的生产过程1中，半导体材料的切片形成了起始点2，最终产品构成了生产过程的结果3。生产过程1包括第一部分4和第二部分5。
在生产过程的第一部分4中，半导体材料切片，例如硅，被用作起始材料，这些材料要经历多个附图中并未示出的步骤。在这些步骤中，例如有，注入离子、进行扩散、和提供金属化，金属化被再次部分刻蚀掉以形成不同器件之间的金属化图形。当生产工艺的第一部分4完成以后，在晶片上就形成了其上具有集成电路的管芯。管芯之间的间隔通常称为划片通道。
在生产过程的第二部分5中，其上形成管芯的晶片，即生产过程的第一部分4的结果，也要经历多个图中并未示出的步骤。在这些步骤中，例如，管芯沿着划片通道从晶片上分离，将管芯安装到外壳内，在集成电路的I/O端，例如结合垫(bonding pad)，和外壳的I/O端之间形成导电连接，之后将外壳密封。这导致了生产过程的结果3，即完成的产品。
图2示出了依据现有技术制造集成电路的一种方法的图示。在此图示中，在生产过程的第一部分4和生产过程的第二部分5之间插入第三部分201。在生产过程的第三部分201中，对集成电路进行功能性测试，而这些集成电路所在的管芯仍然是晶片的组成部分。
由于生产过程1的步骤繁多，而且在生产过程的第一部分4和第二部分5中的每个步骤的复杂性，因此实际上存在多个生产的集成电路不符合规格的风险。甚至很可能有些生产的集成电路根本就不能工作。
通常，集成电路的制造商会致力于排除将不符合规格或者根本不能工作的集成电路交到客户手中。为了达到所述目的，已经开发了一些测试方法，使得将不合规格的集成电路从符合规格的集成电路中区分开。
在生产过程1中，对于那些不符合规格的集成电路而言，其所经历的每个步骤实际上都是时间和方法的浪费。通常，集成电路的制造商都会致力于尽可能早的辨别出在生产过程1中不符合规格的集成电路，这样从所述的生产过程1中将它们去除。
对在生产过程1的早期阶段的集成电路的功能性测试可以在生产过程的第一部分4结束时进行。这通过生产过程的第三部分201来表示。
图3是对依据现有技术制造集成电路的方法的一部分的详细图示。所述附图示出了生产过程的第三部分201的更详细的图示，其中集成电路进行功能性测试，而这些集成电路所处的管芯仍然是晶片的组成部分。
框图301表示了生产过程的第三部分201的开始。框图302表示生产过程的第三部分201的结束。在第一步骤303处进行初始化。在此步骤中，例如，晶片可以置于晶片测试器内。在接下来的步骤304中，例如，晶片上的第一管芯被选中，晶片测试器与被选中的第一管芯上的集成电路导电接触，将电源电压传送到集成电路上。在下一步骤305中，例如，构成集成电路一部分的测试电路进入其起始状态以对集成电路进行功能性测试。在接下来的步骤306中，其中，进行测试，之后将这些测试结果传递到晶片测试器上。在下一步骤307中，其中，对测试结果进行分析。在下一步骤308中，其中，确定集成电路是否以令人满意的方式进行工作。如果集成电路的功能不能令人满意，将执行下一步骤309。如果集成电路的功能是令人满意的，则跳过步骤309。此外，步骤309用来登记那些功能不令人满意的集成电路。习惯上这通过管芯上的颜色标记来指示，例如使用有色墨水。步骤308之后，可以进行也可以不进行步骤309，然后接下来进行的步骤是310，此步骤中，其中确定是否晶片上的所有集成电路都已经进行了测试。如果是这样，过程移至生产过程的第三部分的终点302。然而，如果并非所有的集成电路都已经进行了测试，则过程转移到下一步骤311。在步骤311中，其中，选择晶片上的下一个管芯。步骤311之后，过程返回到步骤305。
图4概略地示出了用于制造集成电路的方法中的晶片401的实施方案。所述的晶片401包含管芯402。并列放置的管芯通过划片通道403相互分离。集成电路404被置于管芯402之上。集成电路404的I/O端，图中没有示出，也位于管芯402上。图4中，集成电路包含通信总线电路405和其它电子部件406，其根据习惯的方式相互连接以便于它们能够彼此互相通信。此外，通信总线电路405根据合适的方式导电连接到划片通道403中提供的金属化图形407上。不同的金属化图形407也根据恰当的方式互相电连接。按此方式，就获得了包含有通信总线电路405和金属化图形407的通信总线。
在美国专利5,808,947所公开的实施方案中，管芯402之间的划片通道403内的金属化图形407形成可以充当通信总线的晶片测试总线的一部分，通过可以用作通信总线电路的晶片测试总线电路，位于晶片401的管芯402上的所有集成电路404都可以连接到该通信总线上。
例如通过测试探针与金属化图形接触的晶片测试器可以经过晶片测试总线电路与管芯402上的集成电路404通信。按此方式，可以对这些集成电路进行完全或部分的功能性测试。通过对这些未通过测试的集成电路进行标记，所述电路可以被选择出来，并随后从生产过程中移除。这种已知的方法被认为是适合的，尤其应用在集成存储电路的制造中。
这种已知方法的缺点在于在每个管芯402上必须为形成集成电路404一部分的晶片测试总线电路保留空间。当进行晶片测试方法时，集成电路必须进入晶片测试模式以设置晶片测试总线电路发挥功能。在完成制造过程之后，当在正常工作期间，所述电路处于功能模式时，在集成电路的进一步使用寿命中晶片测试总线电路不再起作用而因此只是占用管芯上的空间。
依据本发明所述方法和美国专利号5,808,947中公开的方法之间的特性差异在于，通信总线电路405被具体化为在晶片测试模式以及功能模式下进行通信。当集成电路404被测试时，通信总线电路在晶片测试模式下进行通信，而在正常工作时，通信总线电路可以在功能模式下进行通信。
为了能在应用程序或者设备中的集成电路之间进行通信，通信总线经常被使用。除了集成电路之间的物理连接之外，其还包括，例如，其上提供集成电路的印制电路板上的铜轨，这种通信总线包含通信总线电路。每个连接到通信总线的集成电路都具有这样的通信总线电路。这种应用的示例是包含固态图像传感器的摄像机系统。其实施方案如图11中所示。
在依据本发明的方法中，在生产过程的第一部分4期间，在晶片401的划片通道403中提供了金属化图形407。按此方式，通信总线与通信总线电路405被连带地形成。在生产过程的第三部分201中，晶片测试器能够例如通过测试探针与金属化图形407形成导电接触，进而与通信总线形成导电接触。
如此形成的通信总线随后被用作晶片测试总线，通信总线电路405被用作晶片测试总线电路。为了依照预定的测试方法对晶片401上的集成电路404进行测试，使用晶片测试总线。在生产过程的第二部分5中，当对晶片上的集成电路404测试后，管芯402从晶片401上分离。由于实际原因，将晶片401分成提供有自己的通信总线的多个部分可能会更有优势。
图5概略地示出了包含形成通信总线的一部分的通信总线电路的实施方案。图5示出了具有多个管芯402的晶片401的一部分，并列放置的管芯402通过划片通道403相互分离。管芯402上的集成电路包含通信总线电路405和其余的电子部件406。通信总线电路405能在晶片测试模式以及功能模式下进行通信。在所示的实施方案中，通信总线电路405是根据I2C标准进行通信的I2C接口电路。I2C接口电路包含第一输入缓冲器501、第一输出缓冲器502、第二输入缓冲器503、第二输出缓冲器504和其它的I2C接口电子部件505。
根据I2C标准进行的通信需要串行数据线(SDA)和串行时钟线(SCL)。为了能在SDA上双向通信，剩下的I2C接口电子部件505被导电地连接到第一输入缓冲器501的输出和第一输出缓冲器502的输入。为了能在SCL上双向通信，剩下的I2C接口电子部件505被导电连接到第二输入缓冲器503的输出和第二输出缓冲器504的输入。
为了形成根据I2C标准进行通信、并且其可以被用作晶片测试总线的通信总线，金属化图形407包含晶片SDA 506和晶片SCL 507。晶片SDA 506被导电连接到第一输入缓冲器501的输入和第一输出缓冲器502的输出。晶片SCL 507被导电连接到第二输入缓冲器503的输入和第二输出缓冲器504的输出。
管芯402还包含第一结合垫508和第二结合垫509。当集成电路通过生产过程的每一阶段并形成最终的产品部分，并且可以在功能模式下工作后，第一结合垫508和第二结合垫509可以用作集成电路404的I/O端。管芯402还包含其它的结合垫，此处没有示出，这些结合垫可以作为集成电路404的其它I/O端。
第一结合垫508被导电连接到第一输入缓冲器501的输入和第一输出缓冲器502。第二结合垫509被导电连接到第二输入缓冲器503的输入和第二输出缓冲器504的输出。一旦通信总线电路405工作在功能模式下，它就可以根据恰当的方式形成还包含其它的集成电路的I2C总线的一部分。上述的一个示例是图11中所示的是摄像机系统。
图6概略地示出了用在制造集成电路的方法中的晶片的另一实施方案。从位于晶片上的管芯402中，一个管芯被选作探测管芯601。在所示的实施方案中，所述的探测管芯601包含与其它管芯402相同的集成电路404。
为了在集成电路404上进行测试，例如通过测试探针使晶片测试器与探测管芯的第一结合垫602以及与探测管芯的第二结合垫603接触。探测管芯的第一结合垫602和第一结合垫508都导电连接到晶片SDA 506上。探测管芯601的第二结合垫603和第二结合垫509都导电连接到晶片SCL 507上。按此方式，晶片测试器可以通过晶片SDA 506和晶片SCL 507与位于探测管芯601和管芯402上的通信总线电路405进行通信。
图7概略地示出了用于制造集成电路的方法中的晶片的又一实施方案。在该实施方案中，晶片401包含其上具有集成电路404的管芯402，和其上具有处理控制模块(PCM)702的PCM管芯701。PCM包含用来检验生产过程是否规范的测试结构。该检验在集成电路的功能性测试之前进行。当对集成电路进行功能性测试期间，PCM没有被使用。但是如果在PCM上留有任何空间，那么这些空间可以用来提供第一测试垫703和第二测试垫704。该方法有以下优点，即能够更有效地利用晶片上的可用空间，而不需要牺牲在其上放置集成电路的管芯以得到并不适合于进一步加工以获得成品的探测管芯。这要归结于用作测试垫的结合垫非常容易遭到损坏这一事实。
为了能在集成电路404上进行测试，例如通过测试探针将晶片探测装置与PCM管芯的第一测试垫703和PCM管芯的第二测试垫704接触。PCM管芯的第一测试垫703和第一结合垫508都导电连接到晶片SDA 506上。PCM 701的第二测试垫704和第二结合垫509都导电连接到晶片SCL 507上。按此方式，晶片测试器能够通过晶片SDA 506和晶片SCL 507与位于管芯402上的通信总线电路405进行通信。
图8概略地示出了用于制造集成电路的方法中晶片的又一实施方案。在该实施方案中，在晶片401上保留了用作焊接区801的空间。在焊接区801中有第一晶片测试垫802和第二晶片测试垫03。
为了能在集成电路404上进行测试，晶片测试器例如通过测试探针与第一晶片测试垫802和第二晶片测试垫803接触。第一晶片测试垫802和第一结合垫508都导电连接到晶片SDA 506上。第二晶片测试垫803和第二结合垫509都导电连接到晶片SCL 507上。按此方式，晶片测试器可以通过晶片SDA 506和晶片SCL 507与位于管芯402上的通信总线电路405进行通信。
图9概略地示出了用于制造集成电路的方法中的晶片的又一实施方案。该实施方案是图8中所示的实施方案的修改。在图9所示的实施方案中，晶片401被分成多个单元，每个单元都提供有自己的焊接区801。在所示的实施方案中，每列形成一个单元。当然还可以选择不同的划分，例如细分为四个象限。将晶片401划分为多个不同单元其优势在于，划片通道中的金属化图形所需的空间更小。例如，如图9中所述划分为列，只需要在图中从顶部延伸到底部的划片通道901中提供金属化图形。而图中从左延伸到右的划片通道902保持空闲，如果需要的话还可以用于其他目的，例如用于放置一个或者更多的PCM。
同样，在图6和图7所示的实施方案中，根据与图9中所示可比较的方式将晶片分成不同的单元，这可以具有优势。在图6所示的实施方案中，在集成电路404包含固态图像传感器的情况下，将所有的或者几乎所有的结合垫排列在靠近管芯402或者探测管芯601的一边，可能会更有利。“几乎所有的结合垫靠近管芯的一边”的意思是，晶片上所有必须进行测试的结合垫都位于靠近管芯的一边。这些除了包括导电连接到通信总线电路上的结合垫外，还包括例如导电连接到集成电路404的电源线上的结合垫，以及导电连接到集成电路404的信号输入和输出上的结合垫。根据与将结合垫导电连接到通信总线电路405上类似的方式，所有位于不同管芯402上的其它结合垫可以通过划片通道403中的第二金属化图形被导电互连。随后，例如，位于晶片的其中一个单元上的所有集成电路404可以通过测试探针同时供电，该测试探针与探测管芯601上适当的结合垫导电接触。
为了测试固态图像传感器，使用光源来投射一个或更多的图像到固态图像传感器上。为了实现该目的，例如可以使用带有可移动光源的晶片测试器，该移动光源可以始终位于每个固态图像传感器的上方。按此方式，处于晶片401的其中一个单元上的不同集成电路404可以被连续地测试。在此过程中，测试探针始终与相关单元的探测管芯601的第一结合垫602以及相关单元的探测管芯601的第二结合垫603保持导电接触。通过始终选择一列作为该单元，并将所有的结合垫排列为靠近管芯的一边，可以排除测试探针在将被测试的固态图像传感器上投射并不期望的阴影。
图10概略地示出了带有固态图像传感器的集成电路的实施方案。集成电路1001包含图像拾取单元1002、模拟单元1003、数字单元1004、测试控制器1005、通信总线电路1006、通信总线电路的I/0端1007和用于数字输出信号的输出端1008。
图像拾取单元1002负责将光图像转换成模拟电信号。所述图像拾取单元1002包含拾取部分1009、存储部分1010、采样-保持部分1011。在拾取部分中，入射光图像被转换成模拟电信号，例如电荷包。这些模拟电信号可以临时存储在存储部分1010中。随后，该模拟电信号在采样-保持部分1011中被采样。
模拟单元1003保证被采样的模拟电信号被放大并且随后被数字化。模拟单元1003包含前置放大器1012、可调节增益放大器1013，例如具有自动增益控制(AGC)的放大器，和数字-模拟转换器1014。被采样的模拟电信号被前置放大器1012和可调节增益放大器1013放大。随后，信号通过模拟-数字转换器被数字化。这生成了数字化的电信号。
数字单元1004确保被数字化的电信号适合由其它集成电路进行进一步处理。数字单元包含数字信号处理处理器1015和数字控制器1016。数字化的电信号由数字信号处理处理器1015进行处理，以得到在形式上适合其它集成电路进一步处理的数字输出信号。数字信号处理处理器1015将数字化的电信号转化为例如常用格式的视频信号。数字输出信号可以通过输出端1008发送到另一个集成电路。
数字控制器1016确保图像拾取单元1002、模拟单元1003和数字单元1004的不同任务之间的彼此协调。另外，数字控制器1016可以与其它集成电路通信，以交换关于数字输出信号的信息，或者确保将被执行的任务相互适合。数字控制器通过未示出的适当地连接到通信总线上的通信总线电路的I/O端1007和通信总线电路1006与其它集成电路通信。
集成电路1001还包含测试控制器1005。该控制器测试图像拾取单元1002、模拟单元1003和数字单元1004的工作。该测试发生在生产过程中，在其上形成了集成电路的管芯仍然没有从晶片上分离出来的时候。测试控制器1005可以通过通信总线电路1006与晶片测试器通信。为此，通信总线电路1006被连接到还连接了晶片测试器的通信总线上。其以图4、图5、图6、图7、图8或图9中所示的其中一种方式发生。
在所示的集成电路1001的修改中，测试控制器1005被忽略，在测试过程中，晶片测试器可以通过通信总线电路1006与图像拾取单元1002、模拟单元1003和数字单元1004直接通信。这样具有可以进一步节省空间的优点。
图11概略地示出了摄像机系统1100的实施方案。所示的实施方案包含图像传感器1101、数字信号处理处理器1102和控制器1103。图像传感器将入射光图像转换成电信号，并在电信号被数字化并转换成恰当的格式后，将其发送到数字信号处理处理器1102。数字信号处理处理器1102进行进一步的处理，例如颜色纠正、图像格式修改或者编码，以便将信号适当地提供用于进一步传输或者在适当的介质例如在录像带或者硬盘上存储。图11中没有示出这些。控制器1103确保在摄像机系统1100中执行的不同任务之间彼此适合，同时还负责例如用于控制与摄像机系统1100的用户的用户接口。
图像传感器1101可以是图10所示的集成电路1001，并包含通信总线电路1006和更多的功能性电子部件1104。数字信号处理处理器1102包含通信总线电路1105和更多的功能性电子部件1106。控制器1103包含通信总线电路1107和更多功能性电子部件1108。通信总线电路1006、1105和1107被恰当的相互接触，并形成同一通信总线的一部分。通过该通信总线，图像传感器1101、数字信号处理处理器1102和控制器1103可以彼此通信和交换信息。

Claims (15)

1.一种在管芯(402)上制造集成电路(404)的方法，管芯形成为包含多个管芯(402)的晶片(401)的可分离部分，管芯通过划片通道(403)相互分离，该方法包含在其中至少一个划片通道(403)中提供金属化图形(407)的步骤，以形成包含形成集成电路(404)一部分的至少一个通信总线电路(405)的通信总线，该步骤之后的步骤为按照利用通信总线电路(405)与集成电路(404)进行通信的预定测试方法，对集成电路(404)进行测试，之后进行的步骤是将管芯(402)从晶片(401)分离开，其特征在于，通信总线电路(405)被具体化以在晶片测试模式和功能模式下都能进行通信，在集成电路(404)的测试过程中，所述的通信总线电路在晶片测试模式下进行通信。
2.权利要求1中的方法，其特征在于该方法用来制造包含具有图像拾取单元(1002)的固态图像传感器的集成电路(1001)。
3.权利要求1中的方法，其特征在于该方法用于制造包含CMOS图像传感器的集成电路(1001)。
4.权利要求1中的方法，其特征在于当用在测试方法时通信总线按照串行模式进行通信。
5.权利要求1中的方法，其特征在于当用于测试方法中时，通信总线按照I2C标准进行通信。
6.权利要求2中的方法，其特征在于该测试方法测试单元组中的至少一个单元，该单元组包含集成电路(1001)的图像拾取单元(1002)、模拟单元(1003)和数字单元(1004)。
7.一种提供有通信总线电路(405)并且位于管芯(401)上的集成电路(404)，在集成电路(404)的制造过程中管芯是晶片(401)的可分离部分，晶片(401)包含大量彼此之间通过划片通道(403)相互分离的管芯(402)，在其中至少一个划片通道(403)中形成用来形成包含通信总线电路(405)的通信总线的金属化图形(407)，其特征在于通信总线电路(405)被设计为在至少部分制造过程中在晶片测试模式下通信，以及在正常工作过程中在功能模式下通信。
8.权利要求7中的集成电路(1001)，其特征在于集成电路(1001)包含具有图像拾取单元(1002)的固态图像传感器。
9.权利要求7中的集成电路(1001)，其特征在于集成电路(1001)包含CMOS图像传感器。
10.权利要求7中的集成电路(404)，其特征在于通信总线电路(405)被设计为在串行模式下通信。
11.权利要求7中的集成电路(404)，其特征在于通信总线电路(405)被设计为依据I2C标准进行通信。
12.权利要求7中的集成电路(404)，设置有为建立与位于管芯(402)外部的电路的导电性连接而设计的I/O端，其特征在于所有的I/O端都位于靠近管芯(402)的一边。
13.一种晶片(401)，包含管芯(402)，在至少一个管芯上实现的集成电路(404)，进一步包含至少一条具有金属化图形(407)的划片通道(403)，其特征在于，金属化图形(407)设计为形成包含至少一个通信总线电路(405)的通信总线，该通信总线电路形成集成电路(404)一部分并且被设计为能在晶片测试模式和功能测试模式下进行通信。
14.权利要求13中的晶片(401)，其特征在于该晶片(401)提供有分离的测试垫(703、704、802、803)以形成位于划片通道(403)中的金属化图形(407)和晶片测试器之间的导电接触。
15.一种包括第一集成电路和第二集成电路的系统，这两个集成电路都提供有通信总线电路，通信总线电路是互连的以形成通信总线，其特征在于第一集成电路是如权利要求7、8、9、10、11或12中所述的集成电路。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US7508051B2 (en) * 2003-12-23 2009-03-24 Nxp B.V. Wafer with optical control modules in dicing paths
US7307528B2 (en) * 2004-12-15 2007-12-11 Impinj, Inc. RFID tag design with circuitry for wafer level testing
US7380190B2 (en) * 2004-12-15 2008-05-27 Impinj, Inc. RFID tag with bist circuits
US7312622B2 (en) * 2004-12-15 2007-12-25 Impinj, Inc. Wafer level testing for RFID tags
US7528724B2 (en) * 2005-02-28 2009-05-05 Impinj, Inc. On die RFID tag antenna
US7400255B2 (en) * 2005-02-28 2008-07-15 Impinj, Inc. Wireless functional testing of RFID tag
US7733106B2 (en) * 2005-09-19 2010-06-08 Formfactor, Inc. Apparatus and method of testing singulated dies
KR100741882B1 (ko) * 2005-12-29 2007-07-23 동부일렉트로닉스 주식회사 고전압 소자 및 그 제조방법
DE102007062711A1 (de) * 2007-12-27 2009-07-02 Robert Bosch Gmbh Halbleiterwafer mit einer Vielzahl von Sensorelementen und Verfahren zum Vermessen von Sensorelementen auf einem Halbleiterwafer
US20180190549A1 (en) * 2016-12-30 2018-07-05 John Jude O'Donnell Semiconductor wafer with scribe line conductor and associated method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053700A (en) * 1989-02-14 1991-10-01 Amber Engineering, Inc. Method for wafer scale testing of redundant integrated circuit dies
US5557573A (en) * 1995-08-21 1996-09-17 Sgs-Thomson Microelectronics, Inc. Entire wafer stress test method for integrated memory devices and circuit therefor
US5808947A (en) * 1995-08-21 1998-09-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit that supports and method for wafer-level testing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3849872A (en) * 1972-10-24 1974-11-26 Ibm Contacting integrated circuit chip terminal through the wafer kerf
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
US5442282A (en) * 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
JPH06230086A (ja) * 1992-09-22 1994-08-19 Nec Corp Ｌｓｉのテスト回路
FR2700063B1 (fr) * 1992-12-31 1995-02-10 Sgs Thomson Microelectronics Procédé de test de puces de circuit intégré et dispositif intégré correspondant.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053700A (en) * 1989-02-14 1991-10-01 Amber Engineering, Inc. Method for wafer scale testing of redundant integrated circuit dies
US5557573A (en) * 1995-08-21 1996-09-17 Sgs-Thomson Microelectronics, Inc. Entire wafer stress test method for integrated memory devices and circuit therefor
US5808947A (en) * 1995-08-21 1998-09-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit that supports and method for wafer-level testing

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