JPH10241354A - 双方向転送型記憶装置及びメモリの入出力制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 データを記憶する領域を逓減しつつも、複数
組のデータに対して連続的にＦＩＬＯの機能を得る。 【解決手段】 メモリＭ０から入力されたデータの列は
メモリＭ３までシフトされ、スイッチバックしてメモリ
Ｍ０から読み出されるので、この列に対してＦＩＬＯの
機能を得ることができる。一方、メモリＭ３から入力さ
れたデータの列はメモリＭ０までシフトされ、スイッチ
バックしてメモリＭ３から読み出されるので、この列に
対してもＦＩＬＯの機能を得ることができる。そしてこ
れらの２つのデータの列は互いにプッシュ−プルの関係
を保ちながらメモリＭ０〜Ｍ３の間をデータがシフトす
るので、必要なメモリの数は、データの各列の要素だけ
あれば足りる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は記憶装置に関し、
特に連続的にＦＩＬＯ（First In Last Out）の機能を
果たすことができる双方向ＦＩＬＯに関する。

【０００２】

【従来の技術】ＦＩＬＯの機能を果たす記憶装置（以
下、かかる記憶装置をも「ＦＩＬＯ」と称す）は、順次
入力されたデータを、入力された順とは逆にデータを出
力する。

【０００３】従来のＦＩＬＯはプッシュ操作とポップ操
作によって動作するので、これを一つだけ用いた場合に
は、第１の組のデータについてＦＩＬＯの処理を得た
後、直ちに第２の組のデータについてＦＩＬＯの処理を
得ることはできない。第１の組のデータの読み出しが終
わるまでに他の組のデータをＦＩＬＯに入力すると、第
１の組のデータが破壊されるためである。

【０００４】図５３は従来のＦＩＬＯを二つ用いて、第
１及び第２の組のデータについてＦＩＬＯの処理を連続
的に得る構成を示すブロック図である。ＦＩＬＯ１，Ｆ
ＩＬＯ２はデマルチプレクサＤＭＵＸ０によって入力デ
ータＤＩＮが組毎に振り分けられて与えられ、マルチプ
レクサＭＵＸ０によっていずれかの出力が出力データＤ
ＯＵＴとして出力される。

【０００５】例えば入力データＤＩＮが第１の組のデー
タをデマルチプレクサＤＭＵＸ０に与える際には、ＦＩ
ＬＯ１に第１の組のデータが順次入力される。そして入
力データＤＩＮが第２の組のデータをデマルチプレクサ
ＤＭＵＸ０に与える際には、ＦＩＬＯ２に第２の組のデ
ータが順次入力されつつ、マルチプレクサＭＵＸ０を通
じてＦＩＬＯ１に与えられていたデータが順序を逆にし
て出力データＤＯＵＴとして出力される。その後、マル
チプレクサＭＵＸ０を通じてＦＩＬＯ２に与えられてい
たデータが順序を逆にして出力データＤＯＵＴとして出
力される際には、入力データＤＩＮが第３の組のデータ
をデマルチプレクサＤＭＵＸ０に与える。

【０００６】

【発明が解決しようとする課題】従来の技術では、交代
に選択される一対のＦＩＬＯを用いなければ、複数の組
のデータについて連続的にＦＩＬＯの処理を行うことが
できず、従ってデータを記憶する領域は一組のデータの
２倍分が必要であるという問題点があった。

【０００７】本発明は上記問題点を解決するためになさ
れたもので、複数の記憶素子の間においてデータの転送
の方向を上から下へ向かう方向と、下から上へ向かう方
向との双方向について行い、データを記憶する領域を逓
減しつつも、連続的にＦＩＬＯの機能を可能とする双方
向ＦＩＬＯを提供することを目的としている。

【０００８】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、いずれもが所定長のデータを格納する
第０乃至第（Ｎ−１）（Ｎ≧２）の記憶単位を備え、入
力データはＮ個毎に組を成して交互に前記第０及び第
（Ｎ＋Ｋ−１）の記憶単位に入力され、前記入力データ
の異なる２つの前記組の先頭のデータがＫ個の前記記憶
単位を挟んで対向しつつ、前記第０乃至第（Ｎ＋Ｋ−
１）の記憶単位において格納されるデータに対して順次
に（Ｎ＋Ｋ−１）回のシフト転送が行われ、前記シフト
転送の方向が交互に転向することにより、前記入力デー
タがスイッチバックして出力される。

【０００９】この発明のうち請求項２にかかるものは、
請求項１記載の双方向転送型記憶装置であって、前記入
力データが、制御信号が第１の値を採る場合に前記第０
の記憶単位へ、第２の値を採る場合に前記第Ｎの記憶単
位へ、それぞれ格納し、前記制御信号が前記第１の値を
採る場合には前記第０乃至第（Ｎ−２）の記憶単位の格
納する内容が前記第１乃至第（Ｎ−１）の記憶単位へ、
前記第２の値を採る場合には前記第１乃至第（Ｎ−１）
の記憶単位の格納する内容が前記第０乃至第（Ｎ−２）
の記憶単位へ、それぞれ転送され、前記制御信号が前記
第１の値を採る場合には前記第（Ｎ−１）の記憶単位の
格納する内容を、前記第２の値を採る場合には前記第０
の記憶単位の格納する内容を、それぞれ出力データとし
て採用され、前記制御信号は、前記第０の記憶単位にＮ
回連続して前記入力データが書き込まれたことに対応し
て前記第２の値に、前記第（Ｎ−１）の記憶単位にＮ回
連続して前記入力データが書き込まれたことに対応して
前記第１の値に、それぞれ設定される。

【００１０】この発明のうち請求項３にかかるものは、
いずれもが所定長のデータを格納し、第０乃至第（Ｎ＋
Ｋ−１）のアドレスに対応する第０乃至第（Ｎ＋Ｋ−
１）（Ｎ≧２，Ｋ≧０）の記憶単位を有し、クロックに
基づいて動作するメモリと、前記メモリの読み出しアド
レス及び書き込みアドレスをそれぞれ生成するアドレス
生成部とを備える双方向転送型記憶装置であって、入力
データはＮ個毎に組を成し、前記記憶単位の格納する内
容を読み出しつつこれに追随して入力データが書き込ま
れ、前記入力データの組の更新に対応して前記読み出し
アドレス及び前記書き込みアドレスの移動する方向が逆
転する。

【００１１】この発明のうち請求項４にかかるものは、
請求項３記載の双方向転送型記憶装置であって、制御信
号が第１の値を採る場合には前記メモリの前記読み出し
アドレスが前記書き込みアドレスに対して前記Ｋだけ大
きく設定されつつ、前記クロックに基づいて前記読み出
しアドレス及び前記書き込みアドレスのいずれもが１増
加し、前記制御信号が第２の値を採る場合には前記読み
出しアドレスが前記書き込みアドレスに対して前記Ｋだ
け小さく設定されつつ、前記クロックに基づいて前記読
み出しアドレス及び書き込みアドレスのいずれもが１減
少し、前記制御信号は、前記書き込みアドレスが前記第
（Ｎ−１）の記憶単位を指定した場合に対応して前記第
２の値に、前記第Ｋの記憶単位を指定した場合に対応し
て前記第１の値に、それぞれ設定され、前記第（Ｎ−
１）の記憶単位に対して前記書き込みが行われた後、前
記書き込みアドレス及び前記読み出しアドレスはそれぞ
れ前記第（Ｎ＋Ｋ−１）のアドレス、及び前記第（Ｎ−
１）のアドレス、にそれぞれ設定され、前記第Ｋの記憶
単位に対して前記書き込みが行われた後、前記書き込み
アドレス及び前記読み出しアドレスはそれぞれ前記第０
のアドレス、及び前記第Ｋのアドレス、にそれぞれ設定
される。

【００１２】この発明のうち請求項５にかかるものは請
求項４記載の双方向転送型記憶装置であって、前記メモ
リの書き込み及び読み出しは前記クロックのそれぞれ立
ち上がり及び立ち下がりを契機として行われ、前記書き
込みアドレス及び読み出しアドレスは前記メモリの書き
込みに引き続いて更新される。

【００１３】この発明のうち請求項６にかかるものは、
いずれもが所定長のデータを格納する第１乃至第Ｎ＋Ｋ
（Ｎ≧２，Ｋ≧０）の記憶単位を有し、クロックに基づ
いて動作するメモリの入出力制御方法であって、制御信
号が第１の値を採る場合には前記メモリの読み出しアド
レスが書き込みアドレスに対して前記Ｋだけ大きく設定
されつつ、前記クロックに基づいて前記読み出しアドレ
ス及び前記書き込みアドレスのいずれもが１増加し、前
記制御信号が第２の値を採る場合には前記読み出しアド
レスが前記書き込みアドレスに対して前記Ｋだけ小さく
設定されつつ、前記クロックに基づいて前記読み出しア
ドレス及び書き込みアドレスのいずれもが１減少し、前
記制御信号は、前記書き込みアドレスが前記第Ｎの記憶
単位を指定した場合に対応して前記第２の値に、前記第
Ｋ＋１の記憶単位を指定した場合に対応して前記第１の
値に、それぞれ設定され、前記第Ｋの記憶単位に対して
前記書き込みが行われた後、前記書き込みアドレス及び
前記読み出しアドレスはそれぞれ前記第０のアドレス、
及び前記第Ｋのアドレス、にそれぞれ設定される。

【００１４】

【発明の実施の形態】

実施の形態１．実施の形態１では、シフトレジスタ型の
双方向ＦＩＬＯについて説明する。図１及び図２は両図
相俟って実施の形態１にかかる双方向ＦＩＬＯの動作を
示すフローチャートである。両図は接続子Ｊ１〜Ｊ４に
よって互いに結合される。また、図３は実施の形態１に
かかる双方向ＦＩＬＯの構成を例示するブロック図であ
る。そして図４乃至図１６は図３に示された双方向ＦＩ
ＬＯの動作を順に示す模式図である。

【００１５】図３に示された双方向ＦＩＬＯはシフトレ
ジスタを構成するメモリＭ０〜Ｍ３及び、これらの間で
順次データを転送する制御部ＣＮＴ１〜ＣＮＴ３を備え
ている。具体的には、メモリＭ０，Ｍ１の間のデータの
転送は制御部ＣＮＴ１が、メモリＭ１，Ｍ２の間のデー
タの転送は制御部ＣＮＴ２が、メモリＭ２，Ｍ３の間の
データの転送は制御部ＣＮＴ３が、それぞれ行う。制御
部ＣＮＴ１〜ＣＮＴ３はクロックＣＬＫに同期して動作
する。データが転送される方向は、モード信号ＭＯＤＥ
の値が“０”，“１”を採ることに対応して、それぞれ
を上から下へ向かう方向（Ｍ０からＭ３へ向かう方
向）、下から上へ向かう方向（Ｍ３からＭ０へ向かう方
向）となる。

【００１６】デマルチプレクサＤＭＵＸ及びマルチプレ
クサＭＵＸは、それぞれモード信号ＭＯＤＥの値に基づ
いて出力及び入力を行う。具体的には、デマルチプレク
サＤＭＵＸは入力データＤＩＮを入力し、モード信号Ｍ
ＯＤＥの値が“０”，“１”を採ることに対応してそれ
ぞれ“０”，“１”と付記された出力端（以下「“０”
出力端」「“１”出力端」とする）へと入力データＤＩ
Ｎを出力する。また、マルチプレクサＭＵＸは、モード
信号ＭＯＤＥの値が“０”，“１”を採ることに対応し
てそれぞれ“０”，“１”と付記された入力端（以下
「“０”入力端」「“１”入力端」とする）に入力され
るデータＤＯＵＴ１，ＤＯＵＴ２を出力データＤＯＵＴ
として出力する。ここで、データＤＯＵＴ１，ＤＯＵＴ
２はそれぞれメモリＭ３，Ｍ０に格納されたデータであ
る。

【００１７】モード信号ＭＯＤＥはカウンタＣＯＵＮＴ
１，ＣＯＵＮＴ２、及び比較器ＣＭＰによって生成され
る。カウンタＣＯＵＮＴ１はクロックＣＬＫをカウント
してモード制御値ＭＯＤＥ＿ＣＮＴを生成し、比較器Ｃ
ＭＰはこれを所定の値、例えば２ビットの値“１１”
（１０進数でいう“３”）と比較する。モード制御値Ｍ
ＯＤＥ＿ＣＮＴは、入力データＤＩＮを格納するメモリ
が、データの移動方向に沿って何番目にあるのかを指示
する。モード制御値ＭＯＤＥ＿ＣＮＴが所定の値と一致
した場合には（これはモード信号ＭＯＤＥが“０”を採
るならばメモリＭ３が、“１”を採るならばメモリＭ０
が、それぞれ入力データＤＩＮを格納することを意味す
る）、カウンタＣＯＵＮＴ１をリセットしてモード制御
値ＭＯＤＥ＿ＣＮＴの値を“０”にし、かつカウンタＣ
ＯＵＮＴ２にカウントさせる。カウンタＣＯＵＮＴ２は
クロックＣＬＫをカウントするのではなく、比較器ＣＭ
Ｐの出力をカウントする１ビットのカウンタであり、そ
の出力たるモード信号ＭＯＤＥの値が変化するタイミン
グがクロックＣＬＫに同期する。

【００１８】カウンタＣＯＵＮＴ１は比較器ＣＭＰの出
力によってリセットされるためのリセット端Ｒ２の他、
双方向ＦＩＬＯのリセットに用いられるリセット信号Ｒ
ＳＴによってもリセットされる為にリセット端Ｒをも有
している。同様に、カウンタＣＯＵＮＴ２にもリセット
信号ＲＳＴによってリセットされる為のリセット端Ｒが
設けられている。また、各メモリＭ０〜Ｍ３にもリセッ
ト信号ＲＳＴによってリセットされる為のリセット端Ｒ
が設けられている。

【００１９】図１に示されたフローチャートにおいて、
ステップＳ１０１はクロックＣＬＫにかかわらず実行さ
れる。このステップＳ１０１において、リセット命令が
与えられたか否かが判断される。図３に即して言えばリ
セット信号ＲＳＴが立ち下がったか否かが判断される。
リセット命令が与えられた場合（リセット信号ＲＳＴが
立ち下がった場合）、接続子Ｊ２を介して図２に示され
たステップＳ１１３〜Ｓ１１５が実行され、接続子Ｊ３
を介して再びステップＳ１０１に戻る。

【００２０】ステップＳ１１３〜Ｓ１１５において双方
向ＦＩＬＯのリセットの為の処理が実行される。ステッ
プＳ１１３では第０番目乃至第（Ｎ−１）番目のメモ
リ、即ち全てのメモリの内容が初期化される。図３に即
して言えばＮ＝４であり、メモリＭ０〜Ｍ３の内容は、
これらのリセット端Ｒに“Ｈ”から“Ｌ”への遷移が与
えられることによってクリアされる。ステップＳ１１４
では動作モードが第１モードに設定される。これは図３
に即して言えばモード信号ＭＯＤＥの値が“０”に設定
されることを示し、カウンタＣＯＵＮＴ２のリセット端
Ｒに“Ｈ”から“Ｌ”への遷移が与えられることによっ
て実現される。ステップＳ１１５では同様に、カウンタ
ＣＯＵＮＴ１のリセット端Ｒに“Ｈ”から“Ｌ”への遷
移が与えられることによってモード制御値ＭＯＤＥ＿Ｃ
ＮＴが“０”に設定される。

【００２１】図１に示されたステップＳ１０２，Ｓ１０
０に関しては、図３に示された双方向ＦＩＬＯでは特に
対応する機構が示されていないが、待機（wait）命令Ｗ
Ｔ、可動（enable）命令ＥＮを用いてメモリを管理する
ことは通常よく行われており、その機構も周知の技術を
用いて実現することができる。

【００２２】ステップＳ１０３において、動作モードが
第１モードであるか、第２モードであるかが判断され
る。ここで第１及び第２モードはそれぞれモード信号Ｍ
ＯＤＥの値が“０”，“１”であることに対応し、制御
部ＣＮＴ１〜ＣＮＴ３がデータを転送する方向はこれに
対応して上から下へ向かう方向、下から上へ向かう方向
となる。ステップＳ１１３〜Ｓ１１５が実行されて初め
てステップＳ１０３が実行される場合には、ステップＳ
１１４が実行された結果、モード信号ＭＯＤＥの値が
“０”となっており、ステップＳ１０４へ進む。

【００２３】ステップＳ１０４において、末尾のメモリ
である第（Ｎ−１）番目のメモリの内容が出力データと
して採用される。これはマルチプレクサＭＵＸがモード
信号ＭＯＤＥの値が“０”であることに対応して、出力
データＤＯＵＴとしてデータＤＯＵＴ１を採用すること
で実現される。図４はこの状態を示す図であり、全ての
メモリＭ０〜Ｍ３がクリアされて“０”を格納している
状態において、出力データＤＯＵＴはメモリＭ３の格納
する内容（データＤＯＵＴ１）を採っている。

【００２４】ステップＳ１０６，Ｓ１０８，Ｓ１１１，
Ｓ１１２はクロックＣＬＫに同期して、例えばその立ち
上がりのタイミングを契機として実行される。まずステ
ップＳ１０６において、先頭のメモリである第０番目の
メモリ乃至末尾から２番目のメモリである第（Ｎ−２）
番目のメモリの内容を、先頭から２番目のメモリである
第１番目のメモリ乃至末尾のメモリである第（Ｎ−１）
番目のメモリへと転送する。これは、制御部ＣＮＴ１〜
ＣＮＴ３がメモリＭ０〜Ｍ３の間においてデータを上か
ら下へ向かう方向へ転送することで実現される。従っ
て、図４においてメモリＭ０〜Ｍ２に格納されていたデ
ータ“０”，“０”，“０”が、それぞれメモリＭ１〜
Ｍ３に格納されることになる。また、ステップＳ１０８
において先頭のメモリである第０番目のメモリに入力デ
ータの値が格納される。例えば入力データＤＩＮの値と
してＡ１が与えられていれば、メモリＭ０にはデータＡ
１が格納される。図５はこのようにして得られた各メモ
リＭ０〜Ｍ３の格納内容を示している。

【００２５】ステップＳ１１０ではモード制御値ＭＯＤ
Ｅ＿ＣＮＴの値が吟味される。図５に示された状態では
入力データＤＩＮの値が格納される対象はメモリＭ０で
あり、モード制御値ＭＯＤＥ＿ＣＮＴが“０”であるの
でステップＳ１１２へ進む。ステップＳ１１２におい
て、モード制御値ＭＯＤＥ＿ＣＮＴは“１”増加する。
これは入力データＤＩＮを格納するメモリが順次移動す
ることを示す。そして当該メモリが先頭もしくは末尾の
メモリに対応することとなった場合（即ち（Ｎ−１）に
等しくなった場合）には、ステップＳ１１０からステッ
プＳ１１１へと進み、モード信号ＭＯＤＥの値を切り替
えて動作モードを変更し、モード制御値の値も“０”に
設定する。当該メモリが先頭もしくは末尾のメモリに対
応しない間は、接続子Ｊ１を介してステップＳ１０３へ
戻る。

【００２６】図６はステップＳ１１４が実行されてから
２回目にステップＳ１０４が実行されている状態を示し
ている。そしてクロックＣＬＫの立ち上がりを契機とし
て、図４乃至図６においてメモリＭ０〜Ｍ２に格納され
ていたデータＡ１，“０”，“０”がそれぞれメモリＭ
１〜Ｍ３に格納され（ステップＳ１０６）、入力データ
ＤＩＮの新たな値Ａ２がメモリＭ０へ格納される（ステ
ップＳ１０８、図７）。その後のステップＳ１１２にお
いてモード制御値ＭＯＤＥ＿ＣＮＴの値は増加するが、
その値は１０進数で２であってＮ−１（＝３）に等しく
はなく、ステップＳ１１１から、接続子Ｊ１、ステップ
Ｓ１０３を介してステップＳ１０４へと戻る。図８はこ
の状態を示している。

【００２７】このような処理が繰り返され、順次更新さ
れる入力データＤＩＮの値Ａ３，Ａ４がメモリＭ０へ格
納される。そしてデータＡ４がメモリＭ０へ格納される
際のクロックＣＬＫの立ち上がりに対応して実行される
ステップＳ１１０においては、既にモード制御値ＭＯＤ
Ｅ＿ＣＮＴが“３”となっていたので、ステップＳ１１
１の処理を受ける。即ちモード制御値ＭＯＤＥ＿ＣＮＴ
が“０”となり、モード信号ＭＯＤＥが“１”となる。
これは図３において、比較器ＣＭＰがモード制御値ＭＯ
ＤＥ＿ＣＮＴの値を２進数“１１”と比較して、その結
果カウンタＣＯＵＮＴ１をそのリセット端Ｒ２を介して
リセットし、カウンタＣＯＵＮＴ２をカウントさせるこ
とによって実現される。図９はこの状態を示している。

【００２８】ステップＳ１１１の処理を受けた直後で
は、ステップＳ１０３において動作モードは第２モード
であると判断され、ステップＳ１０３からステップＳ１
０５へと処理が進む。そして先頭のメモリである第０番
目のメモリの内容が出力データＤＯＵＴとして採用され
る。これはマルチプレクサＭＵＸがモード信号ＭＯＤＥ
の値が“１”であることに対応して、出力データＤＯＵ
ＴとしてデータＤＯＵＴ２を採用することで実現され
る。図１０はこの状態を示しており、出力データＤＯＵ
ＴはメモリＭ０の格納するデータＡ４を採る。

【００２９】ステップＳ１０７，Ｓ１０９はクロックＣ
ＬＫに同期して、例えばその立ち上がりのタイミングを
契機として実行される。まずステップＳ１０７におい
て、先頭から２番目のメモリである第１番目のメモリ乃
至末尾のメモリである第（Ｎ−１）番目のメモリの内容
を、先頭のメモリである第０番目のメモリ乃至末尾から
２番目のメモリである第（Ｎ−２）番目のメモリへと転
送する。これは、制御部ＣＮＴ１〜ＣＮＴ３がメモリＭ
０〜Ｍ３の間においてデータを下から上へ向かう方向へ
転送することで実現される。従って、図１０においてメ
モリＭ１〜Ｍ３に格納されていたデータＡ３，Ａ２，Ａ
１が、それぞれメモリＭ０〜Ｍ２に格納されることにな
る。またステップＳ１０９において、末尾のメモリであ
る第（Ｎ−１）番目のメモリに入力データの値が格納さ
れる。例えば入力データＤＩＮの値としてＢ１が与えら
れていれば、メモリＭ３にはデータＢ１が格納される。
図１１はこのようにして得られた各メモリＭ０〜Ｍ３の
格納内容を示している。

【００３０】ステップＳ１０９の実行後は、第１モード
の場合と同様にステップＳ１１０〜Ｓ１１２が実行され
る。よって図１２乃至図１４に示されるようにして出力
データとして順次Ａ３，Ａ２，Ａ１が得られ、その一方
で末尾のメモリＭ３の内容は、次々と新たな入力データ
の値Ｂ２，Ｂ３，Ｂ４へと更新される。

【００３１】そしてステップＳ１０９の実行によって図
１４に示された状態が得られた後、クロックＣＬＫの立
ち上がりに際してステップＳ１１１が実行される。第２
モードにおいてモード制御値ＭＯＤＥ＿ＣＮＴの値が
“３”を採用することは、メモリＭ０を指定しているこ
とになるためである。動作モードが第１モードへと移
り、モード制御値ＭＯＤＥ＿ＣＮＴの値も“３”から
“０”へとリセットされる。その後、図１５に示される
ように入力データＤＩＮの新たな値がＣ１に更新され、
出力データＤＯＵＴはメモリＭ３の内容であるデータＢ
４を出力する（ステップＳ１０４）。そしてメモリＭ０
〜Ｍ２に格納されていたデータＢ１，Ｂ２，Ｂ３がそれ
ぞれメモリＭ１〜Ｍ３に格納され（ステップＳ１０
６）、そしてデータＣ１がメモリＭ０へ格納される（ス
テップＳ１０８、図１６）。

【００３２】このようにして、Ｎ個（図３乃至図１６に
即して言えば４個）の値を組にしたデータ（Ａ１，Ａ
２，Ａ３，Ａ４），（Ｂ１，Ｂ２，Ｂ３，Ｂ４），…を
順次入力データＤＩＮとして採用すれば、出力データＤ
ＯＵＴは（Ａ４，Ａ３，Ａ２，Ａ１），（Ｂ４，Ｂ３，
Ｂ２，Ｂ１），…と得られる。つまりＮ個のメモリを備
える双方向ＦＩＬＯでは、Ｎ個のデータからなる組の複
数について、ＦＩＬＯの機能を連続的に発揮することが
できる。これはＮ個のメモリ間におけるデータの転送の
方向を、上から下へ向かう方向と、下から上へ向かう方
向との双方向を採用し、かつ、いわばデータがスイッチ
バックの態様にて入出力されるためである。以下、デー
タのこのＮ個の組をパケットという単位で取り扱うこと
もある。

【００３３】なお、シフトレジスタ型の双方向ＦＩＬＯ
においては図１１乃至図１３に示されるように、異なる
組のデータの先頭が隣接する態様を示したが、勿論Ｋ
（≧０）個の記憶単位を挟んでこれらが対向する態様で
もよいのは明白である。その場合には、必要となる記憶
素子が（Ｎ＋Ｋ）個となり、ステップＳ１０４，Ｓ１０
６，Ｓ１０７，Ｓ１０９，Ｓ１１３におけるＮの値をＮ
＋Ｋに読み替えれば上記の効果を得ることができる。但
しステップＳ１１０のＮの値はこの場合にも維持され
る。

【００３４】さて、シフトレジスタの一部を構成するメ
モリＭ０〜Ｍ３の間でいずれの方向にデータの転送が行
われるか、入力データを先頭のメモリ及び末尾のメモリ
のいずれに格納するか、出力データが先頭のメモリ及び
末尾のメモリのいずれから読み出されるか、がそれぞれ
適切に選択されれば上記双方向ＦＩＬＯは実現できる。
従って、制御部ＣＮＴ１〜ＣＮＴ３とデマルチプレクサ
ＤＭＵＸとを区分する必要はない。以下ではかかる区分
がなされない場合の回路を示す。但し正論理（“１”，
“０”がそれぞれ“Ｈ”，“Ｌ”に対応する）が採用さ
れる。

【００３５】表１乃至表３はこの順に結合して双方向Ｆ
ＩＬＯを記述するハードウェア記述言語（ＨＤＬ）によ
るリストを示す。ここでは例としてCadence社のVerilog
-HDLを用いている。

【００３６】

【表１】

【００３７】

【表２】

【００３８】

【表３】

【００３９】表１は当該リストの第１行乃至第９行を、
表２は当該リストの第１０行乃至第４７行を、表３は当
該リストの第４８行乃至第５１行（最終行）を示してい
る。表１ではリストの第１行においてモジュールの開始
が示され、第２行乃至第９行において各種の宣言が行わ
れている。ここではパケット一つあたりのデータは４個
であり、各データのビット幅は２ビットである。

【００４０】図１７は当該リストに基づいて生成される
双方向ＦＩＬＯの構成を示すブロック図である。当該リ
ストにおいて小文字で示された変数は、以下の図におい
て大文字で示される信号、データに相当する。

【００４１】論理回路１１０にはクロックＣＬＫ、２ビ
ットの入力データＤＩＮ＜１：０＞、リセット信号ＲＳ
Ｔ、ウエイト信号ＷＴ、エネーブル信号ＥＮが入力し、
モード信号ＭＯＤＥ、メモリＭ０の格納するデータに対
応する２ビットのデータＦＩＬＯ＜０＞＜０＞，ＦＩＬ
Ｏ＜０＞＜１＞（これらはデータＤＯＵＴ２を構成す
る）、メモリＭ３の格納するデータに対応する２ビット
のデータＦＩＬＯ＜３＞＜０＞，ＦＩＬＯ＜３＞＜１＞
（これらはデータＤＯＵＴ１を構成する）が出力され
る。

【００４２】インバータＧ１，Ｇ２、複合ゲートＧ３，
Ｇ４はマルチプレクサＭＵＸに対応し、モード信号ＭＯ
ＤＥが“０”を採ることに対応してＦＩＬＯ＜３＞＜０
＞，ＦＩＬＯ＜３＞＜１＞の対が、“１”を採ることに
対応してＦＩＬＯ＜０＞＜０＞，ＦＩＬＯ＜０＞＜１＞
の対が、それぞれ２ビットの出力データＤＯＵＴ＜１：
０＞として出力される。

【００４３】かかる構成は、表３に示された、リストの
第４８行乃至第５０行におけるassign文によって規定さ
れ、図１のステップＳ１０３〜Ｓ１０５に該当する。

【００４４】表２に示された内容は論理回路１１０を規
定しており、図１８乃至図２７はこれらが相俟って論理
回路１１０の構成の詳細を示す回路図である。

【００４５】リスト第１０行のalways文は、クロックＣ
ＬＫの立ち上がり、もしくはリセット信号の立ち下がり
によって第１１行乃至第４７行の処理がなされることを
示す。クロックＣＬＫによらず、リセット信号ＲＳＴが
立ち下がったことを認識する第１１行の記載は図１にお
けるステップＳ１０１に相当し、リセット処理であるス
テップＳ１１３〜Ｓ１１５（図２）はそれぞれ第１２行
乃至第１４行、第１５行、第１６行に相当する。

【００４６】図１に示されたステップＳ１０２は表２に
示されたリスト第１８行に相当し、ステップＳ１０２の
判断が“Ｙ”の場合に処理されるステップＳ１０３〜Ｓ
１１２は第１９行乃至第４２行に相当する。そして第１
７行乃至第４６行においてウエイト信号ＷＴが“１”で
ある場合についての処理が記載されていないので、ウエ
イト信号ＷＴが“１”であれば、ステップＳ１０３〜Ｓ
１１２の全ての処理が待機されることとなる。これはス
テップＳ１０２の判断が“Ｎ”の場合にステップＳ１０
０を介してステップＳ１０１へと戻ることに対応してい
る。また、第４３行乃至第４５行において、エネーブル
信号ＥＮが“Ｌ”である場合にはモード制御値ＭＯＤＥ
＿ＣＮＴに２ビットの値“００”が与えられることが規
定されている。これはステップＳ１００に対応してい
る。

【００４７】リストの第１９行はステップＳ１０３に対
応しており、ステップＳ１０６以降の処理は第２０行乃
至第３０行に、ステップＳ１０７以降の処理は第３１行
乃至第４１行に規定されている。

【００４８】具体的には動作モードが第１モードである
場合（モード信号ＭＯＤＥ＝０）には、ステップＳ１０
６は第２１行乃至第２３行に、ステップＳ１０８は第２
４行に、ステップＳ１１０は第２６行に、ステップＳ１
１１は第２７行乃至第２８行に、ステップＳ１１２は第
２５行に、それぞれ対応する。なお、モード制御値ＭＯ
ＤＥ＿ＣＮＴに対する手続き的代入が行われる第２５行
及び第２８行ではノンブロッキング代入文が用いられて
いるので、リストにおける記載の順序にも拘らず、図２
に示されるフローチャートが対応する。

【００４９】同様にして、動作モードが第２モードであ
る場合（モード信号ＭＯＤＥ＝１）には、ステップＳ１
０７は第３２行乃至第３４行に、ステップＳ１０９は第
３５行に、ステップＳ１１０は第３７行に、ステップＳ
１１１は第３８行乃至第３９行に、ステップＳ１１２は
第３６行に、それぞれ対応する。この動作モードにおい
ても、モード制御値ＭＯＤＥ＿ＣＮＴに対する手続き的
代入が行われる第３６行及び第３９行ではノンブロッキ
ング代入文が用いられているので、リストにおける記載
の順序にも拘らず、図２に示されるフローチャートが対
応する。

【００５０】図１８はモード制御値ＭＯＤＥ＿ＣＮＴの
第０番目のビットの値ＭＯＤＥ＿ＣＮＴ＜０＞、及び通
常動作信号ＷＴＥＮを生成する部分を示す。通常動作信
号ＷＴＥＮはウエイト信号ＷＴが“Ｌ”で、エネーブル
信号ＥＮが“Ｈ”である場合にのみ“Ｈ”となり、フロ
ーチャートに即して言えばそのステップＳ１０２におい
て“Ｙ”と判断されることに対応し、またリストに即し
て言えばその第１９行乃至第４２行に記載された処理が
行われることに対応する。

【００５１】ＤフリップフロップＭＤＣＴ０は第０番目
のビットのモード制御値ＭＯＤＥ＿ＣＮＴ＜０＞を出力
し、その論理反転として信号Ｘ１が生成される。通常動
作信号ＷＴＥＮが“Ｈ”であれば、信号Ｘ１がＤフリッ
プフロップＭＤＣＴ０のＤ入力端に与えられるので、ク
ロックＣＬＫがＤフリップフロップＭＤＣＴ０のクロッ
ク端Ｔに与えられる度に第０番目のビットのモード制御
値ＭＯＤＥ＿ＣＮＴ＜０＞の値は“０”，“１”を交互
に出力することになる。ＤフリップフロップＭＤＣＴ０
にはリセット信号ＲＳＴの立ち下がりによってリセット
されるためのリセット端Ｒも設けられている。

【００５２】図１９は第１番目のビットのモード制御値
ＭＯＤＥ＿ＣＮＴ＜１＞を生成する部分を示す。Ｄフリ
ップフロップＭＤＣＴ１は第１番目のビットのモード制
御値ＭＯＤＥ＿ＣＮＴ＜１＞を出力し、その値が
“０”，“１”を採ることに対応してセレクタＳＥＬが
それぞれＡ入力端に与えられたデータ、Ｂ入力端に与え
られたデータを論理反転させて出力し、Ｄフリップフロ
ップＭＤＣＴ１のＤ入力端に与えられる。通常動作信号
ＷＴＥＮが“Ｈ”であれば、セレクタＳＥＬのＡ入力端
及びＢ入力端にはそれぞれ第０番目のビットのモード制
御値ＭＯＤＥ＿ＣＮＴ＜０＞の論理反転及び信号Ｘ１の
論理反転（つまり第０番目のビットのモード制御値ＭＯ
ＤＥ＿ＣＮＴ＜０＞）が与えられる。

【００５３】以上のように、図１８及び図１９で示され
た構成は、図３で示されたカウンタＣＯＵＮＴ１にほぼ
対応している。但しカウンタＣＯＵＮＴ１とは異なり、
比較器ＣＭＰのフィードバックを必要としない４進カウ
ンタである。

【００５４】図２０はモード信号ＭＯＤＥを生成する部
分を示す。通常動作信号ＷＴＥＮが“Ｈ”であれば、モ
ード制御値ＭＯＤＥ＿ＣＮＴ＜０＞，ＭＯＤＥ＿ＣＮＴ
＜１＞の論理積を採ることによってモード制御値ＭＯＤ
Ｅ＿ＣＮＴが１０進数でいう値“３”と一致するか否か
の判定を行う（ステップＳ１１０の処理に相当）。更に
ステップＳ１１１の処理を行う必要上、モード制御値Ｍ
ＯＤＥ＿ＣＮＴ＜０＞，ＭＯＤＥ＿ＣＮＴ＜１＞の論理
積と、モード信号ＭＯＤＥとの排他的論理和が、Ｄフリ
ップフロップＭＤのＤ入力端に与えられ、Ｄフリップフ
ロップＭＤがモード信号ＭＯＤＥを出力する。

【００５５】図２１はメモリＭ０の第０番目のビット及
び第１番目のビットにそれぞれ対応するＤフリップフロ
ップＭ００，Ｍ０１を含む構成を示している。それぞれ
のＤ入力端には複合ゲートＧ５，Ｇ６の出力が与えられ
ている。ＤフリップフロップＭ００，Ｍ０１のそれぞれ
の出力ＦＩＬＯ＜０＞＜０＞，ＦＩＬＯ＜０＞＜１＞は
メモリＭ０の格納する２ビットの情報に相当する。

【００５６】２ビットの入力データＤＩＮ＜０＞，ＤＩ
Ｎ＜１＞はいずれも論理反転されてそれぞれ複合ゲート
Ｇ５，Ｇ６へと入力する。これらの入力データＤＩＮ＜
０＞，ＤＩＮ＜１＞が論理反転されるのは、複合ゲート
Ｇ５，Ｇ６の構成上、その最終出力段がＮＡＮＤゲート
となっていることに起因する。

【００５７】図２２はメモリＭ１の第１番目のビットに
対応するＤフリップフロップＭ１１を含む構成を、図２
３はメモリＭ１の第０番目のビットに対応するＤフリッ
プフロップＭ１０を含む構成を、それぞれ示している。
それぞれのＤ入力端には複合ゲートＧ７，Ｇ８の出力が
与えられている。ＤフリップフロップＭ１０，Ｍ１１の
それぞれの出力ＦＩＬＯ＜１＞＜０＞，ＦＩＬＯ＜１＞
＜１＞はメモリＭ１の格納する２ビットの情報に相当す
る。

【００５８】図２４はメモリＭ２の第１番目のビットに
対応するＤフリップフロップＭ２１を含む構成を、図２
５はメモリＭ２の第０番目のビットに対応するＤフリッ
プフロップＭ２０を含む構成を、それぞれ示している。
それぞれのＤ入力端には複合ゲートＧ９，Ｇ１０の出力
が与えられている。ＤフリップフロップＭ２０，Ｍ２１
のそれぞれの出力ＦＩＬＯ＜２＞＜０＞，ＦＩＬＯ＜２
＞＜１＞はメモリＭ２の格納する２ビットの情報に相当
する。

【００５９】図２６はメモリＭ３の第１番目のビットに
対応するＤフリップフロップＭ３１を含む構成を、図２
７はメモリＭ３の第０番目のビットに対応するＤフリッ
プフロップＭ３０を含む構成を、それぞれ示している。
それぞれのＤ入力端には複合ゲートＧ１１，Ｇ１２の出
力が与えられている。ＤフリップフロップＭ３０，Ｍ３
１のそれぞれの出力ＦＩＬＯ＜３＞＜０＞，ＦＩＬＯ＜
３＞＜１＞はメモリＭ３の格納する２ビットの情報に相
当する。信号Ｘ１３，Ｘ１２はそれぞれ入力データＤＩ
Ｎ＜０＞，ＤＩＮ＜１＞の論理反転であり、複合ゲート
Ｇ１２，Ｇ１１へと入力する。

【００６０】複合ゲートＧ５〜Ｇ１２は、インバータ
（通常動作信号ＷＴＥＮが“Ｈ”となってインバータと
して機能するＮＡＮＤゲートを含む）と相俟って、図３
に示された制御部ＣＮＴ１〜ＣＮＴ３とデマルチプレク
サＤＭＵＸとを統合した機能を実現している。

【００６１】なお、これらの図において通常動作信号Ｗ
ＴＥＮが“Ｈ”であれば信号Ｘ２，Ｘ４はそれぞれモー
ド信号ＭＯＤＥと等しい論理を採る。また通常動作信号
ＷＴＥＮの値に依らず、信号Ｘ５，Ｘ３，Ｘ９，Ｘ７，
Ｘ１１，Ｘ１０，Ｘ８，Ｘ６はそれぞれＦＩＬＯ＜０＞
＜０＞，ＦＩＬＯ＜０＞＜１＞，ＦＩＬＯ＜１＞＜０
＞，ＦＩＬＯ＜１＞＜１＞，ＦＩＬＯ＜２＞＜０＞，Ｆ
ＩＬＯ＜２＞＜１＞，ＦＩＬＯ＜３＞＜０＞，ＦＩＬＯ
＜３＞＜１＞の論理反転である。

【００６２】ウエイト信号ＷＴが“Ｈ”となって待機命
令がかかった場合には通常動作信号ＷＴＥＮが“Ｌ”と
なり、複合ゲートＧ５〜Ｇ１２の動作から全てのＤフリ
ップフロップの内容は変更されない。また、エネーブル
信号ＥＮが“Ｌ”となって可動状態でない場合にも通常
動作信号ＷＴＥＮが“Ｌ”となり、Ｄフリップフロップ
ＭＤＣＴ０，ＭＤＣＴ１のＤ入力端に“０”が与えられ
てステップＳ１００が実行される。更に、リセット信号
ＲＳＴが立ち下がってリセット命令を受けた場合にはス
テップＳ１１３〜Ｓ１１５の処理がなされる。

【００６３】実施の形態２．実施の形態２では、アドレ
スポインタ型の双方向ＦＩＬＯについて説明する。図２
８及び図２９は両図相俟って実施の形態２にかかる双方
向ＦＩＬＯの動作を示すフローチャートである。両図は
接続子Ｊ５，Ｊ７によって相互に結合される。また、図
３０は実施の形態２にかかる双方向ＦＩＬＯの構成を例
示するブロック図である。そして図３１乃至図４３は図
３０に示された双方向ＦＩＬＯの動作を順に示す模式図
である。

【００６４】図３０に示された双方向ＦＩＬＯは、ＲＡ
ＭであるメモリＲ２５６、マルチプレクサＭＵＸ１，Ｍ
ＵＸ２、カウンタＣＯＵＮＴ１０，ＣＯＵＮＴ１１，Ｃ
ＯＵＮＴ２、比較器ＣＭＰ１，ＣＭＰ２を備えている。

【００６５】カウンタＣＯＵＮＴ１０，ＣＯＵＮＴ１１
は、カウンタＣＯＵＮＴ２によって生成されたモード信
号ＭＯＤＥの値が“０”，“１”を採ることに対応して
そのカウント方向が増大方向、減少方向となるように制
御され、それぞれ８ビットのモード制御値Ｗ＿ＭＯＤＥ
＿ＣＮＴ，Ｒ＿ＭＯＤＥ＿ＣＮＴを生成する。モード制
御値Ｗ＿ＭＯＤＥ＿ＣＮＴ，Ｒ＿ＭＯＤＥ＿ＣＮＴはメ
モリＲ２５６にとってはそれぞれ書き込みアドレス及び
読みだしアドレスとなる。

【００６６】カウンタＣＯＵＮＴ１０，ＣＯＵＮＴ１
１，ＣＯＵＮＴ２はいずれもクロックＣＬＫを受けるク
ロック端Ｔを有しており、カウンタＣＯＵＮＴ１０，Ｃ
ＯＵＮＴ１１はクロックＣＬＫの立ち上がりをカウント
する。一方、カウンタＣＯＵＮＴ２は実施の形態１の場
合に用いられたものと同様に、クロックＣＬＫをカウン
トするのではなく、比較器ＣＭＰ１，ＣＭＰ２の出力を
カウントする１ビットのカウンタであり、その出力たる
モード信号ＭＯＤＥの値の変化するタイミングがクロッ
クＣＬＫに同期する。また、これらのエネーブル端Ｅの
いずれにもリセット信号ＲＳＴ、あるいはエネーブル信
号ＥＮが与えられ、これらの信号によって動作の可否が
制御される。

【００６７】カウンタＣＯＵＮＴ１０，ＣＯＵＮＴ１１
の初期値はそれぞれマルチプレクサＭＵＸ１，ＭＵＸ２
の出力から得られる。マルチプレクサＭＵＸ１には１０
進数で０，２０４を示す値の８ビット信号が入力され、
マルチプレクサＭＵＸ２には１０進数で２０３，１を示
す値の８ビット信号が入力される。マルチプレクサＭＵ
Ｘ１，ＭＵＸ２が自身に受けた２つの入力のいずれを出
力するかは、比較器ＣＭＰ１，ＣＭＰ２の出力によって
決定される。

【００６８】比較器ＣＭＰ１には１０進数で１を示す値
と、モード制御値Ｗ＿ＭＯＤＥ＿ＣＮＴとが与えられ、
両者が等しい場合にはマルチプレクサＭＵＸ１，ＭＵＸ
２がそれぞれ“０”，“１”を出力するように制御す
る。また比較器ＣＭＰ２には１０進数で２０３を示す値
と、モード制御値Ｗ＿ＭＯＤＥ＿ＣＮＴとが与えられ、
両者が等しい場合にはマルチプレクサＭＵＸ１，ＭＵＸ
２がそれぞれ“２０４”，“２０３”を出力するように
制御する。

【００６９】メモリＲ２５６の書き込みクロック端ＷＴ
及び読みだしクロック端ＲＴには共通してクロックＣＬ
Ｋが与えられ、クロックＣＬＫの立ち上がり及び立ち下
がりに同期して、それぞれメモリＲ２５６に対する書き
込み及び読み出しが行われる。

【００７０】書き込み端ＤＩには入力データＤＩが与え
られ、読み出し端ＤＯからメモリＲ２５６の読み出しデ
ータが得られる。図３０においてはマルチプレクサＭＵ
Ｘ３が更に設けられ、リセット信号ＲＳＴが非活性時
（“１”）の場合にはメモリＲ２５６からの読み出しデ
ータが双方向ＦＩＬＯの出力データＤＯＵＴとして採用
されるが、リセット信号ＲＳＴが活性時（“０”）の場
合には１０進数でいう０が双方向ＦＩＬＯの出力データ
ＤＯＵＴとして採用される。この理由については後述さ
れる。

【００７１】図３１乃至図４３では、（Ｎ＋１）個のア
ドレス０〜Ｎに対応する記憶単位＃０〜＃Ｎを示してい
る。メモリＲ２５６における記憶単位は２５６個あり、
Ｎ＝２０４に設定されている。勿論、Ｎ≦２５５の関係
が有れば他の値でも良いが、その場合にはマルチプレク
サＭＵＸ１，ＭＵＸ２に与えられる値はそれぞれ２０
４，２０３の代わりにＮ，Ｎ−１となる。

【００７２】図２８に示されたフローチャートにおい
て、ステップＳ２０１〜Ｓ２０４はクロックＣＬＫにか
かわらず実行される。ステップＳ２０１においてはリセ
ット命令を受けたか否か（リセット信号ＲＳＴが活性化
しているか非活性か）が判断され、受けた場合にはステ
ップＳ２１５〜Ｓ２１９のリセット処理がなされ、接続
子Ｊ８を介してステップＳ２０１へと戻る。リセット命
令を受けていなければステップＳ２０２において可動状
態か否か（エネーブル信号ＥＮが活性化しているか非活
性か）が判断され、可動状態にない場合にはステップＳ
２１８〜Ｓ２１９の処理を受けてステップＳ２０１へと
戻る。ステップＳ２０３では待機命令がかかっているか
否か（ウエイト信号ＷＴが活性化しているか非活性か）
が判断され、待機命令がかかっていない場合にはステッ
プＳ２０４へと進む。

【００７３】リセット処理について説明すると、ステッ
プＳ２１５においてＲＡＭであるメモリＲ２５６の初期
化命令を受けたか否かが判断され、初期化命令を受けて
いればＲＡＭの初期化が行われる。具体的には後述する
が、メモリＲ２５６の初期化端Ｓに与えられる初期化信
号ＳＲＡＭが活性化（“０”）することにより、クロッ
クＣＬＫの立ち上がりに同期してメモリＲ２５６の全て
のアドレスにおいて特定の値、例えば“０”が与えられ
る。但し、この時にメモリＲ２５６が出力する読み出し
データは、出力データＤＯＵＴとしての意味を有さない
ので、マルチプレクサＭＵＸ３によって別途に特定の値
（図３０では“０”と設定されて初期化に用いられる値
と偶々一致する）が出力データＤＯＵＴとして採用され
る（ステップＳ２１７）。

【００７４】そしてステップＳ２１８において動作モー
ドが第１モードに初期設定される。またステップＳ２１
９において書き込みアドレス、読み出しアドレスがそれ
ぞれ“０”，“１”に初期設定される。つまり、カウン
タＣＯＵＮＴ１０，ＣＯＵＮＴ１１はリセット信号ＲＳ
Ｔの活性化あるいはエネーブル信号ＥＮの非活性化によ
ってそれぞれ初期値が“０”，“１”に設定される。ス
テップＳ２１８，Ｓ２１９はリセット命令がかかった場
合にも、可動状態にない場合にも実行され、その内容は
書き込みアドレス及び読み出しアドレスに関する限り同
一であるので、カウンタＣＯＵＮＴ２，ＣＯＵＮＴ１
０，ＣＯＵＮＴ１１のエネーブル端Ｅに与えられるもの
としては、リセット信号ＲＳＴもエネーブル信号ＥＮも
共通して用いられる。

【００７５】図３１はリセット直後の、記憶単位＃０〜
＃Ｎの状態を示している。これらの全てに対して“０”
が格納されている。

【００７６】ステップＳ２０４によって動作モードが第
１モード、第２モードのいずれであるかが判断され、そ
れぞれの場合に応じてステップＳ２０５、あるいは接続
子Ｊ５を介してステップＳ２１０へと分岐する。

【００７７】第１モードとはモード信号ＭＯＤＥが
“０”の場合に相当する。ステップＳ２０５において、
入力データＤＩＮがＲＡＭへの書き込みデータとして採
用される。書き込み動作はクロックＣＬＫの立ち上がり
に同期して行われる。

【００７８】ステップＳ２０６において、書き込みアド
レスがＮ−１か否かが判断される。これはモード制御値
Ｗ＿ＭＯＤＥ＿ＣＮＴと２０４−１＝２０３とを入力す
る比較器ＣＭＰ２によって実行される。書き込みアドレ
スがＮ−１でない限り、ステップＳ２０８によって書き
込みアドレス、読み出しアドレスのいずれもが１だけ増
加される。これはカウンタＣＯＵＮＴ１０，１１によっ
て実行される。ステップＳ２０８もクロックＣＬＫの立
ち上がりを契機として行われるが、ステップＳ２０５よ
り後に行われる。

【００７９】図３２は、リセット処理が行われた後で、
最初にクロックＣＬＫが立ち上がった場合の記憶単位＃
０〜＃Ｎに対する処理が示されている。ステップＳ２１
９において書き込みアドレスが“０”に設定されていた
ので、まずステップＳ２０５に従って入力データＤＩＮ
の値Ａ１が記憶単位＃０において記憶される。そしてス
テップＳ２０８に従って読み出しアドレス及び書き込み
アドレスがそれぞれ１増加して、それぞれ値１，２を採
る。図３２における破線はステップＳ２０５の書き込み
動作を、白抜き矢印はクロックＣＬＫの立ち上がりによ
るアドレスの変化を行うステップＳ２０８の動作を、そ
れぞれ示している。

【００８０】ステップＳ２０９はＲＡＭの読み出しデー
タを出力データとして採用するステップであり、クロッ
クＣＬＫの立ち下がりに同期して行われる。ステップＳ
２０８によって読み出しアドレスは２となっているの
で、記憶単位＃２に格納されていたリセット後の値
“０”が読み出される事になる。図３３はこの状態を示
しており、書き込みアドレスは値１を採るものの、クロ
ックＣＬＫの立ち下がりによっては書き込み動作は行わ
れないので、記憶単位＃１の格納する値はこの時点では
変化しない。

【００８１】ステップＳ２０１〜Ｓ２０５を介してステ
ップＳ２０６，Ｓ２０８，Ｓ２０９が繰り返され、ステ
ップＳ２０８によって書き込みアドレス、読み出しアド
レスがそれぞれＮ−１，Ｎとなった場合を考える。既に
ステップＳ２０５によって（Ｎ−１）個の値Ａ１〜Ａ
（Ｎ−１）が、順次記憶単位＃０〜＃Ｎ−１に格納され
ている。図３４はこの状態からステップＳ２０９が実行
された時点の動作を示している。この時点ではクロック
ＣＬＫが立ち下がった直後であって、アドレス＃Ｎ−１
にはまだ新たな入力データＤＩＮは格納されていない。
その一方、出力データＤＯＵＴはリセット後の値“０”
を出力する。

【００８２】この後、接続子Ｊ６、ステップＳ２０１〜
Ｓ２０４を介してステップＳ２０５が実行され、記憶単
位＃Ｎ−１に値ＡＮが書き込まれる。図３５の破線はこ
の状態を示している。書き込みアドレスが（Ｎ−１）で
あるのでステップＳ２０６からステップＳ２０７へ進
み、動作モードが第２モードに変更され、しかも書き込
みアドレス及び読み出しアドレスがそれぞれＮ，Ｎ−１
に設定される。図３５の実線及び白抜き矢印はこのアド
レスの変更を示している。

【００８３】このようなアドレスの設定は、図３０で示
された比較器ＣＭＰ２が、マルチプレクサＭＵＸ１，Ｍ
ＵＸ２にそれぞれ２０４，２０３を出力させる事に対応
する。これによりカウンタＣＯＵＮＴ１０，１１の初期
値が設定され直す事になる。

【００８４】ステップＳ２０７もステップＳ２０８と同
様に、クロックＣＬＫの立ち上がりを契機としてステッ
プＳ２０５より後に行われる。図３５に示されるよう
に、Ｎ個のデータＡ１〜ＡＮは順次記憶単位＃０〜＃Ｎ
−１に格納されている。

【００８５】この後、ステップＳ２０９においては記憶
単位＃Ｎ−１が格納していた値の読み出しが行われる。
従って、出力データＤＯＵＴとしては連続して“０”が
得られた後の最初には値ＡＮが得られる事になる（図３
６）。

【００８６】更に接続子Ｊ６、ステップＳ２０１〜Ｓ２
０３を介してステップＳ２０４に至ると、動作モードが
第２動作モードに切り替えられたので、ステップＳ２１
０が実行される。ステップＳ２１０に至るまでには書き
込みアドレスに変動は無いので、入力データＤＩＮの値
Ｂ１が記憶単位＃Ｎに書き込まれる。図３７の破線はこ
の状態を示している。

【００８７】更に、ステップＳ２１１に進み、書き込み
アドレスが１か否かが判断される。これはモード制御値
Ｗ＿ＭＯＤＥ＿ＣＮＴと“１”とを入力する比較器ＣＭ
Ｐ１によって実行される。書き込みアドレスが１でない
限り、ステップＳ２１３によって書き込みアドレス、読
み出しアドレスのいずれもが１だけ減じられる。これは
カウンタＣＯＵＮＴ１０，ＣＯＵＮＴ１１によって実行
される。ステップＳ２１１もクロックＣＬＫの立ち上が
りを契機として行われるが、ステップＳ２１０より後に
行われる。ステップＳ２１１の時点では書き込みアドレ
スはＮであったので、ステップＳ２１３によって書き込
みアドレス及び読み出しアドレスはそれぞれ（Ｎ−
１），（Ｎ−２）に設定される（図３７の白抜き矢印及
び実線参照）。

【００８８】次にステップＳ２１４へ進み、ステップＳ
２０９と同様にして出力データＤＯＵＴを得る。図３８
はクロックＣＬＫの立ち下がりに同期して記憶単位＃Ｎ
−２から値Ａ（Ｎ−１）を読み出す状態を示している。

【００８９】このようにして接続子Ｊ７、ステップＳ２
０１〜Ｓ２０４を介してステップＳ２１０〜Ｓ２１３，
Ｓ２１４が繰り返され、出力データＤＯＵＴは値ＡＮ，
Ａ（Ｎ−１），…を順次出力する。

【００９０】ステップＳ２１３によって書き込みアドレ
ス、読み出しアドレスがそれぞれ１，０となった場合を
考える。この後にクロックＣＬＫが立ち下がってステッ
プＳ２１４が実行されると、図３９に示されるように、
出力データＤＯＵＴとして値Ａ１が得られる。但し、記
憶単位＃１において格納されている値はＡ２のままであ
って更新されていない。

【００９１】この後、接続子Ｊ７、ステップＳ２０１〜
Ｓ２０４を介してステップＳ２１０が実行され、記憶単
位＃１に値ＢＮが書き込まれる（図４０の破線参照）。
書き込みアドレスが１であるのでステップＳ２１１から
ステップＳ２１２へ進み、動作モードが第１モードに変
更され、しかも書き込みアドレス及び読み出しアドレス
がそれぞれ０，１に設定される（図４０の白抜き矢印及
び実線参照）。このようなアドレスの設定は、図３０で
示された比較器ＣＭＰ１が、マルチプレクサＭＵＸ１，
ＭＵＸ２にそれぞれ０，１を出力させる事に対応する。
これによりカウンタＣＯＵＮＴ１０，１１の初期値が設
定され直す事になる。

【００９２】ステップＳ２１２もステップＳ２１３と同
様に、クロックＣＬＫの立ち上がりを契機としてステッ
プＳ２１０より後に行われる。図４０はこの時点での記
憶単位＃０〜＃Ｎの状態を示しており、Ｎ個のデータＢ
１〜ＢＮは順次記憶単位＃Ｎ〜＃１に格納されている。

【００９３】この後、ステップＳ２１４においては記憶
単位＃１が格納していた値の読み出しが行われる。従っ
て、出力データＤＯＵＴとしては値ＡＮ，Ａ（Ｎ−
１），…Ａ１の後には値ＢＮが得られる事になる（図４
１）。

【００９４】更に接続子Ｊ７、ステップＳ２０１〜Ｓ２
０３を介してステップＳ２０４に至ると、動作モードが
第１動作モードに切り替えられたので、ステップＳ２０
５が実行される。ステップＳ２０５に至るまでには書き
込みアドレスに変動は無いので、入力データＤＩＮの値
Ｃ１が記憶単位＃０に書き込まれる。図４２の破線はこ
の状態を示している。

【００９５】そしてステップＳ２０６からステップＳ２
０８に進み、書き込みアドレス及び読み出しアドレスが
それぞれ１，２に設定される。図４２の白抜き矢印はス
テップＳ２０８の動作を示している。

【００９６】以上のようにして（Ｎ＋１）個の記憶素子
を用いることにより、Ｎ個（図３０に即して言えば２０
４個）の値を組にしたデータ（Ａ１，Ａ２，…，Ａ
Ｎ），（Ｂ１，Ｂ２，…，ＢＮ），…を順次入力データ
ＤＩＮとして入力すれば、出力データＤＯＵＴは（Ａ
Ｎ，…，Ａ２，Ａ１），（ＢＮ，…，Ｂ２，Ｂ１），…
と得られる。つまり少なくとも（Ｎ＋１）個のアドレス
を有するＲＡＭを用いて、Ｎ個のデータからなる組の複
数について、ＦＩＬＯの機能を連続的に発揮させること
ができる。

【００９７】これは、記憶単位の格納する内容を読み出
しつつこれに追随して入力データが書き込まれ、入力デ
ータの組の更新に対応して読み出しアドレス及び書き込
みアドレスの移動する方向が上から下へ向かう方向と、
下から上へ向かう方向とに逆転するためである。

【００９８】以上のように、実施の形態２によれば、従
来のＲＡＭを利用して双方向ＦＩＬＯを実現することが
できる。

【００９９】なお、本実施の形態においてはモード制御
値Ｗ＿ＭＯＤＥ＿ＣＮＴ，Ｒ＿ＭＯＤＥ＿ＣＮＴが一つ
ずれる態様を示したが、勿論０以上の整数Ｋだけずれて
もよいのは明白である。その場合には、必要となる記憶
素子が（Ｎ＋Ｋ）異なり、ステップＳ２０７においては
書き込みアドレスがＮ＋Ｋ−１に設定され、ステップＳ
２１１においては書き込みアドレスがＫであるか否かが
判断され、ステップＳ２１２，Ｓ２１９においては読み
出しアドレスがＫに設定される。Ｋ＝０であったとして
も、書き込み及び読み出しのタイミングがそれぞれクロ
ックＣＬＫの立ち上がり及び立ち下がりで行われるので
上記の効果を得ることができる。

【０１００】表４乃至表８はこの順に結合して、実施の
形態２における双方向ＦＩＬＯを記述するハードウェア
記述言語（ＨＤＬ）によるリストを示す。ここでも表１
乃至表３と同様にCadence社のVerilog-HDLを用いてお
り、Ｎ＝２０４，Ｋ＝１に設定されている。

【０１０１】

【表４】

【０１０２】

【表５】

【０１０３】

【表６】

【０１０４】

【表７】

【０１０５】

【表８】

【０１０６】表４は当該リストの第１行乃至第１０行
を、表５は当該リストの第１１行乃至第４４行を、表６
は当該リストの第４５行乃至第５６行を、表７は当該リ
ストの第５７行乃至第８１行を、表８は当該リストの第
８２行乃至第９５行を、それぞれ示している。

【０１０７】表４乃至表６ではmodule bifilo1が、表７
ではmodule RAM256が、表Ｐ５ではmodule RAM256Cが、
それぞれ記載されている。

【０１０８】表４ではリストの第１行においてモジュー
ルの開始が示され、第２行乃至第１０行において各種の
宣言が行われている。表７ではリストの第５７行におい
てモジュールの開始が示され、第５８行乃至第６５行に
おいて各種の宣言が行われている。表８ではリストの第
８２行においてモジュールの開始が示され、第８３行乃
至第９０行において各種の宣言が行われている。

【０１０９】表８で示されるmodule RAM256Cは、クロッ
クＣＬＫの立ち上がりで書き込みが、立ち下がりで読み
出しが、それぞれ行われるＲＡＭのコア部分（図３１乃
至図４３に示された記憶単位に相当する部分を含む）を
規定し、表７はリセット処理の一部及び初期化処理を規
定している。

【０１１０】ステップＳ２０１を介して行われるステッ
プＳ２１５〜ステップＳ２１６はリスト第６９行乃至第
７６行に示されたif-else文における処理と、変数RP，W
Pによってそれぞれ指定される読み出しアドレス及び書
き込みアドレスを介して初期化を行うリスト第７８行乃
至第８０行が相当する。

【０１１１】リセット処理に関してはこの他に、ステッ
プＳ２１７がリスト第４７行（表６）に相当し、ステッ
プＳ２０１を経由して実行されるステップＳ２１８〜Ｓ
２１９がリスト第１２行乃至第１５行（表５）に相当し
ている。

【０１１２】なお、ステップＳ２０２を経由して実行さ
れるステップＳ２１８〜Ｓ２１９はリスト第３８行乃至
第４１行（表５）に相当している。また、ステップＳ２
０３において“Ｙ”と判断される場合はリスト第４９行
乃至第５１行（表６）に相当して出力データが更新され
ず、“Ｎ”と判断される場合はリスト第１８行乃至第３
７行のcase文（表５）に規定される処理が実行される。

【０１１３】リスト第１８行乃至第３７行のcase文につ
いては、リスト第１８行がステップ２０４に相当し、リ
スト第１９行乃至第２７行がステップＳ２０６〜Ｓ２０
８に相当し、リスト第２８行乃至第３６行がステップＳ
２１１〜Ｓ２１３に相当する。ステップＳ２０５，Ｓ２
０９，Ｓ２１０，Ｓ２１４におけるＲＡＭへの読み書き
は、リスト第７８行乃至第７９行における代入文と、第
８０行で参照される、表８に示されたmodule RAM256Cに
よって規定されている。

【０１１４】リスト第１９行乃至第２７行については、
ステップＳ２０６がリスト第２２行に、ステップＳ２０
７がリスト第２３行乃至第２５行に、ステップＳ２０８
がリスト第２０行乃至第２１行に、それぞれ相当する。

【０１１５】リスト第２８行乃至第３６行については、
ステップＳ２１１がリスト第３１行に、ステップＳ２１
２がリスト第３２行乃至第３４行に、ステップＳ２１３
がリスト第２９行乃至第３０行に、それぞれ相当する。

【０１１６】図４４乃至図５２はこれらが相俟って、表
４乃至表８で示されたＨＤＬの内容に基づいて生成され
た双方向ＦＩＬＯの構成の詳細を示す回路図である。

【０１１７】図４４に示される回路は、エネーブル信号
ＥＮ、リセット信号ＲＳＴ、ウエイト信号ＷＴ、８ビッ
トのモード制御値Ｗ＿ＭＯＤＥ＿ＣＮＴ＜０：７＞、及
び図４５に示される回路で生成される信号Ｙ３を入力
し、信号Ｙ１，Ｙ２，Ｙ５，Ｙ６，Ｗ１〜Ｗ８を出力す
る。ここで信号Ｗ２はリセット信号ＲＳＴと相補的な値
を採り、信号Ｗ４はＷ＿ＭＯＤＥ＿ＣＮＴ＜３＞と相補
的な値を採り、信号Ｗ５はＷ＿ＭＯＤＥ＿ＣＮＴ＜１＞
と相補的な値を採り、信号Ｗ６はＷ＿ＭＯＤＥ＿ＣＮＴ
＜６＞と相補的な値を採り、信号Ｗ７はＷ＿ＭＯＤＥ＿
ＣＮＴ＜７＞と相補的な値を採り、信号Ｗ８はＷ＿ＭＯ
ＤＥ＿ＣＮＴ＜０＞と相補的な値を採り、信号Ｙ１はエ
ネーブル信号ＥＮが“０”，“１”の値を採るのに応じ
てそれぞれ“１”、／ＲＳＴ＋／ＷＴ（／は論理反転を
示す）を採り、信号Ｙ２はエネーブル信号ＥＮが
“０”，“１”の値を採るのに応じてそれぞれ“０”、
ＲＳＴ・／ＷＴを採るという特徴がある。

【０１１８】図４５に示される回路は、図４４に示され
る回路で生成される信号Ｙ１，Ｙ２，Ｙ５，Ｗ３〜Ｗ
７、並びに８ビットのモード制御値Ｗ＿ＭＯＤＥ＿ＣＮ
Ｔ＜０：７＞及びクロックＣＬＫを入力し、信号Ｙ３，
Ｙ４，Ｙ７，Ｙ８、及び８ビットのデータＤＴ１＜０：
７＞並びにモード信号ＭＯＤＥを出力する。

【０１１９】この図において、ＤフリップフロップＭＤ
はモード信号ＭＯＤＥを出力し、図３０におけるＣＯＵ
ＮＴ２に相当する。加減算器２０１はモード信号ＭＯＤ
Ｅに依存して、モード制御値Ｗ＿ＭＯＤＥ＿ＣＮＴに対
して１加算するか、減算するかが制御される。なお、信
号Ｙ７はモード信号ＭＯＤＥと相補的な値を採る。

【０１２０】図４６に示される回路は、図４４に示され
る回路で生成される信号Ｙ６、図４５に示される回路で
生成される信号Ｙ４，Ｙ７及びモード信号ＭＯＤＥ並び
に８ビットのモード制御値Ｒ＿ＭＯＤＥ＿ＣＮＴ＜０：
７＞を入力し、信号Ｙ１１及び８ビットのデータＤＴ２
＜０：７＞を出力する。この図において、加減算器２０
２はモード信号ＭＯＤＥに依存して、モード制御値Ｒ＿
ＭＯＤＥ＿ＣＮＴに対して１加算するか、減算するかが
制御される。

【０１２１】図４７に示される回路は、信号Ｙ１，Ｙ
２，Ｙ６〜Ｙ９，Ｗ４〜Ｗ８、並びにモード制御値Ｗ＿
ＭＯＤＥ＿ＣＮＴ＜３：５＞及びデータＤＴ１＜０：７
＞を入力し、信号Ｙ９，Ｙ１０，Ｎ３９７〜Ｎ４０４を
出力する。また図４８に示される回路は、信号Ｙ１，Ｙ
２，Ｙ９〜Ｙ１１、並びにモード制御値Ｒ＿ＭＯＤＥ＿
ＣＮＴ＜０：７＞及びデータＤＴ２＜０：７＞を入力
し、信号Ｎ４０５〜Ｎ４１２を出力する。

【０１２２】図４９に示される回路は、ＲＡＭであるメ
モリＲ２５６と、信号Ｎ３９７〜Ｎ４０４からモード制
御値Ｗ＿ＭＯＤＥ＿ＣＮＴを生成する回路Ｗ＿ＣＮＴ
と、信号Ｎ４０５〜Ｎ４１２からモード制御値Ｒ＿ＭＯ
ＤＥ＿ＣＮＴを生成する回路Ｒ＿ＣＮＴとから構成され
ている。モード制御値Ｗ＿ＭＯＤＥ＿ＣＮＴ，Ｒ＿ＭＯ
ＤＥ＿ＣＮＴはそれぞれメモリＲ２５６の書き込みアド
レス端ＷＡ及び読み出しアドレス端ＲＡに与えられる。
また８ビットの入力データＤＩＮ＜７：０＞は書き込み
端ＤＩに与えられ、読み出し端ＤＯから８ビットの信号
ＭＥＭＯ＜７：０＞が読み出される。クロックＣＬＫは
回路Ｒ＿ＣＮＴ，Ｗ＿ＣＮＴ及びメモリＲ２５６の書き
込みクロック端ＷＴ及び読みだしクロック端ＲＴに与え
られる。またリセット信号ＲＳＴ及び初期化信号ＳＲＡ
ＭがＲ２５６のリセット端Ｒ及び初期化端Ｓにそれぞれ
与えられる。

【０１２３】図５０に示される回路は図３０に示される
マルチプレクサＭＵＸ３に相当し、出力データＤＯＵＴ
＜７：０＞を出力するＤフリップフロップＦ０〜Ｆ７を
備えている。これらはメモリＲ２５６から得られた信号
ＭＥＭＯ＜７：０＞と、クロックＣＬＫと、ウエイト信
号ＷＴと、信号Ｗ２によって制御される。

【０１２４】図５１は回路Ｗ＿ＣＮＴの構成を示してお
り、ＤフリップフロップＷ０〜Ｗ７を備えている。Ｄフ
リップフロップＷｐはいずれもクロックＣＬＫによって
制御され、信号Ｎ（４０４−ｐ）を受けてモード制御値
Ｗ＿ＭＯＤＥ＿ＣＮＴ＜ｐ＞を出力する（ｐ＝０〜
７）。

【０１２５】図５２は回路Ｒ＿ＣＮＴの構成を示してお
り、ＤフリップフロップＲ０〜Ｒ７を備えている。Ｄフ
リップフロップＲｑはいずれもクロックＣＬＫによって
制御され、信号Ｎ（４１２−ｑ）を受けてモード制御値
Ｒ＿ＭＯＤＥ＿ＣＮＴ＜ｑ＞を出力する（ｑ＝０〜
７）。

【０１２６】

【発明の効果】この発明のうち請求項１にかかる双方向
転送型記憶装置によれば、一対の入力データがスイッチ
バックして出力される方向は、互いに逆向きであるの
で、（Ｎ＋Ｋ）個の記憶単位を使用して、Ｎ個のデータ
からなる組の複数についてＦＩＬＯの機能を連続的に発
揮することができる。

【０１２７】この発明のうち請求項２にかかる双方向転
送型記憶装置によれば、制御信号が第１の値を採ってい
る場合には第０の記憶単位には例えばある組のデータＡ
１，Ａ２，…，Ａ（Ｎ−１），ＡＮが順次に入力され、
かつこの順に第１乃至第（Ｎ−１）の記憶単位に転送さ
れる。そして制御信号は第２の値へと変更され、第０の
記憶単位からデータＡＮ，Ａ（Ｎ−１），…，Ａ２，Ａ
１が順次に読み出されつつ、第（Ｎ＋Ｋ−１）の記憶単
位には次の組のデータＢ１，Ｂ２，…，Ｂ（Ｎ−１），
ＢＮが順次に入力され、かつこの順に第（Ｎ＋Ｋ−２）
乃至第Ｋの記憶単位に転送される。そして制御信号は第
１の値へと変更され、第（Ｎ＋Ｋ−１）の記憶単位から
データＢＮ，Ｂ（Ｎ−１），…，Ｂ２，Ｂ１が順次に読
み出される。

【０１２８】このように記憶単位間におけるデータの転
送の方向を、互いに逆の双方向に行うので、（Ｎ＋Ｋ）
個の記憶単位を使用して、Ｎ個のデータからなる組の複
数についてＦＩＬＯの機能を連続的に発揮することがで
きる。

【０１２９】この発明のうち請求項３にかかる双方向転
送型記憶装置によれば、ある方向に沿って記憶単位にデ
ータが書き込まれると、逆の方向から読み出され、かつ
この読み出しに追随して新たなデータの書き込みが行わ
れる。従って、Ｎ個のデータからなる組の複数について
ＦＩＬＯの機能を連続的に発揮することができる。

【０１３０】この発明のうち請求項４にかかる双方向転
送型記憶装置によれば、制御信号が第１の値を採ってい
る場合には第０乃至第（Ｎ−１）の記憶単位へと、ある
組のデータＡ１，Ａ２，…，Ａ（Ｎ−１），ＡＮが順次
に記憶される。そして制御信号は第２の値へと変更さ
れ、第（Ｎ−１）乃至第０の記憶単位からデータＡＮ，
Ａ（Ｎ−１），…，Ａ２，Ａ１が順次に読み出されつ
つ、第（Ｎ＋Ｋ−１）乃至第Ｋの記憶単位には次の組の
データＢ１，Ｂ２，…，Ｂ（Ｎ−１），ＢＮが順次に入
力される。そして制御信号は第１の値へと変更され、第
Ｋ乃至第（Ｎ＋Ｋ−１）の記憶単位からデータＢＮ，Ｂ
（Ｎ−１），…，Ｂ２，Ｂ１が順次に読み出される。

【０１３１】このように記憶単位間におけるデータの入
出力を、アドレスの操作によって互いに逆の双方向に行
うので、（Ｎ＋Ｋ）個の記憶単位を有する通常のメモリ
を利用して、Ｎ個のデータからなる組の複数についてＦ
ＩＬＯの機能を連続的に発揮することができる。

【０１３２】この発明のうち請求項５にかかる双方向転
送型記憶装置によれば、書き込み、アドレス変更、読み
出しの順に処理が進められるので、特にＫ＝０の場合に
おいても請求項３の発明の効果を得ることができ、最も
効率よくメモリの記憶単位を利用することができる。

【０１３３】この発明のうち請求項６にかかるメモリの
入出力制御方法によれば、制御信号が第１の値を採って
いる場合には第１乃至第Ｎの記憶単位へと、ある組のデ
ータＡ１，Ａ２，…，Ａ（Ｎ−１），ＡＮが順次に記憶
される。そして制御信号は第２の値へと変更され、第Ｎ
乃至第１の記憶単位からデータＡＮ，Ａ（Ｎ−１），
…，Ａ２，Ａ１が順次に読み出されつつ、第Ｎ＋Ｋ乃至
第Ｋ＋１の記憶単位には次の組のデータＢ１，Ｂ２，
…，Ｂ（Ｎ−１），ＢＮが順次に入力される。そして制
御信号は第１の値へと変更され、第Ｋ＋１乃至第Ｎ＋Ｋ
の記憶単位からデータＢＮ，Ｂ（Ｎ−１），…，Ｂ２，
Ｂ１が順次に読み出される。

【０１３４】このように記憶単位間におけるデータの入
出力を、アドレスの操作によって互いに逆の双方向に行
うので、（Ｎ＋Ｋ）個の記憶単位を有する通常のメモリ
を利用して、Ｎ個のデータからなる組の複数についてＦ
ＩＬＯの機能を連続的に発揮することができる。

【図面の簡単な説明】

【図１】 図２と相俟って実施の形態１にかかる双方向
ＦＩＬＯの動作を示すフローチャートである。

【図２】 図１と相俟って実施の形態１にかかる双方向
ＦＩＬＯの動作を示すフローチャートである。

【図３】 実施の形態１にかかる双方向ＦＩＬＯの構成
を例示するブロック図である。

【図４】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図５】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図６】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図７】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図８】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図９】 図３に示された双方向ＦＩＬＯの動作を順に
示す模式図である。

【図１０】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１１】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１２】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１３】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１４】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１５】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１６】 図３に示された双方向ＦＩＬＯの動作を順
に示す模式図である。

【図１７】 表１乃至表３のリストに基づいて生成され
る双方向ＦＩＬＯの構成を示すブロック図である。

【図１８】 図１９乃至図２７と相俟って論理回路１１
０の構成の詳細を示す回路図である。

【図１９】 図１８及び図２０乃至図２７と相俟って論
理回路１１０の構成の詳細を示す回路図である。

【図２０】 図１８乃至図１９及び図２１乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２１】 図１８乃至図２０及び図２２乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２２】 図１８乃至図２１及び図２３乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２３】 図１８乃至図２２及び図２４乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２４】 図１８乃至図２３及び図２５乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２５】 図１８乃至図２４及び図２６乃至図２７と
相俟って論理回路１１０の構成の詳細を示す回路図であ
る。

【図２６】 図１８乃至図２５及び図２７と相俟って論
理回路１１０の構成の詳細を示す回路図である。

【図２７】 図１８乃至図２６と相俟って論理回路１１
０の構成の詳細を示す回路図である。

【図２８】 図２９と相俟って実施の形態２にかかる双
方向ＦＩＬＯの動作を示すフローチャートである。

【図２９】 図２８と相俟って実施の形態２にかかる双
方向ＦＩＬＯの動作を示すフローチャートである。

【図３０】 実施の形態２にかかる双方向ＦＩＬＯの構
成を例示するブロック図である。

【図３１】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３２】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３３】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３４】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３５】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３６】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３７】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３８】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図３９】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図４０】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図４１】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図４２】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図４３】 図３０に示された双方向ＦＩＬＯの動作を
順に示す模式図である。

【図４４】 図４５乃至図５２と相俟って、表４乃至表
８で示されたＨＤＬの内容に基づいて生成された双方向
ＦＩＬＯの構成の詳細を示す回路図である。

【図４５】 図４４及び図４６乃至図５２と相俟って、
表４乃至表８で示されたＨＤＬの内容に基づいて生成さ
れた双方向ＦＩＬＯの構成の詳細を示す回路図である。

【図４６】 図４４乃至図４５及び図４７乃至図５２と
相俟って、表４乃至表８で示されたＨＤＬの内容に基づ
いて生成された双方向ＦＩＬＯの構成の詳細を示す回路
図である。

【図４７】 図４４乃至図４６及び図４８乃至図５２と
相俟って、表４乃至表８で示されたＨＤＬの内容に基づ
いて生成された双方向ＦＩＬＯの構成の詳細を示す回路
図である。

【図４８】 図４４乃至図４７及び図４９乃至図５２と
相俟って、表４乃至表８で示されたＨＤＬの内容に基づ
いて生成された双方向ＦＩＬＯの構成の詳細を示す回路
図である。

【図４９】 図４４乃至図４８及び図５０乃至図５２と
相俟って、表４乃至表８で示されたＨＤＬの内容に基づ
いて生成された双方向ＦＩＬＯの構成の詳細を示す回路
図である。

【図５０】 図４４乃至図４９及び図５１乃至図５２と
相俟って、表４乃至表８で示されたＨＤＬの内容に基づ
いて生成された双方向ＦＩＬＯの構成の詳細を示す回路
図である。

【図５１】 図４４乃至図５０及び図５２と相俟って、
表４乃至表８で示されたＨＤＬの内容に基づいて生成さ
れた双方向ＦＩＬＯの構成の詳細を示す回路図である。

【図５２】 図４４乃至図５１と相俟って、表４乃至表
８で示されたＨＤＬの内容に基づいて生成された双方向
ＦＩＬＯの構成の詳細を示す回路図である。

【図５３】 従来の技術を示すブロック図である。

【符号の説明】

Ｍ０〜Ｍ３，Ｒ２５６ メモリ、Ｍ００，Ｍ０１〜Ｍ３
０，Ｍ３１ Ｄフリップフロップ、ＭＯＤＥ モード制
御信号、Ｒ＿ＭＯＤＥ＿ＣＮＴ，Ｗ＿ＭＯＤＥ＿ＣＮ
Ｔ，ＭＯＤＥ＿ＣＮＴ モード制御値、＃０〜＃Ｎ 記
憶単位。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 いずれもが所定長のデータを格納する第
   ０乃至第（Ｎ＋Ｋ−１）（Ｎ≧２，Ｋ≧０）の記憶単位
   を備え、 入力データはＮ個毎に組を成して交互に前記第０及び第
   （Ｎ＋Ｋ−１）の記憶単位に入力され、 前記入力データの異なる２つの前記組の先頭のデータが
   Ｋ個の前記記憶単位を挟んで対向しつつ、前記第０乃至
   第（Ｎ＋Ｋ−１）の記憶単位において格納されるデータ
   に対して順次に（Ｎ＋Ｋ−１）回のシフト転送が行わ
   れ、 前記シフト転送の方向が交互に逆向きに転向することに
   より、前記入力データがスイッチバックして出力される
   双方向転送型記憶装置。
2. 【請求項２】 前記入力データは、制御信号が第１の値
   を採る場合に前記第０の記憶単位へ、第２の値を採る場
   合に前記第Ｎの記憶単位へ、それぞれ格納し、 前記制御信号が前記第１の値を採る場合には前記第０乃
   至第（Ｎ＋Ｋ−２）の記憶単位の格納する内容が前記第
   １乃至第（Ｎ＋Ｋ−１）の記憶単位へ、前記第２の値を
   採る場合には前記第１乃至第（Ｎ＋Ｋ−１）の記憶単位
   の格納する内容が前記第０乃至第（Ｎ＋Ｋ−２）の記憶
   単位へ、それぞれ転送され、 前記制御信号が前記第１の値を採る場合には前記第（Ｎ
   ＋Ｋ−１）の記憶単位の格納する内容を、前記第２の値
   を採る場合には前記第０の記憶単位の格納する内容を、
   それぞれ出力データとして採用され、 前記制御信号は、前記第０の記憶単位にＮ回連続して前
   記入力データが書き込まれたことに対応して前記第２の
   値に、前記第（Ｎ＋Ｋ−１）の記憶単位にＮ回連続して
   前記入力データが書き込まれたことに対応して前記第１
   の値に、それぞれ設定される、請求項１記載の双方向転
   送型記憶装置。
3. 【請求項３】 いずれもが所定長のデータを格納し、第
   ０乃至第（Ｎ＋Ｋ−１）のアドレスに対応する第０乃至
   第（Ｎ＋Ｋ−１）（Ｎ≧２，Ｋ≧０）の記憶単位を有
   し、クロックに基づいて動作するメモリと、 前記メモリの読み出しアドレス及び書き込みアドレスを
   それぞれ生成するアドレス生成部とを備え、 入力データはＮ個毎に組を成し、前記記憶単位の格納す
   る内容を読み出しつつこれに追随して入力データが書き
   込まれ、前記入力データの組の更新に対応して前記読み
   出しアドレス及び前記書き込みアドレスの移動する方向
   が逆転する双方向転送型記憶装置。
4. 【請求項４】 制御信号が第１の値を採る場合には前記
   メモリの前記読み出しアドレスが前記書き込みアドレス
   に対して前記Ｋだけ大きく設定されつつ、前記クロック
   に基づいて前記読み出しアドレス及び前記書き込みアド
   レスのいずれもが１増加し、 前記制御信号が第２の値を採る場合には前記読み出しア
   ドレスが前記書き込みアドレスに対して前記Ｋだけ小さ
   く設定されつつ、前記クロックに基づいて前記読み出し
   アドレス及び書き込みアドレスのいずれもが１減少し、 前記制御信号は、前記書き込みアドレスが前記第（Ｎ−
   １）の記憶単位を指定した場合に対応して前記第２の値
   に、前記第Ｋの記憶単位を指定した場合に対応して前記
   第１の値に、それぞれ設定され、 前記第（Ｎ−１）の記憶単位に対して前記書き込みが行
   われた後、前記書き込みアドレス及び前記読み出しアド
   レスはそれぞれ前記第（Ｎ＋Ｋ−１）のアドレス、及び
   前記第（Ｎ−１）のアドレス、にそれぞれ設定され、 前記第Ｋの記憶単位に対して前記書き込みが行われた
   後、前記書き込みアドレス及び前記読み出しアドレスは
   それぞれ前記第０のアドレス、及び前記第Ｋのアドレ
   ス、にそれぞれ設定される、請求項３記載の双方向転送
   型記憶装置。
5. 【請求項５】 前記メモリの書き込み及び読み出しは前
   記クロックのそれぞれ立ち上がり及び立ち下がりを契機
   として行われ、前記書き込みアドレス及び読み出しアド
   レスは前記メモリの書き込みに引き続いて更新される請
   求項４記載の双方向転送型記憶装置。
6. 【請求項６】 いずれもが所定長のデータを格納する第
   １乃至第Ｎ＋Ｋ（Ｎ≧２，Ｋ≧０）の記憶単位を有し、
   クロックに基づいて動作するメモリの入出力制御方法で
   あって、 制御信号が第１の値を採る場合には前記メモリの読み出
   しアドレスが書き込みアドレスに対して前記Ｋだけ大き
   く設定されつつ、前記クロックに基づいて前記読み出し
   アドレス及び前記書き込みアドレスのいずれもが１増加
   し、 前記制御信号が第２の値を採る場合には前記読み出しア
   ドレスが前記書き込みアドレスに対して前記Ｋだけ小さ
   く設定されつつ、前記クロックに基づいて前記読み出し
   アドレス及び書き込みアドレスのいずれもが１減少し、 前記制御信号は、前記書き込みアドレスが前記第Ｎの記
   憶単位を指定した場合に対応して前記第２の値に、前記
   第Ｋ＋１の記憶単位を指定した場合に対応して前記第１
   の値に、それぞれ設定され、 前記第（Ｎ−１）の記憶単位に対して前記書き込みが行
   われた後、前記書き込みアドレス及び前記読み出しアド
   レスはそれぞれ前記第（Ｎ＋Ｋ−１）のアドレス、及び
   前記第（Ｎ−１）のアドレス、にそれぞれ設定され、 前記第Ｋの記憶単位に対して前記書き込みが行われた
   後、前記書き込みアドレス及び前記読み出しアドレスは
   それぞれ前記第０のアドレス、及び前記第Ｋのアドレ
   ス、にそれぞれ設定される、メモリの入出力制御方法。