JP2005057452A

JP2005057452A - プログラマブル論理回路

Info

Publication number: JP2005057452A
Application number: JP2003285469A
Authority: JP
Inventors: Takahiro Aoyama; 恭弘青山; Yosuke Kudo; 洋介工藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-01
Filing date: 2003-08-01
Publication date: 2005-03-03

Abstract

【課題】高い面積効率を有し、大規模な論理回路を高速に実現可能である低価格のプログラマブル論理回路を提供すること。
【解決手段】プロセッサセレメント１０１は、所定の論理演算処理を行ってデータを生成するロジックセル３００と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ３０１と、選択ユニット３０２と、を有している。複数の単位論理回路の各々は、メモリ装置１０２から順次に読み出す前記第１及び第２の設定情報に基づいてロジックセル３００とクロスコネクトスイッチ３０１の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う。選択ユニット３０２は、クロスコネクトスイッチ３０１からのデータを保持し保持されたデータのいずれかを第３の設定情報に基づいて選択して出力する。
【選択図】図１

Description

本発明は、プログラムすることにより所定の論理演算の機能を実現できるプログラマブル論理回路に関するものであり、特に、動的に内部構成を変化させながら処理を行うダイナミックプログラマブル論理回路に関するものである。

従来のプログラマブル論理回路として、特許文献１に記載のものがある。この従来のプログラマブル論理回路は、動的相互接続アレーとラッチ回路とダイナミックロジックコアを用いて、具現化すべき回路を段階的に実行する動的再構成可能なフィールドプログラマブルロジックデバイスである。前記従来のプログラマブル論理回路においては、大規模な論理回路を実現する場合に、複数の前記プログラマブル論理回路を直列に接続して、各レベルの論理処理を順番に実行するようにしている。

この場合に、前記従来のプログラマブル論理回路においては、回路レベルを示す回路レベルカウンタと内部レベルを示す内部カウンタを用いて、第１のチップの内部レベルが規定のレベルまで達すると、次のチップを動作させるように制御している。すなわち、前記従来のプログラマブル論理回路においては、チップ単位に回路レベルを分割して具現化している。
特表平８−５１０８８５号公報

しかしながら、従来のプログラマブル論理回路においては、より大規模な論理回路を実現しようとすると、処理並列度を１チップに収まる程度に抑える必要があるため、処理時間が増加するという問題がある。また、従来のプログラマブル論理回路においては、処理時間を短縮するため、単一のチップに含まれるダイナミックロジックモジュールの個数を増加させることで処理並列度を高めると、これに比例して動的相互接続アレーの接続点が増加し必要となる設定情報が増大するため、実装回路面積が増大してしまうという問題がある。

本発明は、かかる点に鑑みてなされたものであり、高い面積効率を有し、大規模な論理回路を高速に実現可能である低価格のプログラマブル論理回路を提供することを目的とする。

請求項１に記載の発明は、並列に接続されている複数の単位論理回路と、外部から受け取る入力信号を前記複数の単位論理回路に供給する入力信号制御手段と、前記複数の単位論理回路の出力信号を外部に供給する出力信号制御手段と、を具備し、前記複数の単位論理回路の各々は、第１の設定情報に基づいて機能の変更が可能であって前記入力信号に所定の論理演算処理を行ってデータを生成する論理演算手段と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するデータ処理手段と、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択手段と、前記第１乃至第３の設定情報を記憶する記憶手段と、を具備し、前記複数の単位論理回路の各々は、前記記憶手段から順次に読み出す前記第１及び第２の設定情報に基づいて前記論理演算手段と前記データ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う構成を採る。

この構成によれば、複数の単位論理回路の各々が、記憶手段から順次に読み出す第１及び第２の設定情報に基づいて論理演算手段とデータ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行い、かつ、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを選択手段が第３の設定情報に基づいて選択して出力するため、高い面積効率を有し、大規模な論理回路を高速に実現可能である低価格のプログラマブル論理回路を提供することができる。

請求項２に記載の発明は、請求項１に記載の発明において、前記論理演算手段が、前記第１の設定情報に基づいて機能の変更が可能であって前記入力信号に所定の論理演算処理を行って前記データを生成するロジックセルを具備する構成を採る。

請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記データ処理手段が、前記第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行って前記データを生成するクロスコネクトスイッチを具備する構成を採る。

請求項４に記載の発明は、請求項１から請求項３のいずれかに記載の発明において、前記選択手段が、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する構成を採る。

請求項５に記載の発明は、請求項１から請求項４のいずれかに記載の発明において、前記選択手段が、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に対する前記データの入力を制御するデータ入力制御手段と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する構成を採る。

請求項６に記載の発明は、並列に接続されている複数の単位論理回路と、前記複数の単位論理回路における一の前記単位論理回路と当該一の前記単位論理回路に対して物理的配置上で隣接する他の前記単位論理回路とを接続する接続手段と、外部から受け取る入力信号を前記複数の単位論理回路に供給する入力信号制御手段と、前記複数の単位論理回路の出力信号を外部に供給する出力信号制御手段と、を具備し、前記複数の単位論理回路の各々は、第１の設定情報に基づいて機能の変更が可能であって前記入力信号又は隣接の前記他の単位論理回路からのデータに所定の論理演算処理を行ってデータを生成する論理演算手段と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成して前記出力信号として前記出力信号制御手段に与えるデータ処理手段と、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択手段と、前記第１乃至第３の設定情報を記憶する記憶手段と、を具備し、前記複数の単位論理回路の各々は、前記記憶手段から順次に読み出す前記第１及び第２の設定情報に基づいて前記論理演算手段と前記データ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行う構成を採る。

請求項７に記載の発明は、請求項６に記載の発明において、前記論理演算手段が、前記第１の設定情報に基づいて機能の変更が可能であって前記入力信号又は隣接の前記他の単位論理回路からの前記データに所定の論理演算処理を行って前記データを生成するロジックセルを具備する構成を採る。

請求項８に記載の発明は、請求項６又は請求項７に記載の発明において、前記データ処理手段が、前記第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行って前記データを生成するクロスコネクトスイッチを具備する構成を採る。

請求項９に記載の発明は、請求項６から請求項８のいずれかに記載の発明において、前記選択手段が、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する構成を採る。

請求項１０に記載の発明は、請求項６から請求項９のいずれかに記載の発明において、前記選択手段が、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に対する前記データの入力を制御するデータ入力制御手段と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する構成を採る。

以上説明したように、本発明によれば、複数の単位論理回路の各々が、記憶手段から順次に読み出す第１及び第２の設定情報に基づいて論理演算手段とデータ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行い、かつ、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを選択手段が第３の設定情報に基づいて選択して出力するため、高い面積効率を有し、大規模な論理回路を高速に実現可能である低価格のプログラマブル論理回路を提供することができる。

本発明の骨子は、複数の単位論理回路の各々が、記憶手段から順次に読み出す第１及び第２の設定情報に基づいて論理演算手段とデータ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行い、かつ、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを選択手段が第３の設定情報に基づいて選択して出力することである。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るプログラマブル論理回路の構成を示すブロック図である。

図１に示すように、本発明の実施の形態１に係るプログラマブル論理回路１００は、複数のプロセッサエレメント１０１、複数のメモリ装置１０２、入出力制御部１０３、制御バス１０４、入力バス１０５及び出力バス１０６を具備している。プログラマブル論理回路１００には、クロック生成回路１０７及びユーザー回路１０８が接続されている。

複数のプロセッサエレメント１０１と複数のメモリ装置１０２とは、１対１で接続されている。１対１で接続されているプロセッサエレメント１０１とメモリ装置１０２とは、単位論理回路を構成している。複数の単位論理回路は、並列に接続されている。

複数のプロセッサエレメント１０１の各々は、１次元的に１列状に配置されており、物理配置上で隣接する２つの他のプロセッサエレメント１０１と接続線１０１ａで接続されている。すなわち、複数の単位論理回路は、１次元的に１列状に配置されており、複数の単位論理回路における一の前記単位論理回路と当該一の前記単位論理回路に対して物理的配置上で隣接する他の前記単位論理回路とは、接続線１０１ａで接続されている。

プロセッサエレメント１０１は、接続線を用いて隣接する２つの他のプロセッサエレメント１０１との間でデータの受け渡しを行う。

入出力制御部１０３は、外部とのインターフェース回路となっており、ユーザー回路１０８と接続されている。制御バス１０４は、入出力制御部１０３及びプロセッサエレメント１０１と接続されている。制御バス１０４は、初期化及び起動等の制御信号を入出力制御部１０３から受け取り、各プロセッサエレメント１０１に転送する。入力バス１０５は、入出力制御部１０３及びプロセッサエレメント１０１と接続されている。入力バス１０５は、論理演算に用いるデータを入出力制御部１０３から受け取り、各プロセッサエレメント１０１に転送する。

出力バス１０６は、入出力制御部１０３及びプロセッサエレメント１０１と接続されている。出力バス１０６は、演算結果のデータをプロセッサエレメント１０１から受け取り、入出力制御部１０３に転送する。クロック生成回路１０７は、内部クロック信号１０９及びユーザークロック信号１１０を生成する。ユーザークロック信号１１０は、ユーザー回路１０８及び入出力制御部１０３で使用される。内部クロック信号１０９は、ユーザークロック信号１１０の逓倍の周波数となっており、プログラマブル論理回路１００の内部で使用される。

次に、本プログラマブル論理回路１００の機能に関して、図面を参照して説明する。

図１において、プログラマブル論理回路１００が行う論理演算処理の内容は、メモリ装置１０２に設定情報として保持されている。各プロセッサエレメント１０１は、メモリ装置１０２の設定情報を順次に読み出して、対応する論理演算処理を行う。プログラマブル論理回路１００は、ユーザー回路１０８からユーザークロック信号１１０に同期して起動信号及び論理演算に用いるデータを受ける。これから一定時間経過後に、プログラマブル論理回路１００は、論理演算処理後のデータをユーザー回路１０８にユーザークロック信号１１０に同期して与える。

次に、プログラマブル論理回路１００の内部ブロックの機能に関して、図面を参照して説明する。

図１において、各メモリ装置１０２には、隣接のプロセッサエレメント１０１の設定情報が格納されている。メモリ装置１０２は、プロセッサエレメント１０１から制御信号とメモリアドレスが入力されると、アドレスで指定された設定情報をプロセッサエレメント１０１に与える。プロセッサエレメント１０１は、この設定情報に基づいて、実行する処理内容を決定する。

プロセッサエレメント１０１は、制御バス１０４から初期化信号が入力されると、メモリ装置１０２の特定のアドレスを読み出し、入力される読み出しデータから設定情報の格納位置アドレスを抽出して保持する。この格納位置アドレスは、設定情報の先頭位置を示すアドレスである。

また、プロセッサエレメント１０１は、制御バス１０４から起動信号が入力されると、メモリ装置１０２の前記保持した格納位置アドレスから順次に設定情報を読み出す。さらに、プロセッサエレメント１０１は、入力バス１０５及び隣接のプロセッサエレメント１０１から論理処理用のデータを受け取り、設定情報に基づいてデータの論理処理を行った後にデータの整列、複製及び反転処理を行い、かつ、処理後のデータの保持を行う。また、プロセッサエレメント１０１は、保持した処理後のデータを出力バス１０６及び隣接のプロセッサエレメント１０１に出力する。

このようにして、複数のプロセッサエレメント１０１は、データの受け渡しを行う。入出力制御部１０３は、ユーザー回路１０８からユーザークロック信号１１０に同期した起動信号及び論理処理用データを受け取り、このデータを内部クロック信号１０９に同期させて入力バス１０５に与える。また、入出力制御部１０３は、ユーザー回路１０８からユーザークロック信号１１０に同期した初期化信号を受け取り、このデータを内部クロック信号１０９に同期させて入力バス１０５に出力する。また、入出力制御部１０３は、出力バス１０６から内部クロック信号１０９に同期した論理処理後のデータを受け取り、このデータをユーザークロック信号１１０に同期させてユーザー回路１０８に出力する。このようにして、入出力制御部１０３は、ユーザー回路１０８との制御信号、論理処理用及び処理結果のデータの受け渡しを行う。

次に、プログラマブル論理回路１００の内部のプロセッサエレメント１０１の構成について、図面を参照して説明する。

図２は、プロセッサエレメント１０１の構成を示している。図２に示すように、プロセッサエレメント１０１は、ロジックエレメント２００及びメモリ制御部２０１を具備している。プロセッサエレメント１０１は、メモリ装置１０２、制御バス１０４、入力バス１０５及び出力バス１０６と接続されている。メモリ制御部２０１は、メモリ装置１０２、ロジックエレメント２００及び制御バス１０４と接続されている。ロジックエレメント２００は、隣接のプロセッサセレメント１０１のロジックエレメント２００及びメモリ制御部２０１、入力バス１０５及び出力バス１０６と接続されている。

次に、プロセッサエレメント１０１の機能について、図面を参照して説明する。図２において、メモリ制御部２０１は、制御バス１０４から初期化信号を受けると、前述した格納位置アドレスの抽出及び保持の処理を行う。メモリ制御部２０１は、制御バス１０４から起動信号が入力されると、メモリ装置１０２の前記保持した格納位置アドレスから順次に設定情報を読み出し、ロジックエレメント２００に転送する。

ロジックエレメント２００は、入力バス１０５及び隣接のプロセッサエレメント１０１からデータを受け取り、メモリ制御部２０１から転送される設定情報に基づいてデータの論理処理を行った後にデータの整列、複製及び反転処理を行い、かつ、処理後のデータの保持を行う。また、ロジックエレメント２００は、メモリ制御部２０１から転送される設定情報に基づいて、出力バス１０６及び隣接のプロセッサエレメント１０１に処理後のデータを出力する。

次に、プロセッサエレメント１０１の内部のロジックエレメント２００の構成及び設定情報の構成について、図面を参照して説明する。

図３には、ロジックエレメント２００の構成が示されている。図４には、設定情報とメモリ装置１０２の構成が示されている。

図３において、ロジックエレメント２００は、ロジックセル（論理演算回路）３００、クロスコネクトスイッチ（データ処理装置）３０１及び選択ユニット３０２を具備している。ロジックエレメント２００は、メモリ制御部２０１、入力バス１０５及び出力バス１０６と接続されている。ロジックセル３００は、メモリ制御部２０１、選択ユニット３０２及びクロスコネクトスイッチ３０１と接続されている。クロスコネクトスイッチ３０１は、メモリ制御部２０１、ロジックセル３００、選択ユニット３０２、入力バス１０５及び隣接のロジックエレメント２００の内部のロジックセル３００と接続されている。選択ユニット３０２は、ロジックセル３００、クロスコネクトスイッチ３０１、メモリ制御部２０１及び出力バス１０６と接続されている。

なお、ロジックセル３００は、論理演算回路を構成している。また、クロスコネクトスイッチ３０１は、データ処理装置を構成している。

図４は、メモリ装置の構成を示している。図４において、メモリ装置１０２の内部の先頭部分には、設定情報の格納アドレス情報が格納されている。メモリ装置１０２の内部における先頭部分以外の特定領域には、設定情報が格納されている。

図４において、ビット２５〜２８はロジックセル３００の設定情報であり、ビット０〜２４はクロスコネクトスイッチ３０１の接続情報である。ビット０〜２４は、５ビット単位にクロスコネクトスイッチ３０１の５つの出力に対応する４ビットの接続情報及び１ビットの反転制御情報から構成されている。

次に、ロジックエレメント２００の機能について、図面を参照して説明する。図３において、ロジックセル３００は、選択ユニット３０２から入力されるデータに対し、メモリ制御部２０１から転送される設定情報によって指定される特定の論理処理を行い、クロスコネクトスイッチ３０１、隣接のプロセッサエレメント１０１のロジックエレメント２００へ処理後のデータを出力する。クロスコネクトスイッチ３０１は、ロジックセル３００、入力バス１０５、隣接のプロセッサエレメント１０１のロジックエレメント２００から入力されるデータに対し、メモリ制御部２０１から転送される設定情報によって指定される特定のデータの整列、複製及び反転処理を行い、選択ユニット３０２へ処理後のデータを出力する。選択ユニット３０２は、クロスコネクトスイッチ３０１から入力されるデータを、内部クロック信号１０９のタイミングで一時的に記憶し記憶された複数のデータをメモリ制御部２０１から転送される設定情報に基づいて選択してロジックセル３００及び出力バス１０６に出力する。

次に、ロジックセル３００の機能及び動作について、具体例を用いて説明する。

図５において、ロジックセル３００に対し設定情報の２ビット及び入力データの２ビットが入力され、ロジックセル３００は出力データの１ビットを出力している。図６は、この場合のロジックセル３００の機能及び動作の例を示している。図６において、設定情報が００である時には、ロジックセル３００は入力データの論理和（ＯＲ）を出力する。設定情報が０１である時には、ロジックセル３００は入力データの論理積（ＡＮＤ）を出力する。設定情報が１０である時には、ロジックセル３００は入力データの排他的論理和（ＸＯＲ）を出力する。設定情報が１１である時には、ロジックセル３００は入力データの論理和の反転データ（ＮＯＲ）を出力する。このように、ロジックセル３００は、設定情報に基づいて、異なる複数の論理機能を実現可能な回路である。

次に、クロスコネクトスイッチ３０１の機能について、具体例を用いて説明する。

図７には、クロスコネクトスイッチ３０１の内部ブロック及び機能の例が示されている。図７において、クロスコネクトスイッチ３０１の内部の相互接続部７００に対し設定情報の４ビット並びに入力データＡ、Ｂ、Ｃの３ビット及びロウレベルが入力され、相互接続部７００から出力データＯＵＴ１、ＯＵＴ２の２ビットが出力されている。さらに、相互接続部７００の各出力データは、設定情報の１ビットと排他的論理和（ＸＯＲ）がとられ、外部に出力される。このＸＯＲは、クロスコネクトスイッチ３０１からの出力データを設定情報に基づいてビット単位に反転するためのものである。この場合、出力数は２であるのでＸＯＲ部分に２ビットの設定情報が使用されるため、クロスコネクトスイッチ３０１の全体で使用する設定情報は合計６ビットとなる。

図８は、この場合の相互接続部７００の機能例を示している。図８において、相互接続部７００は、設定情報のＭＳＢの２ビットがＯＵＴ１に出力されるデータを選択し、ＬＳＢの２ビットがＯＵＴ２に出力されるデータを選択している。相互接続部７００は、設定情報が００である時には入力データＡを出力し、設定情報が０１である時には入力データＢを出力する。相互接続部７００は、設定情報が１０である時には入力データＣを出力し、設定情報が１１である時にはロウレベルを出力する。

このように、クロスコネクトスイッチ３０１は、設定情報に基づいて複数の入力データの整列、複製及び反転処理が可能であり、また、設定情報に設定された固定値を出力することも可能な回路である。

次に、プログラマブル論理回路１００の動作について、図面を参照して説明する。図９及び図１０には、プログラマブル論理回路１００の動作タイミングの例が示されている。図９には、外部からの初期化の動作が表されている。図１０には、外部からの起動及び実際の論理処理の動作が表されている。

まず、Ｔ１期間において、入出力制御部１０３は、ユーザー回路１０８からユーザークロック信号１１０に同期した初期化信号９００を受けて内部初期化信号９０１として保持する。Ｔ２期間において、入出力制御部１０３は、保持した内部初期化信号９０１を内部クロック信号１０９に同期させて制御バス１０４に出力する。制御バス１０４の内部初期化信号９０２は、すべてのプロセッサエレメント１０１のメモリ制御部２０１に入力される。

Ｔ３期間において、プロセッサエレメント１０１のメモリ制御部２０１は、入力された内部初期化信号９０２をトリガにして、メモリ装置１０２の特定のアドレス９０４に対し、読み出し信号９０３を出力する。その後、メモリ制御部２０１は、入力される読み出しデータ９０５を保持データ９０６として一度保持し、この保持データ９０６から設定情報の格納位置アドレス９０７を抽出して保持する。Ｔ１〜Ｔ３の動作により、設定情報の格納位置アドレス６０７が各プロセッサエレメント１０１に記憶され、いつでも処理を実行できる状態となる。

Ｔ４期間において、プログラマブル論理回路１００は、起動待ち状態である。Ｔ５期間において、入出力制御部１０３は、ユーザー回路１０８からユーザークロック信号１１０に同期した起動信号１０００及び処理用データ１００１を受け取って内部起動信号１００２及び内部処理用データ１００３として保持する。Ｔ６期間において、入出力制御部１０３は、保持した内部起動信号１００２を内部クロック信号１０９に同期させて制御バス１０４に出力する。また、入出力制御部１０３は、保持した内部処理用データ１００３を内部クロック信号１０９に同期させて入力バス１０５に出力する。

制御バス１０４の内部起動信号１００４は、すべてのプロセッサエレメント１０１のメモリ制御部２０１に入力される。入力バス１０５の論理処理用データ１００５は、すべてのプロセッサエレメント１０１のロジックエレメント２００に入力される。Ｔ７期間において、各プロセッサエレメント１０１のメモリ制御部２０１は、入力された内部起動信号１００４をトリガにして、メモリ装置１０２のＴ３期間において保持した格納位置アドレス１００７に対し読み出し信号９０３を出力する。Ｔ８期間において、各メモリ制御部２０１は、メモリ装置１０２から出力される読み出しデータ９０５を保持データ９０６として保持する。同時に、メモリ制御部２０１は、メモリ装置１０２の次のアドレスに対し、読み出し信号６０３を出力する。

Ｔ９期間において、各メモリ制御部２０１は、保持データ９０６をロジックエレメント２００に出力する。また、各メモリ制御部２０１は、メモリ装置１０２から出力される読み出しデータ９０５を保持する。同時に、各メモリ制御部２０１は、メモリ装置１０２の次のアドレスに対し、読み出し信号を出力する。各ロジックエレメント２００は、入力される保持データ（設定情報）９０６に基づいて、入力バス１０５からの論理処理用データ１００５の整列、複製及び反転処理を行い、処理後のデータを内部の選択ユニット３０２に保持する。

Ｔ１０期間において、各メモリ制御部２０１は、保持データ９０６をロジックエレメント２００に出力する。また、各メモリ制御部２０１は、メモリ装置１０２から出力される読み出しデータ９０５を内部に保持する。同時に、各メモリ制御部２０１は、メモリ装置１０２の次のアドレスに対して読み出し信号を出力する。

各ロジックエレメント２００は、選択ユニット３０２、入力バス１０５及び隣接のプロセッサエレメント１０１からの論理処理用データ１００５を、入力される保持データ（設定情報）９０６に基づいて論理処理を行って、処理後のデータを選択ユニット３０２に保持する。以下、Ｔ１０期間の処理を繰り返すことにより、一つの論理処理を実現する。

すべての期間において、選択ユニット３０２のデータは、出力バス１０６に出力されており、入出力制御部１０３は、このデータを常に内部クロック信号１０９に同期して保持している。入出力制御部１０３は、保持データをユーザークロック信号１１０に同期してユーザー回路１０８に出力する。ユーザー回路１０８は、入力されるデータのフラグを参照し、出力データ（論理処理後のデータ）を保持する、又は、決められた期間後のデータを保持する。

次に、特定の論理処理機能をプログラマブル論理回路１００にマッピングした例を、図面を参照して説明する。説明を簡潔に行うため、動作例で示したＴ９、Ｔ１０期間のロジックエレメント２００の動作のみを説明する。

図１１は、２入力２出力のロジックセル３００の機能を示している。図１２は、ロジックセル３００を持つプログラマブル論理回路１００に対して、４ビットの比較回路をマッピングした場合の例を示している。図１２において、縦方向には物理的に異なる４つのプロセッサエレメント１０１が示されており、横方向には同一のプロセッサエレメント１０１が各サイクルでどのような処理を行うかが示されている。

図１３は、４ビットの比較回路を示している。図１３に示すように、入力データとして、ＩＮ０〜７の８ビットデータがあり、ＩＮ０〜３とＩＮ４〜７の比較結果が１ビットのデータとして出力される。

図１２において、ロジックセル（ＬＣ）３００の入力及び出力は、上側がＬＳＢであり、下側がＭＳＢである。また、ロジックセル（ＬＣ）３００の下部に記載されているデータは、ロジックセル（ＬＣ）３００に対する設定情報である。複数のロジックセル（ＬＣ）３００は、図１３に示すように動作する。まず、サイクル１及び２において、複数のロジックセル（ＬＣ）３００は入力データをビット単位に整列する。サイクル３において、複数のロジックセル（ＬＣ）３００は各ビットに対してＸＮＯＲの処理を行う。サイクル４において、複数のロジックセル（ＬＣ）３００はサイクル３の結果に対してＡＮＤ処理を行う。サイクル５において、複数のロジックセル（ＬＣ）３００はサイクル４の結果に対してＡＮＤ処理を行う。サイクル６において、複数のロジックセル（ＬＣ）３００は比較結果を出力する。結果として、内部クロック信号１０９の６サイクルで出力が確定される。内部クロック信号１０９のクロック数がユーザークロック信号１１０のクロック数の６倍である時に、ユーザー回路１０８からは、１クロックで比較処理が完了したように見える。

次に、本発明の実施の形態１に係るプログラマブル論理回路１００のプロセッサエレメント１０１におけるロジックエレメント２００の選択ユニット３０２について、図面を参照して詳細に説明する。

図３に示すように、選択ユニット３０２は、２つのフリップフロップ３０２１、３０２２及び選択回路３０２３を具備している。

２つのフリップフロップ３０２１、３０２２の入力端子には、クロスコネクトスイッチ３０１の出力端子が接続されている。２つのフリップフロップ３０２１、３０２２の制御端子には、クロック生成回路１０７から内部クロック信号１０９が与えられる。また、２つのフリップフロップ３０２１、３０２２の制御端子には、メモリ制御部２０１から設定情報が与えられる。

２つのフリップフロップ３０２１、３０２２の出力端子は、選択回路３０２３の入力端子と接続されている。また、選択回路３０２３の制御端子には、メモリ制御部２０１から設定情報が与えられる。選択回路３０２３の出力端子は、ロジックセル３００及び出力バス１０６と接続されている。

次に、選択ユニット３０２の機能について、図面を参照して説明する。

図３において、フリップフロップ３０２１又はフリップフロップ３０２２は、クロスコネクトスイッチ３０１から入力される論理処理中のデータを内部クロック信号１０９に同期して保持する。フリップフロップ３０２１又はフリップフロップ３０２２のいずれかが、設定情報に基づいてクロスコネクトスイッチ３０１からのデータを保持する。

フリップフロップ３０２１又はフリップフロップ３０２２が保持したデータは、選択回路３０２３に入力される。選択回路３０２３は、設定情報に基づいて入力されるデータのどちらか一方をロジックセル３００及び出力バス１０６に出力する。

これにより、クロスコネクトスイッチ３０１からの出力線数およびクロスコネクトスイッチ３０１への入力線数を増加させることなく、論理処理を分割するフリップフロップと実際のデータの保持を行うフリップフロップを実現することが可能となる。したがって、本発明の実施の形態１に係るプログラマブル論理回路１００においては、設定情報の増加を抑え、クロスコネクトスイッチ３０１の速度性能を維持したまま汎用性を高めることが可能となる。

次に、本発明の実施の形態１に係るプログラマブル論理回路１００の動作について、図面を参照して説明する。

図１４において、処理装置１４００は、回路１４１０及び回路１４２０を具備している。回路１４１０は、回路Ｃの処理結果に従って回路Ａ及び回路Ｂの処理結果のうちいずれかの値をセレクタ１４１１が外部に出力するものである。回路１４２０は、回路Ａ、Ｂの処理結果を入力とする回路Ｄと、回路Ｅとの処理結果の論理積（ＡＮＤ）をＡＮＤ回路１４２１が外部に出力するものである。

回路Ａ、Ｂ、Ｃ、Ｄ、Ｅの各々は、一つのプロセッサエレメント１０１を用いて実現可能とする。また、処理装置１４００を構成するＬＳＩに搭載されたプロセッサエレメント１０１の数は３とする。

図１５は、処理装置１４００が本発明の実施の形態２に係る選択ユニット３０２を用いない場合の処理を説明するための図である。すなわち、図１５は、従来のプログラマブル論理回路を適用する処理装置１４００の動作の１例を説明するための図である。

図１５において、左から右方向へクロックサイクルの進行を示しており、また、回路Ｃと示した部分は、対応するプロセッサエレメント１０１に対する回路Ｃの処理占有時間を示しており、すなわち回路Ｃの処理レイテンシは６である。

図１５において、回路Ａ、Ｂの処理は２サイクルであり、回路Ｃの処理は６サイクルを必要とし、回路Ａ、Ｂは回路Ｄの処理完了までのサイクルにデータ保持のみを行っている。サイクル７において、プロセッサエレメント１０１は、回路Ａ、Ｂ、Ｃの結果をうけて、図１４におけるセレクタ１４１１の処理を実行し、外部に回路１４１０の処理結果データを出力データＤＴ１として出力する。

サイクル８以降に、回路１４２０の処理が実行される。回路Ｄの処理は６サイクルを必要とし、回路Ｅの処理は４サイクルを必要としている。サイクル１４において、プロセッサエレメント１０１は、回路Ｄ、Ｅの結果をうけて、図１４におけるＡＮＤ回路１４２１の処理を実行し、外部に回路１４２０の処理結果データを出力データＤＴ２として出力する。結果的に全体として１４サイクルの処理時間が必要となっている。

図１６は、処理装置１４００が本発明の実施の形態２に係る選択ユニット３０２を用いる場合の処理を説明するための図である。すなわち、図１６は、本発明の実施の形態１に係るプログラマブル論理回路１００を適用する処理装置１４００の動作の１例を説明するための図である。

図１６において、図１５におけるサイクル３、４、５、６でのデータ保持期間に回路Ｄ、Ｅを実行している。これは、フリップフロップ３０２１、３０２２の一方に回路Ａ、Ｂの結果データを保持しながら、フリップフロップ３０２１、３０２２の他方を用いて回路Ｄ、Ｅを実行することで可能となっている。サイクル７において、回路Ｄの処理が実行されていないのは、図１５におけるセレクタ１４１１の処理に回路Ａの処理結果を使用するため、プロセッサ１０１において、反対側のフリップフロップのデータ、すなわち回路Ｄの処理途中の保持データを論理演算に用いることができないためである。結果的に全体の処理時間は、１０サイクルに削減されている。

このように、本発明の実施の形態１に係るプログラマブル論理回路１００は、選択ユニット３０２を有することにより、複雑な複数の独立した論理処理を同時に並列的に実行することが可能となるため、より全体の処理を高速化できる。

前述のように、プログラマブル論理回路１００は、単体動作を行うプロセッサエレメント１０１の集合体であり、各プロセッサエレメント１０１は、主に隣接のプロセッサエレメント１０１との間で連帯動作を行う。また、複数の隣接のプロセッサエレメント１０１が一つのグループとして、一つの論理処理を行うことも可能である。

このように、本発明の実施の形態１に係るプログラマブル論理回路１００は、複数のプロセッサエレメント１０１が独立に動作することも連帯動作することも可能であり、複数種類の論理処理を同時に並列的に行うことが可能であり、かつ、一つの論理処理を連帯して行うことも可能となっている。

（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図１７は、本発明の実施の形態２に係るプログラマブル論理回路の主要部の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されて、その説明が省略される。

図１７に示すように、本発明の実施の形態２に係るプログラマブル論理回路１７００は、本発明の実施の形態１に係るプログラマブル論理回路１００において、選択ユニット３０２の代わりに選択ユニット１７１０を有するものである。

図１７に示すように、選択ユニット１７１０は、２つのフリップフロップ１７１１、１７１２及び選択回路１７１３を具備している。

２つのフリップフロップ１７１１、１７１２の入力端子には、クロスコネクトスイッチ３０１の出力端子が接続されている。２つのフリップフロップ１７１１、１７１２には、クロスコネクトスイッチ３０１からデータＤＴが与えられる。２つのフリップフロップ１７１１、１７１２の制御端子には、クロック生成回路１０７から内部クロック信号１０９が与えられる。また、フリップフロップ１７１１の制御端子には、クロスコネクトスイッチ３０１からイネーブル信号ＩＮ１が与えられる。また、フリップフロップ１７１２の制御端子には、メモリ制御部２０１から設定情報の一部であるイネーブル信号ＩＮ２が与えられる。

２つのフリップフロップ１７１１、１７１２の出力端子は、選択回路１７１３の入力端子と接続されている。また、選択回路１７１３の制御端子には、メモリ制御部２０１から設定情報が与えられる。選択回路１７１３の出力端子は、ロジックセル３００及び出力バス１０６と接続されている。

次に、選択ユニット１７１０の機能について、図面を参照して説明する。

図１７において、フリップフロップ１７１１又はフリップフロップ１７１２は、クロスコネクトスイッチ３０１から入力される論理処理中のデータを内部クロック信号１０９に同期して保持する。フリップフロップ１７１１又はフリップフロップ１７１２のいずれかが、設定情報に基づいてクロスコネクトスイッチ３０１からのデータを保持する。

フリップフロップ１７１１又はフリップフロップ１７１２が保持したデータは、選択回路１７１３に入力される。選択回路１７１３は、設定情報に基づいて入力されるデータのどちらか一方をロジックセル３００及び出力バス１０６に出力する。

選択ユニット１７１０の前述の動作において、イネーブル信号ＩＮ１、ＩＮ２は、フリップフロップ１７１１、フリップフロップ１７１２に対するデータの入力を制御するものある。クロスコネクトスイッチ３０１及びメモリ制御部２０１は、イネーブル信号ＩＮ１、ＩＮ２をフリップフロップ１７１１、フリップフロップ１７１２に与えることにより、フリップフロップ１７１１、フリップフロップ１７１２に対するデータの入力を制御するデータ入力制御ユニットを構成している。

このように、本発明の実施の形態２に係るプログラマブル論理回路１７００は、本発明の実施の形態１の効果に加えて、選択ユニット１７１０を有することにより、より複雑な複数の独立した論理処理を同時に並列的に実行することが可能となるため、より全体の処理を高速化できる。

また、本発明の実施の形態１、２に係るプログラマブル論理回路１００、１７００は、同一のエレメントが１次元的に１列状に配列されているため、実装規模に応じて柔軟に対応可能であり、拡張性が高い。また、本発明の実施の形態１、２に係るプログラマブル論理回路１００、１７００は、データの送受を隣接のプロセッサエレメント１０１の間に限定することにより、設定情報を大幅に削減することが可能となり、回路面積を削減でき、かつ、実装するＬＳＩのコスト及び消費電力を削減できる。

また、本発明の実施の形態１、２に係るプログラマブル論理回路１００、１７００は、実装エレメント数に関係なく、任意のプロセッサエレメント１０１のフリップフロップから隣接する他のプロセッサエレメント１０１のフリップフロップまでの配線距離が最小限かつ一定であるため、動作周波数を限界にまで引き上げることが可能となり、従来のプログラマブルロジックに比して、高速動作が可能となっている。

また、本発明の実施の形態１、２に係るプログラマブル論理回路１００、１７００は、同一の回路上で、繰り返し機能を変更しながら処理を行うため、回路面積を削減でき、かつ、実装するＬＳＩのコスト及び消費電力を削減できる。

なお、本発明の実施の形態１、２に係るプログラマブル論理回路１００、１７００において、内部クロック信号１０９は、必ずしもユーザークロック信号１１０の逓倍である必要がなく、例えば、入出力制御部１０３に適切なクロック乗せ換え回路を用いることで、ユーザークロック信号１１０に同期しないクロック信号を内部クロック信号として用いてもよい。

また、本発明の実施の形態１、２において、メモリ装置１０２は、プログラマブル論理回路１００の内部に存在する必要がなく、プログラマブル論理回路１００の外部に存在する構成でもよい。また、本発明の実施の形態１、２において、クロック生成回路１０７は、プログラマブル論理回路１００の内部に配設してもよい。

また、本発明の実施の形態１、２において、メモリ装置１０２とプロセッサエレメント１０１との間にマルチプレクサなどの選択回路を挿入して、設定によりメモリ装置１０２と各プロセッサエレメント１０１との接続を変更可能にしてもよい。ただし、この場合にはデータの処理の遅延量が増加するため、周波数を維持するためには、パイプライン等を用いて高速化を図る必要がある。

また、本発明の実施の形態１、２において、ロジックエレメント２００の内部の各ブロック、ロジックセル３００、クロスコネクトスイッチ３０１及フリップフロップ３０２１７１０の間の接続及び前記各ブロックと入力バス１０５、出力バス１０６及び隣接のロジックエレメント２００との接続は、図示したものに限定されるものではなく、例えば、ロジックセル３００とクロスコネクトスイッチ３０１の間にフリップフロップを設けて、さらに動作周波数を高めてもよい。また、本発明の実施の形態１、２において、入力バス１０５からのデータはクロスコネクトスイッチ３０１ではなく、ロジックセル３００又は選択ユニット３０２に入力してもよい。

また、本発明の実施の形態１、２において、複数のプロセッサエレメント１０１の各々は、他のプロセッサエレメント１０１に接続されていなくてもよい。

本発明は、電子装置の制御をする制御装置などに適用することができる。

本発明の実施の形態１に係るプログラマブル論理回路の構成を示すブロック図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントの構成を示すブロック図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのロジックエレメントの構成を示すブロック図本発明の実施の形態１に係るプログラマブル論理回路のメモリ装置の構成を示す図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのロジックエレメントにおけるロジックセルの機能を説明するためのブロック図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのロジックエレメントにおけるロジックセルの動作を説明するための図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのクロスコネクトスイッチの構成を示すブロック図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのクロスコネクトスイッチの動作を説明するための図本発明の実施の形態１に係るプログラマブル論理回路の初期化時の動作を説明するためのタイミング図本発明の実施の形態１に係るプログラマブル論理回路の起動時及びデータ処理時の動作を説明するためのタイミング図本発明の実施の形態１に係るプログラマブル論理回路のプロセッサエレメントのロジックエレメントにおけるロジックセルの動作を説明するための図本発明の実施の形態１に係るプログラマブル論理回路で４ビットの比較回路をマッピングした場合のプロセッサエレメントの動作を時間軸方向に展開した図本発明の実施の形態１に係るプログラマブル論理回路で４ビットの比較回路をマッピングした場合のプロセッサエレメントで形成する４ビットの比較回路を示す回路図本発明の実施の形態１に係るプログラマブル論理回路及び従来のプログラマブル論理回路を適用する処理装置の構成の１例を示すブロック図従来のプログラマブル論理回路を適用する処理装置の動作の１例を説明するための図本発明の実施の形態１に係るプログラマブル論理回路を適用する処理装置の動作の１例を説明するための図本発明の実施の形態２に係るプログラマブル論理回路の主要部の構成を示すブロック図

符号の説明

１００、１７００プログラマブル論理回路
１０１プロセッサエレメント
１０１ａ接続線
１０２メモリ装置
１０３入出力制御部
１０４制御バス
１０５入力バス
１０６出力バス
２００ロジックエレメント
２０１メモリ制御部
３００ロジックセル
３０１クロスコネクトスイッチ
３０２、１７１０選択ユニット
３０２１、３０２２、１７１１、１７１２フリップフロップ
３０２３、１７１３選択回路

Claims

並列に接続されている複数の単位論理回路と、外部から受け取る入力信号を前記複数の単位論理回路に供給する入力信号制御手段と、前記複数の単位論理回路の出力信号を外部に供給する出力信号制御手段と、を具備し、前記複数の単位論理回路の各々は、第１の設定情報に基づいて機能の変更が可能であって前記入力信号に所定の論理演算処理を行ってデータを生成する論理演算手段と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するデータ処理手段と、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択手段と、前記第１乃至第３の設定情報を記憶する記憶手段と、を具備し、前記複数の単位論理回路の各々は、前記記憶手段から順次に読み出す前記第１及び第２の設定情報に基づいて前記論理演算手段と前記データ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行うプログラマブル論理回路。
前記論理演算手段は、前記第１の設定情報に基づいて機能の変更が可能であって前記入力信号に所定の論理演算処理を行って前記データを生成するロジックセルを具備する請求項１に記載のプログラマブル論理回路。
前記データ処理手段は、前記第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行って前記データを生成するクロスコネクトスイッチを具備する請求項１又は請求項２に記載のプログラマブル論理回路。
前記選択手段は、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する請求項１から請求項３のいずれかに記載のプログラマブル論理回路。
前記選択手段は、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に対する前記データの入力を制御するデータ入力制御手段と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する請求項１から請求項４のいずれかに記載のプログラマブル論理回路。
並列に接続されている複数の単位論理回路と、前記複数の単位論理回路における一の前記単位論理回路と当該一の前記単位論理回路に対して物理的配置上で隣接する他の前記単位論理回路とを接続する接続手段と、外部から受け取る入力信号を前記複数の単位論理回路に供給する入力信号制御手段と、前記複数の単位論理回路の出力信号を外部に供給する出力信号制御手段と、を具備し、前記複数の単位論理回路の各々は、第１の設定情報に基づいて機能の変更が可能であって前記入力信号又は隣接の前記他の単位論理回路からのデータに所定の論理演算処理を行ってデータを生成する論理演算手段と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成して前記出力信号として前記出力信号制御手段に与えるデータ処理手段と、前記データ処理手段からの複数の前記データを一時的に記憶し記憶された複数の前記データを第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択手段と、前記第１乃至第３の設定情報を記憶する記憶手段と、を具備し、前記複数の単位論理回路の各々は、前記記憶手段から順次に読み出す前記第１及び第２の設定情報に基づいて前記論理演算手段と前記データ処理手段の一部又は全ての機能を順次に変更して所定の順序回路の動作を行うプログラマブル論理回路。
前記論理演算手段は、前記第１の設定情報に基づいて機能の変更が可能であって前記入力信号又は隣接の前記他の単位論理回路からの前記データに所定の論理演算処理を行って前記データを生成するロジックセルを具備する請求項６に記載のプログラマブル論理回路。
前記データ処理手段は、前記第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行って前記データを生成するクロスコネクトスイッチを具備する請求項６又は請求項７に記載のプログラマブル論理回路。
前記選択手段は、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する請求項６から請求項８のいずれかに記載のプログラマブル論理回路。
前記選択手段は、前記データ処理手段からの前記データを一時的に記憶する２つの一時記憶回路と、前記２つの一時記憶回路に対する前記データの入力を制御するデータ入力制御手段と、前記２つの一時記憶回路に記憶された前記データを前記第３の設定情報に基づいて選択して前記出力信号として前記出力信号制御手段に与える選択回路と、を具備する請求項６から請求項９のいずれかに記載のプログラマブル論理回路。