JP4866194B2 - 集積回路及びリコンフィギュラブル回路の入力データ制御方法 - Google Patents
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Description
リコンフィギュラブルLSIは、複数の演算器をアレイ状に配列し、これらを縦方向及び横方向に延びるバスで接続したリコンフィギュラブル回路を備える。そして、このリコンフィギュラブル回路の回路構成(演算器間のネットワーク)を短い時間(例えば1クロック〜数クロックの時間)で切り替えることができるようになっている。
このようなリコンフィギュラブルLSIでは、機能ごとの専用のハードウェアを設けることなく、一つのハードウェアで多くの機能を実現することができる。つまり、リコンフィギュラブルLSIでは、LSIを作製する時点で決められてしまう有限のリソースを効率良く利用することで、多くのアプリケーションに対応した最適な回路を実現することが可能となる。
しかしながら、リコンフィギュラブル回路のリソースが不足してしまうような複雑な処理を行なう場合(例えば入力されるデータ量が多く、スループットが高い場合)、リコンフィギュラブル回路の回路構成をダイナミックに変更する必要がある。この場合、データの入力タイミングを制御しないと、リコンフィギュラブル回路で処理できないおそれがある。
このような場合、例えばマッピングを工夫するなどして対応することになるが、より効率良くリソースを利用し、より容易にマッピングを行なえるようにすることが望まれている。
一般に、ASICには、以下の特徴がある。
(1)特定の用途向けにハードウェアを構成するため、チップサイズが小さい。
(2)開発費が高いため、大量生産品でないと、開発コストの回収が難しい。
(3)開発期間が長く、また製品寿命も長いため、開発途中又は製品出荷後に機能変更等を余儀なくされる場合のリスクが大きい。
そこで、最近、ASICが不得意とする領域をリコンフィギュラブルLSIによってカバーすること、即ち、ASICの中にリコンフィギュラブル・コア(リコンフィギュラブル回路)を入れることが検討されている。
しかしながら、ASICの中にリコンフィギュラブル・コアを入れる場合、リコンフィギュラブル・コアへ入力される信号(データ)は複数の場所(ブロック)から入力されてくることになる[図13(C)参照]。この場合、どのブロックから供給されるかによって、入力データのスループットが変わってしまう場合がある。このため、それぞれのブロックから供給される入力データに対応することが非常に難しく、統一された入力データ処理のメカニズムが必要になる。
また、本発明の集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、入力データを一時的に保持するバッファメモリとを備え、入力データ制御部が、リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部を備え、データ入力パターン供給部が、データ入力パターンを発生するパターン発生回路によって構成され、入力データ制御部が、パターン発生回路に入力されるアドレス値を生成するカウンタと、パターン発生回路から供給されるデータ入力パターンに基づいてバッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備える。
また、本発明の集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、入力データを一時的に保持するバッファメモリと、リコンフィギュラブル回路の一部の演算器からなる回路によって構成され、リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部とを備え、入力データ制御部が、データ入力パターン供給部から供給されるデータ入力パターンに基づいてバッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタを備える。
また、本発明の集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、入力データ制御部が、リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部とを備え、データ入力パターン供給部が、データ入力パターンを構成するバリッド情報を供給するように構成され、入力データ制御部が、入力データにバリッド情報を付加して前記入力データを整形する入力データ整形部を備える。
本発明のリコンフィギュラブル回路の入力データ制御方法では、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンが格納されているランダムアクセスメモリにアクセスするためのパターン取出用アドレス値を生成し、パターン取出用アドレス値に基づいてランダムアクセスメモリからデータ入力パターンを取り出し、データ入力パターンに基づいてリコンフィギュラブル回路に入力データを入力する。
また、本発明のリコンフィギュラブル回路の入力データ制御方法では、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを発生するパターン発生回路に入力されるパターン取出用アドレス値を生成し、パターン取出用アドレス値に基づいてパターン発生回路からデータ入力パターンを取り出し、データ入力パターンに基づいてリコンフィギュラブル回路に入力データを入力する。
また、本発明のリコンフィギュラブル回路の入力データ制御方法では、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の一部の演算器からなる回路を用いて生成された、リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを取り出し、データ入力パターンに基づいてリコンフィギュラブル回路に入力データを入力する。
また、本発明のリコンフィギュラブル回路の入力データ制御方法では、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定する、バリッド情報によって構成されるデータ入力パターンを取り出し、入力データにバリッド情報を付加して入力データを整形し、整形された入力データをリコンフィギュラブル回路に入力する。
[第1実施形態]
まず、本発明の第1実施形態にかかる集積回路及びリコンフィギュラブル回路の入力データ制御方法について、図1〜図8を参照しながら説明する。
ここで、リコンフィギュラブル・コアのリソースが十分足りているような単純な処理を行なう場合は、リコンフィギュラブル・コアを所定の回路構成にして処理(処理1;例えば1データに対して1クロックで処理)を行えば良い。
また、リコンフィギュラブル・コアを空間的に分割された複数の回路からなる回路構成とし、それぞれの回路によってパラレルに処理(処理3;例えば2データに対して1クロックで処理)を行なうことができる場合もある。
例えば、上記処理1を行なう場合は、クロック1(リコンフィギュラブル・コアの動作クロック)に同期してデータを連続的に入力すれば良い。このため、1クロックにつき1データが入力されるように、入力データを図2(A)の波形1に示すようにすれば良い。
このため、本ダイナミックリコンフィギュラブルLSIは、例えば図1に示すように、処理内容(ここでは処理1〜3)に応じて入力データ(ここでは入力1〜3)を切り替える入力データ選択部(入力信号選択部;例えばセレクタ)1と、入力データを一時的に保持するバッファメモリ(バッファ)2と、リコンフィギュラブル・コア(リコンフィギュラブル回路)3と、リコンフィギュラブル・コア3に入力されるデータ(データの構成及び/又は入力タイミング)を制御するための入力データ制御部(入力データ制御回路)4とを備える。
そして、入力データ制御部4が、バッファメモリ2に保持されている入力データを取り出し、この入力データをリコンフィギュラブル・コア3の回路構成に応じた所望の波形にして(即ち、リコンフィギュラブル・コアが処理できる入力データ形式に変換して)、リコンフィギュラブル・コア3に供給(入力)するようになっている。
入力データ制御部4は、例えば図1に示すように、データ入力パターン供給部5と、データ入力カウンタ6と、条件判定機能付きカウンタ7と、データ並列回路部8と、第1入力データ整形部(第1入力データ整形回路)9と、第2入力データ整形部(第2入力データ整形回路)10と、セレクタ25とを備える。
ここでは、データ入力パターン供給部5としてRAM5Aには、アドレス(番地)に対応づけてバリッド情報[Valid](バリッド信号;バリッドデータ)が格納されている。
ここで、バリッド情報[Valid]は、データが有効であるか無効であるかを示すフラッグ情報(データを供給するかどうかのフラッグ信号)である。ここでは、複数のバリッド情報[Valid]を任意に組み合わせてバリッド情報列(バリッド信号列;バリッドデータ列)とすることでデータ入力パターンを構成している。つまり、データ入力パターン供給部5としてRAM5Aに格納されているバリッド情報列は、データ入力パターンを決定するデータである。
このような構成は、入力タイミングが複雑な場合や入力タイミングに周期性がない場合に特に適している。
このように、データ入力カウンタ6のカウント値(アドレス値)Adr.に応じて順にバリッド信号[Valid]が供給されることで、バリッド信号[Valid]によって構成されるデータ入力パターンが条件判定機能付きカウンタ7に供給されることになる。
条件判定機能付きカウンタ7は、データ入力パターン供給部5としてのRAM5Aから供給されるバリッド信号[Valid]が「1」(データが有効であることを示す)の場合にカウントアップするカウンタである。この条件判定機能付きカウンタ7によって、図1に示すように、RAM5Aから読み出されたバリッド信号[Valid](データ入力パターン)に基づいて、バッファメモリ2から入力データData Outを読み出すためのアドレス信号(入力データ読出用アドレス値)Adr.w/cが生成される。このため、条件判定機能付きカウンタ7を、アドレス生成部ともいう。
このデータ並列回路部8は、図3に示すように、条件判定機能付きカウンタ7から供給されるカウント値(アドレス値,アドレス信号)Adr.w/cを、アドレス信号Adr.Inとして、バッファメモリ2に供給するための入力回路部11と、バッファメモリ2から供給される入力データData Outを、入力データData1,Data2として、第1入力データ整形部9、又は、第1入力データ整形部9及び第2入力データ整形部10に供給するための出力回路部12とを備える。
このアドレス生成回路部14は、例えば図3に示すように、バッファメモリ2から供給されるアドレス値Adr.w/cを1ビットだけ左へシフトさせるシフタ15と、シフタ15から供給されるアドレス値に「1」を加算する加算器16と、シフタ15から供給されるアドレス値と加算器16から供給されるアドレス値のいずれかを選択するセレクタ(第2セレクタ)17とを備える。
一方、入力データを上記波形3のようにする場合は、データ並列回路部8の入力回路部11によって、条件判定機能付きカウンタ7から供給されるアドレス信号Adr.w/cが2倍の周波数のアドレス信号に変換され、アドレス値(アドレス信号)Adr.Inとして、バッファメモリ2に供給されることになる。
一方、データ並列回路部8の出力回路部12は、例えば図3に示すように、入力データを上記波形1又は上記波形2のようにする場合と入力データを上記波形3のようにする場合とで入力データData1として出力するデータを選択するセレクタ(第3セレクタ)18と、入力データを上記波形3のようにする場合に第1入力データ整形部9及び第2入力データ整形部10のそれぞれに供給する入力データData1,Data2を生成するデータ生成回路部19とを備える。
このデータ生成回路部19は、例えば図3に示すように、バッファメモリ2から供給された入力データData Outのうち、第1入力データ整形部9に供給するデータのみを通過させる第1ラッチ20と、第1ラッチ20から供給されるデータLatch1をクロック1に同期させるための第1レジスタ[例えばフリップフロップ(FF)]21と、バッファメモリ2から供給された入力データData Outのうち、第2入力データ整形部10に供給するデータのみを通過させる第2ラッチ22と、第2ラッチ22から供給されるデータLatch2をクロック1に同期させるための第2レジスタ[例えばフリップフロップ(FF)]23とを備える。
一方、データ並列回路部8の出力回路部12は、入力データを上記波形3のようにする場合、バッファメモリ2から供給される入力データData Outを、2つの入力データData1, Data2に変換し、入力データData1は第3セレクタ18を介して、第1入力データ整形部9及び第2入力データ整形部10に供給することになる。
第1入力データ整形部9及び第2入力データ整形部10は、図1に示すように、バッファメモリ2から読み出され、データ並列回路部8を介して供給される入力データData1, Data2にバリッド情報[Valid](バリッド信号;バリッドデータ;データが有効であるか無効であるかを示すフラッグ情報)を付加して整形し、入力データData1 w/v, Data2 w/vとして出力するものである。
一方、図4(C)の下側に示すような2進数表記の入力データData1(又はData2)の場合、入力データData1(又はData2)の内容は「−1」(2の補数)であり、バリッドビット(ここでは先頭ビット)が「1」になっているため、この入力データData1(又はData2)は有効データとして取り扱われる。
まず、本集積回路は、入力データ制御部4による入力データの制御を行なう前に、例えば、以下のような処理を行なう。
CPU30からの命令に基づいて、RAM31に格納されているリコンフィギュラブル・コア3の回路構成を規定するコンフィギュレーションデータが読み出され、これがリコンフィギュラブル・コア3内のメモリに書き込まれる。これに応じて、リコンフィギュラブル・コア3の回路構成が切り替わる。
また、CPU30からの命令に基づいて、RAM31に格納されている所望のデータ入力パターンのデータが読み出され、これがデータ入力パターン供給部5としてのRAM5Aに書き込まれる。
例えば、リコンフィギュラブル・コア3の回路構成をコンフィギュレーション1又はコンフィギュレーション2にする場合(即ち、入力データを上記波形1又は上記波形2のようにする場合)、セレクタ13,18,25のモード(Mode)は「0」に設定される。
また、CPU30からの命令に基づいて、例えばリコンフィギュラブル・コア3の回路構成をコンフィギュレーション3にする場合(即ち、入力データを上記波形3のようにする場合)、第2セレクタ17,第1ラッチ20,第2ラッチ22に制御信号MSBが供給される。
まず、CPU30からの命令に基づいて、リコンフィギュラブル・コア3の回路構成に応じた処理(ここでは処理1〜3)に必要な入力データ(ここでは入力1〜3)が、入力データ選択部1によって選択されて、リコンフィギュラブル・コア3の外部の他の回路(例えばASICを構成する他のブロック)から供給され、入力側のバッファメモリ2に書き込まれる。
このようにして、バッファメモリ2を構成する一方のバッファメモリへの入力データの書き込みが終了し、バッファメモリ2を構成する表裏のバッファメモリの切り替えが行なわれた後、CPU30からの命令に基づいて、制御信号36がデータ入力カウンタ6に入力され、データ入力カウンタ6はリセットされ、カウントアップを開始する。
なお、バッファメモリ2は、入力データを上記波形1又は上記波形2のようにする場合(セレクタ13,18,25のモード(Mode)が「0」に設定される場合)は、クロック1[clock 1]で動作するようになっており、入力データを上記波形3のようにする場合(モードが「1」に設定される場合)は、クロック1[clock 1]の2倍の周波数のクロック2[clock 2]で動作するようになっている。
次いで、シフタ15によって、カウント値を1ビットだけ左へシフト(2倍)させる処理がなされる。そして、図3に示すように、シフタ15で処理されたカウント値は、さらに2つに分岐され、一方は加算器16に供給され、他方は第2セレクタ17に供給される。
その後、図3に示すように、第2セレクタ17によって、制御信号MSBが「0」の場合は、シフタ15から供給されるカウント値が選択される一方、制御信号MSBが「1」の場合は、加算器16から供給されるカウント値が選択される。そして、選択されたカウント値が第1セレクタ13に供給される。
本実施形態では、データ並列回路部8の出力回路部12では、以下のような処理が行なわれる。
データ生成回路部19では、さらに入力データData Outが2つに分岐され、一方は第1ラッチ20に供給され、他方は第2ラッチ22に供給される。
ここで、制御信号MSBは、入力データData Outを、入力データData1,Data2に振り分けるための制御信号である。ここでは、図8に示すように、バッファメモリ2からクロック2[clock 2]の立ち上がりに同期して1,0,1,0・・・というように変化する制御信号MSBが、第1ラッチ20及び第2ラッチ22に供給されるようになっている。なお、制御信号MSBとしては、クロック1[clock 1]の反転信号を用いても良い。
例えば、リコンフィギュラブル・コア3の回路構成をコンフィギュレーション1又はコンフィギュレーション2にする場合(即ち、入力データを上記波形1又は波形2のようにする場合)、第3セレクタ18のモードは「0」になるようにしているため、この第3セレクタ18を介して、バッファメモリ2から供給される入力データData Outが、そのまま入力データData1として、第1入力データ整形部9へ供給されることになる(図6又は図7参照)。
例えば、リコンフィギュラブル・コア3の回路構成をコンフィギュレーション1又はコンフィギュレーション2にする場合(即ち、入力データを上記波形1又は波形2のようにする場合)、図1に示すように、第1入力データ整形部9によって、データ並列回路部8から供給された入力データData1に、データ入力パターン供給部5としてのRAM5Aから供給されたバリッド情報[Valid](ここでは条件判定機能付きカウンタ7に供給されるバリッド信号よりも3クロック分遅らせて供給される)が付加される。これにより、入力データData1がリコンフィギュラブル・コア3の回路構成に応じて整形され、入力データData1 w/vとして、リコンフィギュラブル・コア3へ出力される(図6又は図7参照)。
ところで、本実施形態では、第2入力データ整形部10には、図1に示すように、セレクタ25を介してバリッド情報[Valid]が供給されるようになっている。
そして、リコンフィギュラブル・コア3の回路構成をコンフィギュレーション1又はコンフィギュレーション2にする場合(即ち、入力データを上記波形1又は波形2のようにする場合)、セレクタ25のモードは「0」になるようにしており、モードが「0」の場合は、第2入力データ整形部10にはセレクタ25を介してバリッド信号[Valid]として固定値「0」が供給される。
一方、リコンフィギュラブル・コア3の回路構成をコンフィギュレーション3にする場合(即ち、入力データを上記波形3のようにする場合)、セレクタ25のモードは「1」になるようにしており、モードが「1」の場合は、第2入力データ整形部10にはセレクタ25を介してデータ入力パターン供給部5としてのRAM5Aから供給されたバリッド情報[Valid]が供給される(ここでは条件判定機能付きカウンタに供給されるバリッド信号よりも3クロック分遅らせて供給される)。
その後、リコンフィギュラブル・コア3によって処理され、他の回路(例えばASICを構成する他のブロック)へ出力されるデータは、図5に示すように、一旦、出力側のバッファメモリ32に保持される。そして、CPU30からの命令に基づいて、この出力側のバッファメモリ32に保持された出力データが、リコンフィギュラブル・コア3からの出力データを受け取る側の回路に供給(出力)される。
なお、本実施形態では、入力データ選択部1、入力側のバッファメモリ2、入力データ制御部4、リコンフィギュラブル・コア3、出力側のバッファメモリ32、RAM31に対する制御をCPU30によって行なうようにしているが、これに限られるものではなく、例えば専用のプロセッサなどの制御回路(制御部)によって、これらを制御するようにしても良い。
[第2実施形態]
次に、本発明の第2実施形態にかかる集積回路及びリコンフィギュラブル回路の入力データ制御方法について、図9を参照しながら説明する。
つまり、本実施形態では、図9に示すように、データ入力パターン供給部5を、データ入力パターン(バリッド情報)を発生するパターン発生回路(バリッド情報発生回路)5Bによって構成している。なお、図9では、上述の第1実施形態(図1参照)と同一のものには同一の符号を付している。
ここでは、3つのデータ入力パターン、即ち、1データ1クロック、1データ2クロック、1データ4クロックの切り替えが可能なパターン発生回路5Bを例に、図9を参照しながら説明する。
ここで、レジスタR0,R1は、外部(例えばCPU)から制御可能なレジスタである。つまり、レジスタR0,R1の値(データ入力パターンを決定する制御情報)は、外部(例えばCPU)から制御でき、リコンフィギュラブル・コア3の回路構成に応じて変更できるようになっている。
つまり、本パターン発生回路5BのAddress[0]で示すアドレスバスにはデータ入力カウンタ6から供給されるアドレス値Adr.の最下位ビットの値が入力されるようになっている。また、Address[1]で示すアドレスバスにはデータ入力カウンタ6から供給されるアドレス値Adr.の最下位から2番目のビットの値が入力されるようになっている。
つまり、パターン発生回路5Bのレジスタの値をR0=0,R1=0のように設定すると、1クロック毎にデータを供給するための入力タイミングを規定するデータ入力パターン(入力タイミング情報)が生成され(即ち、1,1,・・・,1,1というバリッド情報[Valid]が生成され)、これが条件判定機能付きカウンタ7、第1入力データ整形部9及び第2入力データ整形部10に供給されることになる。これにより、入力データを上記波形1又は上記波形3[図2(A)又は(C)参照]のようにすることができる。
なお、ここでは、レジスタR0,R1を用いてデータ入力パターンを設定するようにしているが、これに限られるものではなく、例えばレジスタの代わりに、別の回路(ブロック)からの制御信号を用いるようにしても良い。
したがって、本実施形態にかかる集積回路及びリコンフィギュラブル回路の入力データ制御方法によれば、上述の第1実施形態のものと同様に、入力データをリコンフィギュラブル回路で確実に処理できるという利点がある。
[第3実施形態]
次に、本発明の第3実施形態にかかる集積回路及びリコンフィギュラブル回路の入力データ制御方法について、図10(A),(B)を参照しながら説明する。
つまり、上述の第1実施形態及び第2実施形態では、データ入力パターン供給部5を何らかのハードウェアによって実現しているのに対し、本集積回路では、図10(A)に示すように、上述の第1実施形態及び第2実施形態のデータ入力パターン供給部5及びデータ入力カウンタ6に相当する構成[即ち、条件判定機能付きカウンタ7に供給されるバリッド情報[Valid](フラッグ情報;データを供給するかどうかのフラッグ信号)を生成するValid生成部]を、リコンフィギュラブル・コア3の一部を用いて実現している。なお、図10(A)では、上述の第1実施形態(図1参照)と同一のものには同一の符号を付している。
ここで、AND回路58は、0から任意の値までカウントアップするカウンタ57からのカウンタ値と、固定値「1」(0x0001)をビットアンドし、下位の1ビットのみを抽出して出力するようになっている。
このように構成されるValid生成部56では、カウンタ57のカウント値が偶数の場合にバリッド信号[Valid]として「1」が生成されるため、バリッド信号[Valid]は1,0,・・・,1,0となる。つまり、2クロックにつき1データを供給するための入力タイミングを規定するデータ入力パターン(入力タイミング情報)が生成されることになる。これにより、入力データを、2クロックにつき1データが入力される上記波形2[図2(B)参照]のようにすることができる。
したがって、本実施形態にかかる集積回路及びリコンフィギュラブル回路の入力データ制御方法によれば、上述の第1実施形態や第2実施形態と同様に、入力データをリコンフィギュラブル回路で確実に処理できるという利点がある。
[その他]
なお、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
また、上述の各実施形態では、処理1〜3に応じて、それぞれ、入力データを波形1〜3のようにする場合を例に説明しているが、これに限られるものではなく、リコンフィギュラブル・コア3によって処理できるように、リコンフィギュラブル・コア3の回路構成に応じてデータが入力されるように構成すれば良い。
以下、上述の各実施形態に関し、更に、付記を開示する。
再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、
前記リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部とを備えることを特徴とする集積回路。
(付記2)
前記入力データ制御部が、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部を備えることを特徴とする付記1記載の集積回路。
入力データを一時的に保持するバッファメモリを備え、
前記データ入力パターン供給部が、前記データ入力パターンを格納するランダムアクセスメモリによって構成され、
前記入力データ制御部が、前記ランダムアクセスメモリにアクセスするためのアドレス値を生成するカウンタと、前記ランダムアクセスメモリから読み出される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備えることを特徴とする付記2記載の集積回路。
入力データを一時的に保持するバッファメモリを備え、
前記データ入力パターン供給部が、前記データ入力パターンを発生するパターン発生回路によって構成され、
前記入力データ制御部が、前記パターン発生回路に入力されるアドレス値を生成するカウンタと、前記パターン発生回路から供給される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備えることを特徴とする付記2記載の集積回路。
入力データを一時的に保持するバッファメモリを備え、
前記データ入力パターン供給部が、前記リコンフィギュラブル回路の一部の演算器からなる回路によって構成され、
前記入力データ制御部が、前記データ入力パターン供給部から供給される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備えることを特徴とする付記2記載の集積回路。
前記入力データ制御部が、前記入力データをパラレルに展開するデータ並列回路部を備えることを特徴とする付記1〜5のいずれか1項に記載の集積回路。
(付記7)
前記データ入力パターン供給部が、前記データ入力パターンを構成するバリッド情報を供給するように構成され、
前記入力データ制御部が、前記入力データに前記バリッド情報を付加して前記入力データを整形する入力データ整形部を備えることを特徴とする付記1〜6のいずれか1項に記載の集積回路。
再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを取り出し、
前記データ入力パターンに基づいて前記リコンフィギュラブル回路に入力データを入力することを特徴とするリコンフィギュラブル回路の入力データ制御方法。
前記入力データをバッファメモリに書き込み、
前記データ入力パターンに基づいて前記バッファメモリから前記入力データを読み出すための入力データ読出用アドレス値を生成し、
前記入力データ読出用アドレス値に基づいて前記バッファメモリから前記入力データを読み出して前記リコンフィギュラブル回路に入力することを特徴とする付記8記載のリコンフィギュラブル回路の入力データ制御方法。
前記データ入力パターンが格納されているランダムアクセスメモリにアクセスするためのパターン取出用アドレス値を生成し、
前記パターン取出用アドレス値に基づいて前記ランダムアクセスメモリから前記データ入力パターンを取り出すことを特徴とする付記8又は9記載のリコンフィギュラブル回路の入力データ制御方法。
前記データ入力パターンを発生するパターン発生回路に入力されるパターン取出用アドレス値を生成し、
前記パターン取出用アドレス値に基づいて前記パターン発生回路から前記データ入力パターンを取り出すことを特徴とする付記8又は9記載のリコンフィギュラブル回路の入力データ制御方法。
前記リコンフィギュラブル回路の一部の演算器からなる回路を用いて生成されたデータ入力パターンを取り出すことを特徴とする付記8又は9記載のリコンフィギュラブル回路の入力データ制御方法。
(付記13)
前記入力データをパラレルに展開して、前記リコンフィギュラブル回路に入力することを特徴とする付記8〜12のいずれか1項に記載のリコンフィギュラブル回路の入力データ制御方法。
前記データ入力パターンとして、バリッド情報によって構成されるデータ入力パターンを取り出し、
前記入力データに前記バリッド情報を付加して前記入力データを整形することを特徴とする付記8〜13のいずれか1項に記載のリコンフィギュラブル回路の入力データ制御方法。
2 バッファメモリ(入力側のバッファメモリ)
3 リコンフィギュラブル・コア(リコンフィギュラブル回路)
4 入力データ制御部
5 データ入力パターン供給部(Valid生成部)
5A RAM
5B パターン発生回路(バリッド情報発生回路)
6 データ入力カウンタ(Valid生成部)
7 条件判定機能付きカウンタ(アドレス生成部)
8 データ並列回路部
9 第1入力データ整形部
10 第2入力データ整形部
11 入力回路部
12 出力回路部
13 セレクタ(第1セレクタ)
14 アドレス生成回路部
15 シフタ
16 加算器
17 セレクタ(第2セレクタ)
18 セレクタ(第3セレクタ)
19 データ生成回路部
20 第1ラッチ
21 第1レジスタ
22 第2ラッチ
23 第3レジスタ
25 セレクタ
30 CPU(制御部)
31 RAM
32 出力側のバッファメモリ
33 アドレスバス
34 データバス
35 アドレスデコーディング回路
36 制御信号
41〜45 AND回路
46 OR回路
56 Valid生成部
57 カウンタ
58 AND回路
59 比較器
Claims (12)
- 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、
前記リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、
入力データを一時的に保持するバッファメモリとを備え、
前記入力データ制御部が、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部を備え、
前記データ入力パターン供給部が、前記データ入力パターンを格納するランダムアクセスメモリによって構成され、
前記入力データ制御部が、前記ランダムアクセスメモリにアクセスするためのアドレス値を生成するカウンタと、前記ランダムアクセスメモリから読み出される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備えることを特徴とする集積回路。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、
前記リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、
入力データを一時的に保持するバッファメモリとを備え、
前記入力データ制御部が、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部を備え、
前記データ入力パターン供給部が、前記データ入力パターンを発生するパターン発生回路によって構成され、
前記入力データ制御部が、前記パターン発生回路に入力されるアドレス値を生成するカウンタと、前記パターン発生回路から供給される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタとを備えることを特徴とする集積回路。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、
前記リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、
入力データを一時的に保持するバッファメモリと、
前記リコンフィギュラブル回路の一部の演算器からなる回路によって構成され、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部とを備え、
前記入力データ制御部が、前記データ入力パターン供給部から供給される前記データ入力パターンに基づいて前記バッファメモリから入力データを読み出すためのアドレス値を生成する条件判定機能付きカウンタを備えることを特徴とする集積回路。 - 前記入力データ制御部が、前記入力データをパラレルに展開するデータ並列回路部を備えることを特徴とする、請求項1〜3のいずれか1項に記載の集積回路。
- 前記データ入力パターン供給部が、前記データ入力パターンを構成するバリッド情報を供給するように構成され、
前記入力データ制御部が、前記入力データに前記バリッド情報を付加して前記入力データを整形する入力データ整形部を備えることを特徴とする請求項1〜4のいずれか1項に記載の集積回路。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路と、
前記リコンフィギュラブル回路の構成に応じてデータが入力されるように入力データを制御する入力データ制御部と、
前記入力データ制御部が、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを供給するデータ入力パターン供給部とを備え、
前記データ入力パターン供給部が、前記データ入力パターンを構成するバリッド情報を供給するように構成され、
前記入力データ制御部が、前記入力データに前記バリッド情報を付加して前記入力データを整形する入力データ整形部を備えることを特徴とする集積回路。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンが格納されているランダムアクセスメモリにアクセスするためのパターン取出用アドレス値を生成し、
前記パターン取出用アドレス値に基づいて前記ランダムアクセスメモリから前記データ入力パターンを取り出し、
前記データ入力パターンに基づいて前記リコンフィギュラブル回路に入力データを入力することを特徴とするリコンフィギュラブル回路の入力データ制御方法。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを発生するパターン発生回路に入力されるパターン取出用アドレス値を生成し、
前記パターン取出用アドレス値に基づいて前記パターン発生回路から前記データ入力パターンを取り出し、
前記データ入力パターンに基づいて前記リコンフィギュラブル回路に入力データを入力することを特徴とするリコンフィギュラブル回路の入力データ制御方法。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の一部の演算器からなる回路を用いて生成された、前記リコンフィギュラブル回路の構成に応じた入力タイミングを規定するデータ入力パターンを取り出し、
前記データ入力パターンに基づいて前記リコンフィギュラブル回路に入力データを入力することを特徴とするリコンフィギュラブル回路の入力データ制御方法。 - 前記入力データをパラレルに展開して、前記リコンフィギュラブル回路に入力することを特徴とする請求項7〜9のいずれか1項に記載のリコンフィギュラブル回路の入力データ制御方法。
- 前記データ入力パターンとして、バリッド情報によって構成されるデータ入力パターンを取り出し、
前記入力データに前記バリッド情報を付加して前記入力データを整形することを特徴とする請求項7〜10のいずれか1項に記載のリコンフィギュラブル回路の入力データ制御方法。 - 再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路の構成に応じた入力タイミングを規定する、バリッド情報によって構成されるデータ入力パターンを取り出し、
入力データに前記バリッド情報を付加して前記入力データを整形し、整形された前記入力データを前記リコンフィギュラブル回路に入力することを特徴とするリコンフィギュラブル回路の入力データ制御方法。
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