JP5233543B2

JP5233543B2 - データ処理回路、画像処理装置、及び、データ処理方法

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Publication number: JP5233543B2
Application number: JP2008238679A
Authority: JP
Inventors: 修史浜田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2013-07-10
Anticipated expiration: 2028-09-17
Also published as: JP2010072878A

Description

本発明は、データ処理回路、画像処理装置、及び、データ処理方法に関する。

従来から、画像形成装置等において、スキャナ等により取得された画像データは、画像処理を行うＡＳＩＣ等の画像処理回路に入力されて、処理が行われる。ここで、画像処理回路に入力されるデータは、例えば、入力側であるスキャナ等のクロックの立ち上がりと立ち下がり（以下、「両エッジ」という。）のタイミングに同期させる場合と、入力側のクロックの立ち上がり及びその立ち上がりから半周期遅れたクロックの立ち上がりのタイミングに同期させる場合とがある。この両者は、送信されるデータのタイミングが同一になる。

ところで、一のクロックとそのクロックの反転クロックとを、画像処理回路の外部から入力させることは、回路の外部において両クロックによる電磁波が相殺されるため、ＥＭＩ（ＥｌｅｃｔｒｏｍａｇｎｅｔＩｎｔｅｒｅｆｅｒｅｎｃｅ）対策として有効である。そこで、画像形成装置等においては、両エッジのタイミングではなく、一のクロックとその反転クロックとによるデータの送信が行われることがある。

例えば、特開２００６−１７４０７１号公報（特許文献１）には、入力信号レートに対して、デューティサイクルが５０％に近いクロック信号を生成することができる信号処理装置の発明が開示されている。デューティサイクルが５０％に近いクロック信号を生成することにより、そのクロックの反転クロックが、一のクロックに対して半周期遅れたタイミングにより送信されるデータと同期することとなる。

特開２００６−１７４０７１号公報

ところで、画像形成装置で処理される画像データのように、所定数のデータを一定時間内に処理する所謂ライン等時性が求められる場合には、画像処理回路に対して入力されるクロックに同期するデータを、内部クロックに同期させる非同期吸収を行う必要があるが、そのようなことは、上記特許文献１には考慮されていない。

本発明は、上記の点に鑑みて、これらの問題を解消するために発明されたものであり、簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路、画像処理装置、及び、データ処理方法を提供することを目的としている。

上記目的を達成するために、本発明のデータ処理回路は次の如き構成を採用した。

本発明のデータ処理回路は、第一のメモリ領域、及び、前記第一のメモリ領域と同一の内部アドレス空間を有する第二のメモリ領域を有する第一のメモリと、前記第一のメモリに入力されるデータのうち、第一のクロック信号に応答するデータを前記第一のメモリ領域に取り込む第一のデータ入力回路と、前記第一のメモリに入力されるデータのうち、前記第一のクロック信号の反転クロック信号である第二のクロック信号に応答するデータを、前記第二のメモリ領域に取り込む第二のデータ入力回路と、第三のメモリ領域、及び、前記第三のメモリ領域と同一の内部アドレス空間を有する第四のメモリ領域を有する第二のメモリと、前記第二のメモリに入力されるデータのうち、前記第一のクロック信号に応答するデータを前記第三のメモリ領域に取り込む第三のデータ入力回路と、前記第二のメモリに入力されるデータのうち、前記第二のクロック信号に応答するデータを前記第四のメモリ領域に取り込む第四のデータ入力回路と、前記第一のメモリに対するアドレス信号をデコードして、前記第一のメモリ領域に対する第一の仮想アドレス信号と、前記第一の仮想アドレス信号と同一の信号である前記第二のメモリ領域に対する第二の仮想アドレス信号と、を生成し、前記第一の仮想アドレス信号と前記第二の仮想アドレス信号とを異なるタイミングで前記第一のメモリ及び前記第二のメモリへ出力する仮想アドレス生成回路と、前記第一の仮想アドレス信号により前記第一のメモリ領域及び前記第三のメモリ領域のうちいずれか一方からデータを読み出す第一のデータ読み出し回路と、前記第二の仮想アドレス信号により前記第二のメモリ領域及び前記第四のメモリ領域のうちいずれか一方からデータを読み出す第二のデータ読み出し回路と、前記第一のメモリへのデータの入力と前記第二のメモリへのデータの入力とを排他制御し、前記第一のメモリからのデータの読み出しと前記第二のメモリからのデータの読み出しとを排他制御する、制御信号を生成して前記第一及び第二のデータ読み出し回路に出力する制御信号出力回路と、を有する構成とすることができる。

これにより、簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路を提供することを提供することができる。
なお、上記課題を解決するため、本発明は、上記データ処理回路におけるデータ処理方法、又は、上記データ処理回路を有する画像処理装置としてもよい。

本発明のデータ処理回路、画像処理装置、及び、データ処理方法によれば、簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路、画像処理装置、及び、データ処理方法を提供することが可能になる。

以下、本発明の実施の形態を図面に基づき説明する。

〔本発明の実施の形態〕
（画像処理装置における画像処理回路の概略）
図１は、本発明の実施の形態に係る画像処理装置における画像処理回路等の構成を示す概略図である。図１の画像処理装置１は、画像処理ボード１０、及び、スキャナＡＳＩＣ２０を有する。画像処理ボード１０は、画像処理回路１００を有する。画像処理回路１００は、内部クロックｃｌｋ＿ｓｙｓにより入力された画像データを処理する。画像処理回路１００には、スキャナＡＳＩＣ２０から、画像データが入力される。

画像処理回路１００には、さらに、クロック信号が入力される配線３１と３２とが接続される。配線３１は、スキャナＡＳＩＣ２０から入力されるクロック信号を伝送し、配線３２は、スキャナＡＳＩＣ２０から入力される配線３１によるクロック信号の反転クロック信号を伝送する。

スキャナＡＳＩＣ２０は、図示しないスキャナにより光学的に読み取られた画像データの信号に対し、所定の処理を行って、配線３１及び配線３２により伝送されるクロック信号に同期する画像データを生成する。スキャナＡＳＩＣ２０は、生成した画像データを、画像処理回路１００に対して出力する。

（画像処理回路１００における書き込みブロック）
図２は、画像処理回路における書き込みブロック回路を説明する図である。本実施の形態では、複数の記憶領域を有するＲＡＭにより、入力されるクロックと反転クロックとのそれぞれに同期しているデータをＲＡＭに格納させる。

図２の書き込みブロックは、ｓｒａｍ＿ａ（１）１０１とｓｒａｍ＿ａ（２）１０２との２つの記憶領域を有するｓｒａｍ＿ａ、ｓｒａｍ＿ｂ（１）１０３とｓｒａｍ＿ｂ（２）１０４との２つの記憶領域を有するｓｒａｍ＿ｂ、セレクタ１１１ないし１１４、インバータ１１５、及び、バッファ１１６を有する。

入力されるデータＡＢ＿ＤＡＴＡ２９０は、まず、バッファ１１６に格納された後、ｓｒａｍ＿ａ又はｓｒａｍ＿ｂに格納される。セレクタ１１１ないし１１４は、それぞれ、クロックＣＬＫ＿Ｘ２９１又はクロックＣＬＫ＿Ｘ＿ＩＮＶ２９２の何れか一のクロック信号と、ＣＬＫ＿ＳＹＳ１９１と、のうちの何れか一方を選択する。この選択は、セレクト信号ＳＥＬ１５０に基づく。セレクタ１１１ないし１１４により選択されたクロック信号は、それぞれ、Ａ１＿ＣＬＫ１８１、Ａ２＿ＣＬＫ１８２、Ｂ１＿ＣＬＫ１８３、Ｂ２＿ＣＬＫ１８４として出力される。

Ａ１＿ＣＬＫ１８１は、記憶領域ｓｒａｍ＿ａ（１）１０１にデータが格納される際に用いられる。以下、同様に、Ａ２＿ＣＬＫ１８２は、記憶領域ｓｒａｍ＿ａ（２）に、Ｂ２＿ＣＬＫ１８３は、記憶領域ｓｒａｍ＿ｂ（１）に、Ｂ２＿ＣＬＫ１８４は、記憶領域ｓｒａｍ＿ｂ（２）に、それぞれ、データが格納される際に用いられる。

ＣＬＫ＿Ｘ２９１とＣＬＫ＿Ｘ＿ＩＮＶ２９２とは、画像処理回路１００に入力されるクロック信号であり、互いに反転するクロック信号である。ＣＬＫ＿ＳＹＳ１９１は、画像処理回路１００の内部クロック信号であり、画像処理回路１００が処理する画像データのライン等時性を実現する周波数に定められている。

インバータ１１５には、セレクト信号ＳＥＬ１５０が入力される。ＳＥＬ１５０は、ｓｒａｍ＿ａ及びｓｒａｍ＿ｂに対する書き込み又は読み出しを制御する信号である。ＳＥＬ１５０が、セレクタ１１３及び１１４に入力され、インバータ１１５から出力されるＳＥＬ１５０の反転信号が、セレクタ１１１及び１１２に入力されることにより、ｓｒａｍ＿ａとｓｒａｍ＿ｂとの２つのＳＲＡＭによるトグル制御が実現される。すなわち、ｓｒａｍ＿ａに対してデータＡＢ＿ＤＡＴＡ２９０が書き込まれている場合には、ｓｒａｍ＿ｂからは、格納されているデータの読み出しが行われる。

（書き込みブロックにおけるタイミングチャート）
図３は、図２において説明した書き込みブロックにおけるタイミングチャートの例を示す図である。図３のタイミングチャートでは、入力されるクロックＣＬＫ＿Ｘ２９１及びＣＬＫ＿Ｘ＿ＩＮＶ２９２、セレクト信号ＳＥＬ１５０、及び、画像データＡＢ＿ＤＡＴＡ２９０が示されている。

図３のタイミングチャートでは、ＣＬＫ＿Ｘ２９１の時刻Ｔ２（３０５）において有効なデータは、Ａ３０６であり、ＣＬＫ＿Ｘ＿ＩＮＶ２９２の時刻Ｔ２（３０７）において有効なデータは、Ｂ３０８である。

図２の書き込みブロックは、図３のタイミングチャートに従い、例えば、ｓｒａｍ＿ａが有する記憶領域ｓｒａｍ＿ａ（１）１０１及び記憶領域ｓｒａｍ＿ａ（２）１０２に、それぞれ、データＡ３０６及びＢ３０８を格納させる。

（画像処理回路１００における読み出しブロック）
図４は、画像処理回路における読み出しブロック回路を説明する図である。本実施の形態では、複数の記憶領域を有するＲＡＭに格納されたデータを、一のアドレス信号に基づいて出力させる。これにより、ＲＡＭの複数の記憶領域に対し、一の記憶領域と同様にアドレスを指定して画像データを読み出すことができる。

図４の読み出しブロックは、ｓｒａｍ＿ａ（１）１０１とｓｒａｍ＿ａ（２）１０２との２つの記憶領域を有するｓｒａｍ＿ａ、ｓｒａｍ＿ｂ（１）１０３とｓｒａｍ＿ｂ（２）１０４との２つの記憶領域を有するｓｒａｍ＿ｂ、セレクタ１２１ないし１２４、インバータ１２５、データ読み取り部１３０、仮想アドレス部１３１、及び、データ切り替え部１３２を有する。

なお、図４の読み出しブロックにおける各記憶領域とセレクタ信号ＳＥＬ１５０とは、図２の書き込みブロックにおける各記憶領域とセレクタ信号ＳＥＬ１５０と同一である。

データ読み取り部１３０は、ｓｒａｍ＿ａ及びｓｒａｍ＿ｂに対するアドレスを指定し、そのアドレスに格納されている画像データを取得する。読み出しの際に指定するアドレス信号ＡＤＤＲ１４０は、仮想アドレス部１３１に入力される。仮想アドレス部１３１は、ＡＤＤＲ１４０をデコードし、記憶領域毎のアドレスである仮想アドレスを生成する。より詳細には、例えば、ｓｒａｍ＿ａが、互いに同一のアドレス空間を有する記憶領域ｓｒａｍ＿ａ（１）１０１及びｓｒａｍ＿ａ（２）１０２を有する場合には、ＡＤＤＲ１４０の上位ビットを切り捨てることにより、記憶領域毎のアドレスとする。

仮想アドレス部１３１は、ｓｒａｍ＿ａの２つの記憶領域に対し、それぞれ、ＡＤＤＲ＿Ａ（１）１４１、及び、ＡＤＤＲ＿Ａ（２）１４２、ｓｒａｍ＿ｂの２つの記憶領域ｎ対し、それぞれ、ＡＤＤＲ＿Ｂ（１）１４３、及び、ＡＤＤＲ＿Ｂ（２）１４４の仮想アドレスを生成する。

セレクタ１２１及びセレクタ１２２は、仮想アドレス部１３１から出力される仮想アドレスを、セレクタ信号ＳＥＬ１５０の反転信号に対応させて、ｓｒａｍ＿ａ又はｓｒａｍ＿ｂの何れか一方に対して出力させる。より詳細には、セレクタ１２１は、ＡＤＤＲ＿Ａ（１）１４１を、記憶領域ｓｒａｍ＿ａ（１）１４１に対して出力させ、ＡＤＤＲ＿Ｂ（１）１４３を、記憶領域ｓｒａｍ＿ｂ（１）１４３に対して出力させる。また、セレクタ１２２は、ＡＤＤＲ＿Ａ（２）１４２を、記憶領域ｓｒａｍ＿ａ（２）に対して出力させ、ＡＤＤＲ＿Ｂ（２）１４４を、記憶領域ｓｒａｍ＿ｂ（２）に対して出力させる。

各記憶領域１０１ないし１０４からは、入力される仮想アドレス信号に対応するアドレスに格納されているデータが出力される。より詳細には、記憶領域ｓｒａｍ＿ａ（１）からは、ＤＡＴＡ＿Ａ（１）１９１が出力され、記憶領域ｓｒａｍ＿ａ（２）から、ＤＡＴＡ＿Ａ（２）１９２が出力され、記憶領域ｓｒａｍ＿ｂ（１）からは、ＤＡＴＡ＿Ｂ（１）１９３が出力され、記憶領域ｓｒａｍ＿ｂ（２）からは、ＤＡＴＡ＿Ｂ（２）１９４が出力される。

セレクタ１２３及びセレクタ１２４は、ｓｒａｍ＿ａ及びｓｒａｍ＿ｂから出力されるデータのうち、何れか一方のデータを、セレクタ信号ＳＥＬ１５０に基づいて選択しデータ切り替え部１３２に対して出力する。より詳細には、セレクタ１２３は、記憶領域ｓｒａｍ＿ａ（１）及び記憶領域ｓｒａｍ＿ｂ（１）からの出力のうち、何れか一方を出力する。また、セレクタ１２４は、記憶領域ｓｒａｍ＿ａ（２）及びｓｒａｍ＿ｂ（２）からの出力のうち、何れか一方を出力する。

なお、セレクタ１２１及びセレクタ１２２に入力されるセレクト信号と、セレクタ１２３及びセレクタ１２４に入力されるセレクト信号とは、インバータ１２５により、互いに反転している。これにより、２つのＳＲＡＭの間で、データの書き込み処理と読み出し処理とをトグル制御することができる。

データ切り替え部１３２は、セレクタ１２３及びセレクタ１２４から出力される各データをエンコードし、一のデータバスに対して出力する。データ切り替え部１３２により出力されるデータＤＡＴ１９０は、データ読み取り部１３０に対して出力される。

以上の説明により、２つのＳＲＡＭのそれぞれが２つの記憶領域を有する構成において、データ読み取り部１３０から一のアドレスを出力することにより、そのアドレスに対応するデータを２つのＳＲＡＭの何れか一から取得することができる。また、一のＳＲＡＭが複数の記憶領域を有する構成において、データ読み取り部１３０に対しては、一のＳＲＡＭとして動作させることができる。

（読み出しブロックにおけるタイミングチャート）
図５は、図４において説明した読み出しブロックにおけるタイミングチャートの例を示す図である。図５のタイミングチャートでは、入力されるクロックＣＬＫ＿Ｘ２９１及びＣｌＫ＿Ｘ＿ＩＮＶ２９２、アドレスＡＤＤＲ１４０、仮想アドレスＡＤＤＲ＿Ａ（１）１４１及びＡＤＤＲ＿Ａ（２）１４２、ＳＲＡＭから出力されるデータＤＡＴ＿Ａ（１）１９１及びＤＡＴ＿Ａ（２）１９２、記憶領域を選択するセレクタ信号ＳＷＴＣＨ１６０、及び、最終的に出力されるデータＤＡＴ１９０が示されている。

ここでは、タイミングＴ９（４１０）における動作について説明する。データ読み取り部１３０は、アドレスＡＤＤＲ１４０を出力する。このＡＤＤＲ１４０は、記憶領域を２つ有するＳＲＡＭに対応していない。そこで、仮想アドレス部１３１が、ＡＤＤＲ１４０に対応する仮想アドレスを計算する。ＡＤＤＲ１４０に対応する仮想アドレスは、例えば、ＡＤＤＲ＿Ａ（１）１４１及びＡＤＤＲ＿Ａ（２）１４２である。ＡＤＤＲ＿Ａ（１）とＡＤＤＲ＿Ａ（２）とは、それぞれ、ＡＤＤＲ１４０の２分の１の値である。

なお、図中、ＡＤＤＲ＿Ａ（１）１４１とＡＤＤＲ＿Ａ（２）１４２とは、タイミングが異なっている。これは、２つの記憶領域にそれぞれアクセスするタイミングを定めるセレクタ信号ＳＷＩＴＣＨ１６０により、ＡＤＤＲ＿Ａ（１）１４１とＡＤＤＲ＿Ａ（２）１４２とが、仮想アドレス部１３１から出力されるタイミングが異なるためである。

ＡＤＤＲ＿Ａ（１）１４１に従ってｓｒａｍ＿ａ（１）から出力されるデータが、ＤＡＴ＿Ａ（１）１９１であり、ＡＤＤＲ＿Ａ（２）１４２に従ってｓｒａｍ＿ａ（２）から出力されるデータが、ＤＡＴ＿Ａ（２）１９２である。

データ切り替え部１３１は、ＤＡＴ＿Ａ（１）１９１とＤＡＴ＿Ａ（２）１９２とをエンコードすることにより、ＤＡＴ＿Ａ（１）１９１及びＤＡＴ＿Ａ（２）１９２の半分の周期のクロックに従って値が切り替わるデータＤＡＴ１９０を生成する。

以上の動作により、データ読み取り部１３０は、ＳＲＡＭが複数の記憶領域に分割されていることを意識することなく、１つのＲＡＭとしてアドレスを指定して格納されているデータを取得することができる。

（トグル制御の説明）
図６は、トグル制御を説明するタイミングチャートである。図６では、セレクタ信号ＳＥＬ１５０により、ｓｒａｍ＿ａとｓｒａｍ＿ｂとのそれぞれに対し、互いに排他的に、データの読み出しと書き込みとが行われることが示されている。

例えば、ｓｒａｍ＿ａに対して外部クロックｃｌｋ＿ｓｃｎによりデータ（Ｂ）が書き込まれている際には、ｓｒａｍ＿ｂからは、内部クロックｃｌｋ＿ｓｙｓにより格納されているデータ（Ａ）が読み出されている。

以上説明した本実施の形態によれば、一のクロックに対してデータが入力され、さらに、そのクロックに対して位相が反転したクロックに対して有効なデータが入力される際に、一のクロックと反転クロックとに対応させてＲＡＭを分割し、さらに、データの読み出しと書き込みとを複数のＲＡＭによりトグル制御させている。これにより、内部クロックに非同期なデータを、確実にＲＡＭに格納させることができる。さらに、読み出す際には、記憶領域が分割されたＲＡＭを一のＲＡＭのごとくアドレスを指定してデータを取得することができる。

以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨をそこなわない範囲で変更することが可能である。

画像処理装置における画像処理回路等の構成を示す概略図である。画像処理回路における書き込みブロック回路を説明する図である。書き込みブロックにおけるタイミングチャートの例を示す図である。画像処理回路における読み出しブロック回路を説明する図である。読み出しブロックにおけるタイミングチャートの例を示す図である。トグル制御を説明するタイミングチャートである。

符号の説明

１画像処理装置
１０画像処理ボード
３１配線
３２配線
１００画像処理回路
１１１セレクタ
１１２セレクタ
１１３セレクタ
１１４セレクタ
１１５インバータ
１１６バッファ
１２１セレクタ
１２２セレクタ
１２３セレクタ
１２４セレクタ
１２５インバータ
１３０データ読み取り部
１３１仮想アドレス部
１３２データ切り替え部

Claims

第一のメモリ領域、及び、前記第一のメモリ領域と同一の内部アドレス空間を有する第二のメモリ領域を有する第一のメモリと、
前記第一のメモリに入力されるデータのうち、第一のクロック信号に応答するデータを前記第一のメモリ領域に取り込む第一のデータ入力回路と、
前記第一のメモリに入力されるデータのうち、前記第一のクロック信号の反転クロック信号である第二のクロック信号に応答するデータを、前記第二のメモリ領域に取り込む第二のデータ入力回路と、
第三のメモリ領域、及び、前記第三のメモリ領域と同一の内部アドレス空間を有する第四のメモリ領域を有する第二のメモリと、
前記第二のメモリに入力されるデータのうち、前記第一のクロック信号に応答するデータを前記第三のメモリ領域に取り込む第三のデータ入力回路と、
前記第二のメモリに入力されるデータのうち、前記第二のクロック信号に応答するデータを前記第四のメモリ領域に取り込む第四のデータ入力回路と、
前記第一のメモリに対するアドレス信号をデコードして、前記第一のメモリ領域に対する第一の仮想アドレス信号と、前記第一の仮想アドレス信号と同一の信号である前記第二のメモリ領域に対する第二の仮想アドレス信号と、を生成し、前記第一の仮想アドレス信号と前記第二の仮想アドレス信号とを異なるタイミングで前記第一のメモリ及び前記第二のメモリへ出力する仮想アドレス生成回路と、
前記第一の仮想アドレス信号により前記第一のメモリ領域及び前記第三のメモリ領域のうちいずれか一方からデータを読み出す第一のデータ読み出し回路と、
前記第二の仮想アドレス信号により前記第二のメモリ領域及び前記第四のメモリ領域のうちいずれか一方からデータを読み出す第二のデータ読み出し回路と、
前記第一のメモリへのデータの入力と前記第二のメモリへのデータの入力とを排他制御し、前記第一のメモリからのデータの読み出しと前記第二のメモリからのデータの読み出しとを排他制御する、制御信号を生成して前記第一及び第二のデータ読み出し回路に出力する制御信号出力回路と、
を有するデータ処理回路。
前記第一および第二のクロック信号の半分の周期の切替信号を生成して出力する切替信号出力回路をさらに有し、
前記仮想アドレス生成回路は、前記切替信号の立ち上がりタイミングで前記第一の仮想アドレス信号を前記第一および第二のメモリへ出力し、前記切替信号の立ち下がりタイミングで前記第二の仮想アドレス信号を前記第一及び第二のメモリへ出力する
ことを特徴とする請求項１記載のデータ処理回路。
前記第一のデータ読み出し回路から出力される第一のデータと、前記第二のデータ読み出し回路から出力される第二のデータと、の何れを選択するかを示す選択信号を生成して出力する選択信号出力回路と、
を有する請求項１または２に記載のデータ処理回路。
前記第一のクロック信号が入力される第一のクロック信号入力回路と、
前記第二のクロック信号が入力される第二のクロック信号入力回路と、
を有し、
前記第一のデータ読み出し回路、及び、前記第二のデータ読み出し回路は、各々、外部から供給される第三のクロック信号に応答してデータを読み出す請求項１〜３のいずれか一つに記載のデータ処理回路。
請求項４に記載のデータ処理回路と、前記第三のクロック信号を生成するクロック信号生成回路と、を有するデータ処理回路。
請求項１〜５のいずれか一つに記載のデータ処理回路と、
画像データである前記データを、前記データ処理回路に入力するデータ入力回路と、
を有する画像処理装置。
第一のメモリ領域、及び、前記第一のメモリ領域と同一の内部アドレス空間を有する第二のメモリ領域を有する第一のメモリと、第三のメモリ領域、及び、前記第三のメモリ領域と同一の内部アドレス空間を有する第四のメモリ領域を有する第二のメモリと、を有するデータ処理回路におけるデータ処理方法であって、
前記第一のメモリに入力されるデータのうち、第一のクロック信号に応答するデータを前記第一のメモリ領域に取り込む第一のデータ入力ステップと、
前記第一のメモリに入力されるデータのうち、前記第一のクロック信号の反転クロック信号である第二のクロック信号に応答するデータを、前記第二のメモリ領域に取り込む第二のデータ入力ステップと、
前記第二のメモリに入力されるデータのうち、前記第一のクロック信号に応答するデータを前記第三のメモリ領域に取り込む第三のデータ入力ステップと、
前記第二のメモリに入力されるデータのうち、前記第二のクロック信号に応答するデータを前記第四のメモリ領域に取り込む第四のデータ入力ステップと、
前記第一のメモリに対するアドレス信号をデコードして、前記第一のメモリ領域に対する第一の仮想アドレス信号と、前記第一の仮想アドレス信号と同一の信号である前記第二のメモリ領域に対する第二の仮想アドレス信号と、を生成し、前記第一の仮想アドレス信号と前記第二の仮想アドレス信号とを異なるタイミングで前記第一のメモリ及び前記第二のメモリへ出力する仮想アドレス生成ステップと、
前記第一の仮想アドレス信号により前記第一のメモリ領域及び前記第三のメモリ領域のうちいずれか一方からデータを読み出す第一のデータ読み出しステップと、
前記第二の仮想アドレス信号により前記第二のメモリ領域及び前記第四のメモリ領域のうちいずれか一方からデータを読み出す第二のデータ読み出しステップと、
前記第一のメモリへのデータの入力と前記第二のメモリへのデータの入力とを排他制御し、前記第一のメモリからのデータの読み出しと前記第二のメモリからのデータの読み出しとを排他制御する、制御信号を生成して出力する制御信号出力ステップと、
を有し、
前記第一のデータ読み出しステップは、前記制御信号に基づいて前記第一のメモリ領域及び前記第三のメモリ領域のうちいずれか一方からデータを読み出し、
前記第二のデータ読み出しステップは、前記制御信号に基づいて前記第二のメモリ領域及び前記第四のメモリ領域のうちいずれか一方からデータを読み出す
ことを特徴とするデータ処理方法。
前記第一および第二のクロック信号の半分の周期の切替信号を生成して出力する切替信号出力ステップをさらに有し、
前記仮想アドレス生成ステップは、前記切替信号の立ち上がりタイミングで前記第一の仮想アドレス信号を前記第一および第二のメモリへ出力し、前記切替信号の立ち下がりタイミングで前記第二の仮想アドレス信号を前記第一及び第二のメモリへ出力する
ことを特徴とする請求項７に記載のデータ処理方法。
前記第一のクロック信号が入力される第一のクロック信号入力ステップと、
前記第二のクロック信号が入力される第二のクロック信号入力ステップと、
を有し、
前記第一のデータ読み出しステップ、前記第二のデータ読み出しステップ、前記第三のデータ読み出しステップ、及び、前記第四のデータ読み出しステップにおいて、各々、外部から供給される第三のクロック信号に応答してデータが読み出される請求項７または８に記載のデータ処理方法。