JP2003187582A

JP2003187582A - 連想メモリ装置

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Publication number: JP2003187582A
Application number: JP2001379667A
Authority: JP
Inventors: Koji Nishida; 康二西田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-12-13
Filing date: 2001-12-13
Publication date: 2003-07-04

Abstract

(57)【要約】【課題】連想メモリを用いたシステム（複数タスクの
処理順序決定装置やトラフィックシェーピング装置等）
において、マルチヒット時の送出決定を任意の優先順序
で決定できるようにする。【解決手段】連想メモリを利用した、複数選択分離に
おいて、ワードデータとワード毎に優先度情報保持部を
持ち、ヒット情報を各ワード毎に出力すると同時に、各
ワード毎に任意に指定された優先度情報も各ワード毎に
同時に出力しておき、それらの２つの情報を組み合わせ
て制御することで、マルチヒット時のワード選択を任意
の優先順序で処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は連想メモリにおける
検索動作によって選択された複数個のワードの中から順
次１つのワードを分離する複数選択分離動作において、
ワード毎に複数選択分離時の優先度を自由に設定でき、
かつ該優先度を用いて優先順に複数選択分離する際に検
索動作を繰り返し行うことなく１ワードを高速に選択す
る連想メモリ装置に関するものである。

【０００２】

【従来の技術】連想メモリ装置では、検索動作によって
複数のワードが選択される場合がある。複数のワードが
選択された場合、選択されたワードのデータあるいは該
選択ワードのアドレスを外部に出力する為には、選択さ
れた複数個のワードの中から順次１つのワードを分離す
る複数選択分離動作を行う。

【０００３】この複数選択分離動作の実現方法として
は、複数選択分離回路と呼ばれる専用の論理回路を用い
るハード的な方法と、検索対象のビット位置を指定する
マスクデータと検索のキーデータを変更しながら複数回
の検索動作を繰返すソフト的な方法の２種類に大別で
き、それぞれ各種の構成、方法が知られている。

【０００４】ハード的な方法では複数選択分離回路にお
いて、通常、所定の優先順位に基づいたプライオリティ
回路が使用される。この場合、複数選択分離時の優先度
を自由に設定できず、固定的な優先順序でワードの選択
がされてしまうという欠点がある。

【０００５】ソフト的な複数選択分離動作の実現法とし
ては、複数回の検索動作を行うことでこれを実現する方
法が知られている。

【０００６】この方法では、検索動作によって選択され
たワードが１つあるか否かを示すシングルヒットフラグ
（ＳＨ）と検索動作によって選択されたワードが複数あ
るか否かを示すマルチヒットフラグ（ＭＨ）を出力でき
る連想メモリ装置を前提としており、当初の検索で検索
対象外であったデータ内容の大小順に読み出すことがで
きる。なお、ＳＨは選択されたワードがあるか否かを示
す信号とＭＨとから容易に生成することができる。

【０００７】連想メモリ装置外部では、ＳＨとＭＨを見
ながら検索対象とするビット位置とキーデータを順次変
更して繰返し検索動作を行なって複数選択分離動作を実
現する。このようなソフトウェアによる方法では、分離
すべきデータ内容によっては、多くの検索動作回数を必
要とするという欠点がある。

【０００８】

【発明が解決しようとする課題】（１）ソフト的な従来
技術での連想メモリにおける複数選択分離法では、繰り
返し検索処理を行う必要があり、連想メモリを高速に動
作させる必要があるリアルタイムシステム等では動作速
度が間に合わないという問題があった。

【０００９】（２）ハード的な従来技術によって高速の
複数選択分離動作を行う場合には、複数選択分離時の優
先度を自由に設定できず、固定的な優先順序でワードの
選択がされてしまうという問題があった。

【００１０】（３）リアルタイムシステム等で高速に連
想メモリを使用する場合、複数選択分離動作によってす
べてのワードの分離が完了する前に次の検索が行われる
場合がある。この場合、未分離のワードに対する処理を
システムの要求に応じて設計すべきなのであるが、従来
のハード的な技術ではその部分を独立に設計することが
できなかった。

【００１１】

【課題を解決するための手段】半導体技術の進歩によ
り、大規模なシステムをＬＳＩのワンチップ上に実現で
きるようになってきており、その為、連想メモリ装置も
ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）
コア等として提供することが可能になってきている。よ
って、ＬＳＩ内部で使用することを前提に入れて本発明
の手段を下記に示す。

【００１２】（手段１）連想メモリの各ワードは被検索
用データとワード選択時における選択優先度を示す優先
度データを保持し、検索データと被検索データの一致を
比較する比較手段、および比較手段によって一致した全
てのワードにおいて、前記優先度データを並列に出力す
る手段を備えることにより、外部の複数選択分離部が優
先度情報を利用してワードの選択を行う。

【００１３】（作用１）複数選択分離時における任意の
優先順序によるワード選択を、前記優先度データを書き
換えることにより、任意に設定できる。複数選択分離部
を外部回路として分離しておき、主要部である連想メモ
リ部をＩＰコア等として提供することにより、用途に応
じた柔軟性の高いシステムを実現できる。

【００１４】複数選択分離回路をハードウェアで実現す
ることにより、高速処理を行うことができる。出力信号
（端子数）が多くなるがＬＳＩ内部で使用することが前
提の為、問題とならない。

【００１５】（手段２）より大きな連想メモリ装置で複
数選択分離を実現する手段を下記に示す。各ワードは被
検索用データを保持し、検索データと被検索データの一
致を比較し、一致した全てのワードの一致情報を並列出
力し、その並列出力データを時分割多重して外部へ出力
する手段を備え、その一致情報の時分割多重出力をＲＡ
Ｍに保持し、該ＲＡＭから各ワードの一致情報を順次読
み出すことで複数選択分離を行う。

【００１６】また、該ＲＡＭに各ワード毎の優先度デー
タを保持し、該ＲＡＭから各ワードの一致情報と該優先
度データを順次読み出して優先度毎に優先制御を行うこ
とで、任意に優先づけられた順序で複数選択分離を行
う。

【００１７】（作用２）一致情報を時分割多重回路を通
して出力することにより、大規模な連想メモリであって
も、すべての一致情報を外部に出力することが可能とな
る。また、複数選択分離部も時分割で動作させればよい
為、ハード量も大規模になることなく実現できる。

【００１８】複数選択分離時の優先レベルをＲＡＭ内の
優先度データを書き換えることにより、任意に設定でき
る。複数選択分離部を外部回路として分離しておき、主
要部である連想メモリ部をＩＰコア等として提供するこ
とにより、用途に応じた柔軟性の高いシステムを実現で
きる。

【００１９】時分割多重回路と複数選択分離回路を高速
クロックで動作するハードウェアで実現することによ
り、高速処理を行うことができる。

【００２０】

【発明の実施の形態】本発明の実施例について説明す
る。図１は本発明の第１の実施例であり、請求項１と請
求項２と請求項３と請求項４に対応し、連想メモリと複
数選択分離回路の構成例を示している。

【００２１】図２、図３は本発明の第２の実施例であ
り、請求項５と請求項６と請求項７に対応し、より大規
模な連想メモリ装置と複数選択分離回路を実現する為の
構成例を示している。

【００２２】図４は本発明の第３の実施例を示す図であ
り、請求項８と請求項９に対応し、図２の連想メモリ部
と組み合わせて動的な複数選択分離回路を実現する為の
構成例を示している。

【００２３】最初に図１による第１の実施例を下記に説
明する。１００は連想メモリデータアレイであり、各ワ
ードには被検索データと複数選択時の優先度を示す優先
度データ等が格納されている。

【００２４】１０１は比較回路であり、各ワードの被検
索データと検索データを比較回路で一致を検出する。１
０２は複数選択分離回路であり、比較結果が複数選択の
場合にワードの分離を行い、ワードアドレス等の選択ワ
ード情報を出力する。

【００２５】１０３は各ワードに格納されている被検索
データ＆優先度データ出力線であり、被検索データ及び
優先度データを比較回路に入力する。１０４は比較回路
によって一致したワードについてのみ優先度データを外
部に出力する優先度データ出力線であり、通常、外部回
路の複数選択分離回路に接続される。

【００２６】１０５は連想メモリ部であり、連想メモリ
装置の主要部であってＩＰとして提供されることによ
り、用途に応じて柔軟性の高いシステムを実現させるこ
とができる。

【００２７】次に動作を説明する。連想メモリデータア
レイ１００の各ワードには被検索データと複数選択時の
優先度を示す優先度データ等が格納されている。比較回
路１０１によって、各ワードの被検索データと検索デー
タの一致を検出し、一致しているワードに関してのみ、
該ワードに格納されている優先度データを優先度データ
出力線１０４に出力する。

【００２８】該優先度データを複数選択分離回路１０２
において優先度に従って複数選択分離することにより、
１つのワードに分離を行い選択ワード情報を出力する。
また、該選択ワード情報はエンコードされたワードアド
レス等の情報であり、同一優先度での複数選択は回転優
先制御等で行うものとする。

【００２９】また、ハード量を低減させる為に、優先度
データ出力と複数選択分離回路を優先度毎に時分割処理
で行うことも可能である。

【００３０】次に図２、図３による第２の実施例を説明
する。図２は連想メモリ部であり、連想メモリ装置の主
要部であってＩＰとして提供されることにより、用途に
応じて柔軟性の高いシステムを実現させることができ
る。

【００３１】２００は連想メモリデータアレイであり、
各ワードには被検索データやマスクデータ等が格納され
ている。２０１は比較回路であり、各ワードの被検索デ
ータと検索データを比較回路で一致を検出する。

【００３２】２０２は時分割多重回路であり、比較回路
から一致情報出力線を入力し、時分割多重して時分割多
重一致情報として外部に出力する。３００はＲＡＭ部で
あり、調停回路とＲＡＭから構成され、調停回路を介す
ることにより、時分割多重一致情報と外部より任意に設
定できる優先度データが保持される。

【００３３】３０１は複数選択分離回路であり、ＲＡＭ
から一致情報と優先度データを読み出してワードの分離
を行う。２０３は各ワードデータの出力線であり、被検
索データが比較回路に入力される。２０４は一致情報出
力線であり、比較回路によって一致したか一致していな
いかを示す一致情報をワード毎に並列に出力する。

【００３４】次に動作を説明する。連想メモリデータア
レイ２００の各ワードには被検索データが格納されてお
り、各ワードの被検索データと検索データを比較回路で
一致を検出し、一致を検出したワードであることを示す
一致情報を、すべてのワードについて一致情報出力線２
０４に並列に出力する。

【００３５】この時、大規模な連想メモリを実現する場
合、すべての一致情報を外部に出力する事はハード量か
らみて現実的でない為、ワイアードＯＲ論理等を用いた
時分割多重回路２０２により、時分割多重一致情報とし
て外部へ出力する。

【００３６】該時分割多重一致情報は、ＲＡＭ部３００
に格納され、該ＲＡＭは該一致情報と連想メモリデータ
アレイの各ワードに対応した優先度データが格納されて
いる。

【００３７】このことにより複数選択分離回路３０１が
該ＲＡＭから一致情報と優先度データを読み出し、該情
報を用いて優先度に従った複数選択分離を行うことによ
り選択ワードを決定し、選択ワード情報を出力する。

【００３８】また、該ＲＡＭは外部から自由に書き込み
が行え、同一優先度での複数選択は回転優先制御等で行
うものとする。

【００３９】次に図４による第３の実施例を説明する。
図２の連想メモリ部と共に構成され、４０１はＲＡＭ部
であり、調停回路とＲＡＭから構成され、時分割多重一
致情報と外部より任意に書き込むことのできる優先度デ
ータとフラグ情報が保持される。

【００４０】４０２は複数選択分離回路であり、ＲＡＭ
から一致情報と優先度データを読み出してワードの分離
を行う。４００はプロセッサ装置であり、連想メモリ
部、ＲＡＭ部、複数選択分離回路部の制御を行う。基本
的に実施例２と同様な動作が行われ、（１）システム要求に応じてフラグ情報をマスク情報と
して用いたりして、プロセッサ装置によってマスク機能
付きの複数選択分離制御を行う。

【００４１】（２）リアルタイムシステム等で高速に連
想メモリを使用する場合、複数選択分離動作によってす
べてのワードの分離が完了する前に次の検索が行われる
場合がある。

【００４２】この場合、未分離のワードに関しては、Ｒ
ＡＭ部のフラグ情報に未分離である事を示す情報を書き
込んで保持し、該情報をもとに次回の複数選択分離時に
優先度を高くして複数選択分離を行う。

【００４３】（３）プロセッサ装置によって優先度デー
タを複数選択結果からの情報をもとに動的に各ワードの
優先度の変更を行い、動的な複数選択分離動作を行う。
以上のように、用途に応じた柔軟な連想メモリシステム
を構成することが可能である。

【００４４】

【発明の効果】実施例１、２に関して、複数選択分離部
を外部回路として分離しておき、主要部である連想メモ
リ部をＩＰコア等として提供することにより、用途に応
じた柔軟性の高いシステムを実現できる。

【００４５】複数選択分離時の優先レベルをメモリ内の
優先度データを書き換えることにより、任意に設定でき
る。複数選択分離部は、時分割で動作させればよい為、
ハードが大規模になることなく実現できる。

【００４６】実施例２に関して、一致情報を時分割多重
回路を通して出力することにより、大規模な連想メモリ
であっても、すべての一致情報を外部に出力することが
可能となる。時分割多重回路と複数選択分離回路を高速
クロックで動作するハードウェアで実現することによ
り、高速処理を行うことができる。

【００４７】実施例３に関して、プロセッサ装置を用い
て、連想メモリシステムを構成することで、機能的に柔
軟なシステムを構築でき、特に動的にワード毎の優先度
を変更したり、ワード毎にマスク処理を行ったり、未分
離のワードに対する処理等をシステムの要求に応じて設
計することができる。

【図面の簡単な説明】

【図１】実施例１の連想メモリ装置の内部構成を示す
図である。

【図２】実施例２、３の連想メモリ部の内部構成を示
す図である。

【図３】図２の連想メモリ部と組み合わせて実施例２
を実現する連想メモリ装置（部分）の内部構成を示す図
である。

【図４】図２の連想メモリ部と組み合わせて実施例３
を実現する連想メモリ装置（部分）の内部構成を示す図
である。

【符号の説明】

１００連想メモリデータアレイ１０１比較回路１０２複数選択分離回路１０３被検索データ＆優先度データ出力線１０４優先度データ出力線１０５連想メモリ部２００連想メモリデータアレイ２０１比較回路２０２時分割多重回路２０３被検索データ出力線２０４一致情報出力線３００ＲＡＭ部３０１複数選択分離回路４００プロセッサ装置４０１ＲＡＭ部４０２複数選択分離回路

Claims

【特許請求の範囲】

【請求項１】与えられた検索データに基づいて検索動
作を行い、特定のワードを選択する連想メモリ装置であ
って、各ワードは被検索用データと該ワード選択時にお
ける優先度を示す優先度データを保持し、該検索データ
と該被検索データの一致を比較する比較手段、および該
比較手段によって一致した全てのワードにおいて該優先
度データを並列出力する手段を備えた、連想メモリ装
置。
【請求項２】同一優先度毎に時分割して、前記優先度
データを並列出力する手段を備えた、請求項１の連想メ
モリ装置。
【請求項３】請求項１における前記優先度データの並
列出力データを複数選択分離回路に入力し、該複数選択
分離回路は同一優先度毎に優先制御を行うことにより複
数選択分離を行う、請求項１の連想メモリ装置。
【請求項４】請求項２における前記優先度データの並
列出力データを複数選択分離回路に入力し、該複数選択
分離回路は同一優先度毎に時分割で優先制御を行うこと
により複数選択分離を行う、請求項２の連想メモリ装
置。
【請求項５】与えられた検索データに基づいて検索動
作を行い、特定のワードを選択する連想メモリ装置であ
って、各ワードは被検索用データを保持し、前記検索デ
ータと前記被検索データの一致を比較する比較手段、お
よび前記比較手段によって得られた一致情報を、全ての
ワードについて並列出力する手段を持ち、該並列出力デ
ータを時分割多重して外部へ出力する手段を備えた、連
想メモリ装置。
【請求項６】前記一致情報の並列出力データをＲＡＭ
（ランダム・アクセス・メモリ）に保持し、該ＲＡＭか
ら各ワードの一致情報を順次読み出して優先制御を行う
ことにより複数選択分離を行う、請求項５の連想メモリ
装置。
【請求項７】前記ＲＡＭに各ワード毎の優先度データ
を保持し、該ＲＡＭから各ワードの一致情報と該優先度
データを順次読み出して優先度毎に優先制御を行うこと
で、任意に優先づけられた複数選択分離を行う、請求項
５の連想メモリ装置。
【請求項８】前記ＲＡＭに各ワード毎の優先度データ
とフラグ情報を保持し、該ＲＡＭから各ワードの一致情
報と該優先度データとフラグ情報をプロセッサ装置によ
って順次読み出して優先制御を行うことで、任意に優先
づけられた複数選択分離をフラグ情報を利用して動的に
行う、請求項５の連想メモリ装置。
【請求項９】前記ＲＡＭに各ワード毎の優先度データ
とフラグ情報を保持し、該ＲＡＭから各ワードの一致情
報と該優先度データとフラグ情報を順次読み出して複数
選択分離回路によって優先制御を行うと同時に、プロセ
ッサ装置によって複数選択分離回路とフラグ情報を制御
することによって、任意に優先づけられた複数選択分離
を動的に行う、請求項５の連想メモリ装置。