JPH06224933A - バッファメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】アドレスポインタのためのレジスタ量を削減
し、データ種別毎の記憶要素リストを一つのリストとし
て扱えるバッファメモリ装置を提供する。 【構成】記憶要素１００〜１０ｍの各ポインタ記憶部１
２０〜１２０ｍに格納されたポインタのチェーンによっ
て一つの環状構造をなし、データ記憶部１１０〜１１ｍ
に格納されているデータの種別毎にＦＩＦＯ形式の複数
の記憶要素リストを形成するバッファメモリ１０と、記
憶要素リストの先頭の記憶要素のアドレスを示すポイン
タが格納された記憶要素のアドレスを示すリストポイン
タを格納したポインタレジスタ２０と、ポインタ記憶部
１２０〜１２０ｍとポインタレジスタ２０を参照して所
定の記憶要素リストの先頭の記憶要素に対してデータの
読み出しまたは書き込み操作を行い、その記憶要素を他
の記憶要素リストの末尾に移動させる制御を行う制御部
３０とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のユーザによって
アクセスされる共通リソースとしてのバッファメモリ装
置、例えば共通バッファ型ＡＴＭスイッチに用いられる
共通バッファメモリ装置に関する。

【０００２】

【従来の技術】最近、音声、データおよび画像といった
各種メディアからの通信情報を一元化して扱うことので
きる広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ：Broad-Band Integ
ratedServices Digital Network）が注目されている。
このＢ−ＩＳＤＮにおいては、ＡＴＭ（Asynchronous T
ransfer Mode：非同期転送モード）方式の通信システム
が用いられる方向で現在研究が進められている。

【０００３】ＡＴＭ通信システムにおいては、バースト
性トラヒックのセル流等の影響で、ＡＴＭ交換機内にあ
る特定の出方路を宛先としたＡＴＭセルが大量に入力さ
れることがある。これによりＡＴＭ交換機内で輻輳状態
を生じてしまい、その結果としてセル廃棄を生じるとい
う問題がある。このような問題に対して、ＡＴＭ交換機
の構成要素であるＡＴＭスイッチを共通バッファ型のス
イッチ構成とすることが考えられている。共通バッファ
型ＡＴＭスイッチは、各出力ポート毎にセル蓄積のため
のバッファメモリを持たせた一般的なＡＴＭスイッチの
構成と異なり、ＡＴＭスイッチの各単位スイッチ内で複
数の入出力ポートに対して一つの大きなバッファメモリ
（これを共通バッファメモリという）を共用し、特定の
出力ポートにかかる負荷を単位スイッチ全体で緩和させ
るようにしたものである。

【０００４】このような共通バッファ型ＡＴＭスイッチ
に使用される共通バッファメモリに対する入力ポートや
出力ポートからのアクセスにおいては、待ち合わせ処理
が行われる。待ち合わせ処理は、一般的にメモリ、バッ
ファ、その周辺装置などの資源が複数のユーザによって
共通に使用される場合、要求される資源を順序よく各ユ
ーザに割り当てる目的で用いられる手法である。待ち合
わせ処理の手順としては、次の３つが知られている。 （ａ）到着したデータを待ち行列の最後に並ばせ、最も
早く到着したデータから順に出力するＦＩＦＯ(first-i
n first-out)形式 （ｂ）到着したデータを待ち行列の最後に並ばせ、最も
早く到着したデータを最後に出力するＦＩＬＯ(first-i
n last-out) 形式 （ｃ）到着したデータを待ち行列の任意の位置に並ば
せ、任意のデータを出力するＲＩＲＯ(random-in rando
m-out)形式

【０００５】従来、これらの待ち合わせ処理手順は、出
力ポートやデータの読み出し優先度等の異なるデータ種
別毎に、ポインタチェーンによって可変長のデータ待ち
行列を構成するリンクトリスト方式、あるいはデータ種
別毎に形成されたポインタチェーンのリングによってデ
ータ待ち行列を構成するリングバッファ方式によって実
現されてきた。これらの手法では、各ユーザ対応に（共
通バッファ型ＡＴＭスイッチの場合を例にとると、各出
力ポート毎に）独立のデータを格納する記憶要素のリス
ト（以下、記憶要素リストという）を設けている。すな
わち、記憶要素リストはバッファメモリを構成する複数
の記憶要素をデータ種別毎にまとめたものである。記憶
要素の一つ一つは、データを格納するデータ記憶部と、
他の記憶要素のアドレスを示すポインタを格納するポイ
ンタ記憶部とから構成される。

【０００６】バッファメモリの各記憶要素リストに対し
ては、データが追加あるいは削除される度に更新される
書き込みアドレスおよび読み出しアドレスを示すアドレ
スポインタを必要とする。このため、従来ではバッファ
メモリとは別に、各記憶要素リストにおける書き込みア
ドレスおよび読み出しアドレスを示すポインタを格納す
る合計（記憶要素リスト数×２）個のポインタレジスタ
を設け、データの追加および削除は各記憶要素リスト毎
に独立して行っていた。

【０００７】ところで、ＡＴＭスイッチではＡＴＭセル
という高速のデータを転送することが要求される。従っ
て、共通バッファ型ＡＴＭスイッチを実現する場合、共
通バッファメモリの書き込みおよび読み出しアドレスポ
インタの更新に際して厳しい時間的な制約が課されるた
め、アドレスポインタを格納するポインタレジスタとし
ては高速に動作できるレジスタが必要となる。ポインタ
レジスタはハードウェア規模およびコストに対する制約
から、できるだけ数が少ないことが望まれる。しかし、
従来では上述したように各データ種別毎の書き込みおよ
び読み出しアドレスポインタ全てに対してポインタレジ
スタを設けているため、ポインタレジスタとして必要な
レジスタ量が非常に多くなってしまう。

【０００８】また、従来ではデータ種別毎に独立の記憶
要素リストを作成していたため、共通バッファ型ＡＴＭ
スイッチ内の共通バッファメモリにおける同一出力ポー
トに向かう優先度の異なった複数のセル待ち行列のよう
に、同一のユーザを持つ複数の記憶要素リストを一つの
リストとして処理することは、難しくなる。さらに、こ
のことはデータ待ち行列を構成するポインタチェーンが
正しく繋がっているかどうかを確認し、誤っているとき
訂正しようとする場合、各記憶要素リスト毎にこれらポ
インタチェーンの確認・訂正の操作を行わなければなら
ず、その操作に時間がかかる上、ハードウェアの複雑さ
を増すという問題ともなる。

【０００９】

【発明が解決しようとする課題】上述のように、従来の
バッファメモリ装置では、書き込みおよび読み出しアド
レスポインタを格納するためにポインタレジスタを各デ
ータ種別毎に書き込みおよび読み出しアドレスポインタ
全てに対して設ける必要から、ポインタレジスタとして
必要なレジスタ量が非常に多くなり、ハードウェア規模
が大きなものとなってしまう。このため、特に高速のデ
ータを転送することが要求される場合、共通バッファ型
ＡＴＭスイッチにおける共通バッファメモリのようなバ
ッファメモリ装置では、高速動作の可能なレジスタを多
数必要とすることから、コストが高くなるという問題が
あった。

【００１０】また、従来のバッファメモリ装置ではデー
タ種別毎に独立の記憶要素リストを作成していたため、
同一のユーザを持つ複数の記憶要素リストを一つのリス
トとして簡潔に処理することが難しくなり、さらにポイ
ンタチェーンの確認・訂正を各記憶要素リスト毎に行わ
なければならないために、確認・訂正の操作に時間がか
かり、かつハードウェアが一層複雑になるという問題が
あった。

【００１１】本発明は、データの追加および削除に必要
とされるアドレスポインタ数を少なくしてポインタレジ
スタに必要なレジスタ量を削減し、さらにデータ種別毎
に設定される複数の記憶要素リストを一つのリストとし
て簡潔に扱うことを可能としたバッファメモリ装置を提
供することを目的とする。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
め、本発明はデータ記憶部とポインタ記憶部をそれぞれ
有する複数の記憶要素により構成され、前記ポインタ記
憶部に格納されている他の記憶要素のアドレスを示すポ
インタのチェーンによって論理的に一つの環状構造をな
すと共に前記データ記憶部に格納されているデータのデ
ータ種別毎に仮想的なファースト・イン・ファースト・
アウト形式の複数の記憶要素リストを形成するバッファ
メモリと、前記複数の記憶要素リストの各々の先頭の記
憶要素のアドレスを示すポインタが格納された記憶要素
のアドレスを示すリストポインタを格納したポインタレ
ジスタと、前記ポインタ記憶部に格納されたポインタお
よび前記ポインタレジスタに格納されたリストポインタ
を参照して、所定の記憶要素リストの先頭の記憶要素に
対してデータの読み出しまたは書き込み操作を行い、該
読み出しまたは書き込み操作の終了した記憶要素を他の
所定の記憶要素リストの末尾に移動させる制御を行う制
御手段とを備えたことを特徴とする。

【００１３】

【作用】バッファメモリの全ての記憶要素は、各々の記
憶要素のデータ記憶部で格納しているデータのデータ種
別毎にファーストイン・ファーストアウト（ＦＩＦＯ）
形式の記憶要素リストを形成した上で、全体としては一
つの環状の記憶要素リストを形成している。そして、バ
ッファメモリの各記憶要素のポインタ記憶部に格納され
たポインタと、ポインタレジスタに格納されたリストポ
インタを参照して所定の記憶要素リストの先頭の記憶要
素に対してデータの読み出しまたは書き込み操作を行
い、その後読み出しまたは書き込み操作の終了した記憶
要素を他の所定の記憶要素リストの末尾に移動させる。
このようにして、バッファメモリにおけるデータの追加
および削除が可能が行われる。

【００１４】従って、アドレスポインタとしては各記憶
要素リストの先頭の記憶要素のアドレスを示すポインタ
が格納された記憶要素のアドレスを示すリストポインタ
のみを記憶すればよく、ポインタレジスタのレジスタ量
が大きく削減される。

【００１５】また、データ種別毎に設定された複数の記
憶要素リストが論理的に一つの環状構造をなしているた
めに、これらのリストを一つのリストとして扱うことが
可能となり、ポインタチェーンの確認・訂正も容易とな
る。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１７】図１は、本発明の一実施例に係るバッファ
メモリ装置の論理的な構成を示す図である。バッファメ
モリ１０はｍ個の記憶要素１００〜１０ｍから構成さ
れ、各記憶要素１００〜１０ｍはデータ記憶部１１０〜
１１ｍとポインタ記憶部１２０〜１２ｍから構成され
る。ポインタ記憶部１２０〜１２ｍには、該ポインタ記
憶部を含む記憶要素とは別の記憶要素が存在するアドレ
スを示すポインタが格納されている。

【００１８】ここで、記憶要素１００〜１０ｍはポイン
タ記憶部１２０〜１２ｍに格納されたポインタのチェー
ン（以後、ポインタチェーンという）によって論理的に
一つの環状構造をなしている。また、記憶要素１００〜
１０ｍはデータ記憶部１１０〜１１ｍに格納されている
データのデータ種別毎に分類され、同一のデータ種別に
対応する記憶要素は、ポインタチェーンによって一続き
の仮想的なＦＩＦＯ形式の記憶要素リストを形成してい
る。記憶要素リストは、データ種別数（＝ｎ＋１）だけ
存在する。ここで、データ種別は例えばバッファメモリ
１０が共通バッファ型ＡＴＭスイッチにおける共通バッ
ファメモリの場合、出力ポートやデータの読み出し優先
度等により設定される。

【００１９】一方、バッファメモリ１０とは別に、バッ
ファメモリ１０を管理するためのポインタレジスタ２０
が設けられている。このポインタレジスタ２０には、
（ｎ＋１）個のリストポインタ２００〜２０ｎが格納さ
れている。これらのリストポインタ２００〜２０ｎは、
（ｎ＋１）個の記憶要素リスト各々における先頭の記憶
要素のアドレスを示すポインタをポインタ記憶部に格納
している記憶要素のアドレスを示すポインタであり、各
記憶要素リストを間接的に示すものである。ここでは、
リストポインタ２００〜２０ｎのうちの２０１〜２０ｎ
で間接的に示される記憶要素リストは、有意なデータを
格納している記憶要素リスト（以後、有意記憶要素リス
トと呼ぶ）であり、残りのリストポインタ２００で間接
的に示される記憶要素リストは、有意でないデータを格
納している記憶要素リスト（以後、空き記憶要素リスト
と呼ぶ）であるとする。

【００２０】なお、あるデータ種別に対応する記憶要素
リストに記憶要素が全く存在しない場合、その記憶要素
リストに対応するリストポインタは、その記憶要素リス
トの後に連なる記憶要素リストのうちの、記憶要素を持
つ最初の記憶要素リストに対応するリストポインタと一
致する。

【００２１】さらに、ポインタ記憶部１２０〜１２ｍに
格納されたポインタおよびポインタレジスタ２０に格納
されたリストポインタ２００〜２０ｎを参照して、所定
の記憶要素リストの先頭の記憶要素に対してデータの読
み出しまたは書き込み操作を行い、該読み出しまたは書
き込み操作の終了した記憶要素を他の所定の記憶要素リ
ストの末尾に移動させる制御を行う制御部３０が設けら
れる。すなわち、バッファメモリ１０においては、デー
タの追加および削除に伴って各記憶要素リスト内での記
憶要素の論理的な位置を移動させる必要がある。この移
動は後述するようにバッファメモリ１０内のポインタチ
ェーンの繋ぎ替えと、ポインタレジスタ２０内のリスト
ポインタ２００〜２０ｎの値の変更によってなされる。
これらの制御を行うのが制御部３０である。この制御部
３０は、本実施例においては図２に示すように３つのテ
ンポラリレジスタ３０１〜３０３を含む。さらに、各リ
ストポインタ２００〜２０ｎ毎に、それらのリストポイ
ンタが示す記憶要素リストに含まれる記憶要素の個数を
保持するカウンタ２１０〜２１ｎを設けて、優先制御を
行えるようにしてもよい。以下、本実施例における記憶
要素操作アルゴリズムを図３に示すフローチャートを用
いて説明する。

【００２２】まず、操作すべき記憶要素リストｊを選択
する（Ｓ１）。バッファメモリ１０からデータを読み出
す場合は、リストポインタ２０１〜２０ｎで示される有
意記憶要素リストをｊとして選択する。また、バッファ
メモリ１０に対してデータの書き込みを行う場合は、リ
ストポインタ２００で示される空き記憶要素リストをｊ
として選択する。

【００２３】次に、ステップＳ１で選択された記憶要素
リストｊに記憶要素が存在するかどうかを判別し（Ｓ
２）、存在しない場合はその記憶要素リストは操作不能
であるとして終了する。記憶要素リストｊとして空き記
憶要素リストが選択された場合に記憶要素が存在しない
ということは、例えば共通バッファ型ＡＴＭスイッチの
共通バッファメモリにおいて全ての記憶要素に有意なＡ
ＴＭセル情報が格納されていることを意味する。また、
記憶要素リストｊとして有意記憶要素リストが選択され
た場合に記憶要素が存在しないということは、共通バッ
ファ型ＡＴＭスイッチの特定の出力ポートに対応するＡ
ＴＭセル情報が共通バッファメモリに格納されていない
ことを意味する。

【００２４】ステップＳ２において、記憶要素リストｊ
に記憶要素が存在すると判定された場合は、記憶要素リ
ストｊの先頭の記憶要素におけるデータ記憶部に対し
て、データ操作命令に応じてデータの読み出し操作ある
いは書き込み操作を実行する（Ｓ３）。

【００２５】そして、データの読み出しあるいは書き込
みが終了した記憶要素は、所定の記憶要素リストｋへ移
動させる（Ｓ４）。すなわち、データの読み出しが終了
した記憶要素は、空き記憶要素リストの末尾に（この場
合の記憶要素リストｋは、空き記憶要素リストを意味す
る）、またデータの書き込みが終了した記憶要素は、所
望の有意記憶要素リストの末尾に（この場合の記憶要素
リストｋは、有意記憶要素リストを意味する）、それぞ
れ移動させる。

【００２６】次に、図３におけるステップＳ４の処理で
必要となるバッファメモリ１０における記憶要素間のポ
インタ繋ぎ替え操作の詳細なアルゴリズムについて、図
４に示すフローチャートを用いて説明する。

【００２７】まず、第１のテンポラリレジスタ３０１
に、操作対象の記憶要素リストｊに対応するリストポイ
ンタで指定される記憶要素のポインタ記憶部に格納され
ているポインタの値“１”（記憶要素リストｊの先頭の
記憶要素のアドレス）を読み込ませる（Ｓ１１）。そし
て、記憶要素リストｑを記憶要素の移動先である記憶要
素リストｋの直ぐ後の記憶要素リストとする（Ｓ１
２）。但し、ステップＳ１２は実際の操作ではない。ま
た、第２のテンポラリレジスタ３０２に、記憶要素リス
トｑに対応するリストポインタで指定される記憶要素の
ポインタ記憶部に記憶されているポインタの値“２”
（記憶要素リストｑに記憶要素が存在する場合は記憶要
素リストｑの先頭の記憶要素のアドレス）を読み込ませ
る（Ｓ１３）。

【００２８】次に、第３のテンポラリレジスタ３０３
に、操作対象である記憶要素リストｊの先頭から２番目
の記憶要素のアドレスを示すポインタの値“３”を読み
込ませる（Ｓ１４）。そして、テンポラリレジスタ３０
１の値を記憶要素リストｑに対応するリストポインタで
指定される記憶要素のポインタ記憶部に書き込む（Ｓ１
５）。

【００２９】次に、記憶要素リストｑに対応するリスト
ポインタの値をテンポラリレジスタ３０１の値に変更
し、さらに現在の記憶要素リストｑの次の記憶要素リス
トにｑを変更する。これらの操作を記憶要素リストｑ，
ｋに対応するリストポインタが一致しなくなるか、記憶
要素リストｑが記憶要素リストｊの次の記憶要素リスト
になるまで繰り返す（Ｓ１６〜Ｓ１７）。この繰り返し
操作は、移動先の記憶要素リストｋに記憶要素が存在し
ない場合（後述する図８〜図１０、図１１〜図１３の場
合）に、リストポインタが正しい記憶要素を指定するよ
うにするために特に必要な操作である。

【００３０】次に、テンポラリレジスタ３０２の値を記
憶要素リストｑの一つ前の記憶要素リストに対応するリ
ストポインタで指定される記憶要素のポインタ記憶部に
書き込む（Ｓ１８）。この後、テンポラリレジスタ３０
３の値を記憶要素リストｊに対応するリストポインタで
指定される記憶要素のポインタ記憶部に書き込む（Ｓ１
９）。

【００３１】以上で図３のステップＳ４における「記憶
要素のリストｋへの移動」処理が終了する。この処理に
よる実際のポインタチェーンの繋ぎ替えと、リストポイ
ンタ２００〜２０ｎおよびテンポラリレジスタ３０１〜
３０３の値の変更の様子を図５〜図１３に示す。図５〜
図７は通常の場合、図８〜図１０は記憶要素が存在しな
い記憶要素リストへの記憶要素の移動の場合、図１１〜
図１３は記憶要素が存在する記憶要素リストがバッファ
メモリ上に一つしかない場合である。

【００３２】これらの図５〜図１３は、さらに操作段階
を３つに分けて示している。すなわち、図５、図８およ
び図１１では図４のアルゴリズムにおけるステップＳ１
１，Ｓ１３のメモリアクセス、図６、図９および図１２
では図４のアルゴリズムにおけるステップＳ１４，Ｓ１
５のメモリアクセス、図７、図１０および図１３では図
４のアルゴリズムにおけるステップＳ１８，Ｓ１９のメ
モリアクセスがそれぞれ行われている。ステップＳ１
１，Ｓ１３，Ｓ１４はメモリからの読み出しであり、ス
テップＳ１５，Ｓ１８，Ｓ１９はメモリへの書き込みで
あるので、２ポートのＲＡＭを用いれば、３サイクルで
図４のアルゴリズムを実行することができる。

【００３３】このように本実施例によれば、ポインタレ
ジスタ２０の量を従来の手法に比べ削減しながら、バッ
ファメモリ１０におけるデータの読み出しおよび書き込
みが可能となる。すなわち、従来では各記憶要素リスト
に対して書き込みアドレスおよび読み出しアドレスをそ
れぞれ示すアドレスポインタを格納するために、（記憶
要素リスト数×２）個のポインタレジスタを設ける必要
があった。これに対して、本実施例では各記憶要素の先
頭の記憶要素のアドレスを間接的に示すリストポインタ
を格納した、記憶要素リスト数と同数のレジスタからな
るポインタレジスタ２０を用意すればよい。

【００３４】また、従来ではデータ種別毎に独立した記
憶要素リストを作成していたのに対し、本実施例ではこ
れらの記憶要素リストを論理的に一つの環状構造のリス
トとして扱うことができる。これは共通バッファ型ＡＴ
Ｍスイッチ内の共通バッファメモリにおける同一出力ポ
ートに向かう優先度の異なった複数のセル待ち行列のよ
うに、同一のユーザを持つ複数の記憶要素リストを一つ
のリストとして処理するような場合、大きな利点とな
る。

【００３５】さらに、ポインタチェーンの確認（エラー
チェック）については、固定長のチェーンを一回辿って
接続を確認して行けばよいので、従来に比べ大幅に簡略
化され、ポインタチェーンが誤っている場合の訂正も容
易となる。

【００３６】本発明の他の実施例として、テンポラリレ
ジスタ３０１〜３０３の代わりに、複数の記憶要素リス
トをリスト毎に直接的に指定するものとして、各記憶要
素リストの先頭の記憶要素のアドレスを示す補助リスト
ポインタを格納した補助レジスタを制御部３０に設けて
もよい。こうすると、図４のアルゴリズムにおけるステ
ップＳ１１，Ｓ１３の処理は不要となる。この場合も、
ポインタチェーンのエラーチェックは従来に比べ大幅に
簡略化される。

【００３７】次に、本発明の別の実施例について説明す
る。本実施例においては、ｎ個の有意記憶要素リストに
データ読み出しの優先順位が付けられており、リストポ
インタ２０１〜２０ｎで示される記憶要素リストの順に
記憶要素内のデータの読み出しが行われる。本実施例に
おけるデータ読み出しアルゴリズムは、先の実施例にと
同様に図３のフローチャートに従って行われる。この場
合、本実施例によると読み出しの終了した記憶要素を空
き記憶要素リストへ追加する「記憶要素のリストｋへの
移動」の処理の部分が大幅に簡略化される。本実施例に
おける「記憶要素のリストｋへの移動」の処理のアルゴ
リズムについて、図１４のフローチャートを用いて説明
する。

【００３８】まず、テンポラリレジスタ３０１に記憶要
素が存在する有意記憶要素リストの中で最も優先順位の
高い記憶要素リストｊの先頭の記憶要素へのポインタの
値を読み込ませる（Ｓ２１）。そして、記憶要素リスト
ｑを優先順位が最も高い有意記憶要素リストである記憶
要素リストｌとする（Ｓ２２）。

【００３９】次に、記憶要素リストｑを示すリストポイ
ンタの値をテンポラリレジスタ３０１の値に変更し、さ
らに現在の記憶要素リストｑの次の記憶要素リストに記
憶要素リストｑを変更する。これらの操作を記憶要素リ
ストｑが記憶要素リストｊの次の記憶要素リストになる
まで繰り返す（Ｓ２３〜Ｓ２４）。

【００４０】

【発明の効果】以上説明したように、本発明によればポ
インタレジスタの量を大きく削減させつつ、バッファメ
モリのデータの追加、削除が可能となる。

【００４１】また、データ種別毎に設定された複数の記
憶要素リストを論理的に一つの環状リストとして扱うこ
とで、データの読み出し優先度等のデータ種別によって
分類された同一のユーザを持つ複数の記憶要素リストを
一つのリストとして処理するなどの処理が容易となるた
め、データ待ち行列を構成するポインタチェーンの確認
・訂正の操作が容易となり、操作に要する時間が短縮さ
れると共に、ハードウェアが簡単となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るバッファメモリ装置の
論理的な構成を示す図

【図２】図１におけるバッファメモリとポインタレジス
タおよびテンポラリレジスタの構成を示す図

【図３】同実施例における記憶要素操作手順を示すフロ
ーチャート

【図４】同実施例における記憶要素移動アルゴリズムを
示すフローチャート

【図５】同実施例における通常の場合の記憶要素の移動
の様子を示す図

【図６】同実施例における通常の場合の記憶要素の移動
の様子を示す図

【図７】同実施例における通常の場合の記憶要素の移動
の様子を示す図

【図８】同実施例における記憶要素が存在しない記憶要
素リストへの記憶要素の移動の様子を示す図

【図９】同実施例における記憶要素が存在しない記憶要
素リストへの記憶要素の移動の様子を示す図

【図１０】同実施例における記憶要素が存在しない記憶
要素リストへの記憶要素の移動の様子を示す図

【図１１】同実施例における記憶要素が存在する記憶要
素リストがバッファメモリ上に一つしかない場合の記憶
要素の移動の様子を示す図

【図１２】同実施例における記憶要素が存在する記憶要
素リストがバッファメモリ上に一つしかない場合の記憶
要素の移動の様子を示す図

【図１３】同実施例における記憶要素が存在する記憶要
素リストがバッファメモリ上に一つしかない場合の記憶
要素の移動の様子を示す図

【図１４】本発明の別の実施例における記憶要素移動ア
ルゴリズムを示すフローチャート

【符号の説明】

１０…バッファメモリ １００〜１０ｍ…
記憶要素 １１０〜１１ｍ…データ記憶部 １２０〜１２ｍ…
ポインタ記憶部 ２０…ポインタレジスタ ２００〜２０ｎ…
リストポインタ ２１０〜２１ｎ…カウンタ ３０…制御部 ３０１〜３０３…テンポラリレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ記憶部とポインタ記憶部をそれぞれ
   有する複数の記憶要素により構成され、前記ポインタ記
   憶部に格納されている他の記憶要素のアドレスを示すポ
   インタのチェーンによって論理的に一つの環状構造をな
   すと共に前記データ記憶部に格納されているデータのデ
   ータ種別毎に仮想的なファースト・イン・ファースト・
   アウト形式の複数の記憶要素リストを形成するバッファ
   メモリと、 前記複数の記憶要素リストの各々の先頭の記憶要素のア
   ドレスを示すポインタが格納された記憶要素のアドレス
   を示すリストポインタを格納したポインタレジスタと、 前記ポインタ記憶部に格納されたポインタおよび前記ポ
   インタレジスタに格納されたリストポインタを参照し
   て、所定の記憶要素リストの先頭の記憶要素に対してデ
   ータの読み出しまたは書き込み操作を行い、該読み出し
   または書き込み操作の終了した記憶要素を他の所定の記
   憶要素リストの末尾に移動させる制御を行う制御手段と
   を備えたことを特徴とするバッファメモリ装置。