JP2791763B2

JP2791763B2 - 演算装置

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Publication number: JP2791763B2
Application number: JP8055487A
Authority: JP
Inventors: 仁志西村
Original assignee: SAN GURAFUITSUKUSU JUGEN
Current assignee: SAN GURAFUITSUKUSU JUGEN
Priority date: 1996-02-19
Filing date: 1996-02-19
Publication date: 1998-08-27
Anticipated expiration: 2016-02-19
Also published as: JPH09223015A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速演算処理が
可能な演算装置に関し、特に、論理設定記憶素子の個別
機能の分担と接続関係とをセットアップするプログラム
のハード化信号の入力を高速化にした演算装置に関す
る。

【０００２】

【従来の技術】従来のＣＰＵを有する一般の演算装置
は、圧縮されたプログラムを伸長させるために、次のよ
うな手順を必要としていた。すなわち、ＣＰＵのメモリ
ーには、プログラムを圧縮したデータとその圧縮データ
に対応する伸長データとを書き込んだ辞書を記憶させて
おく。そして、圧縮信号が入力されたら、上記の辞書を
引き出して、その圧縮されたデータに対応する伸長デー
タを辞書から引き出し、さらにそれをメモリーにロード
する。

【０００３】

【発明が解決しようとする課題】このようにした従来の
演算装置では、そのＣＰＵに、プログラムの変換辞書
と、伸長したプログラムの両方を記憶させなければなら
ないので、その分、記憶容量を大きくしなければならな
いという問題があった。また、ＣＰＵは、圧縮信号が入
力されたとき、圧縮データと伸長データとを対比して伸
長処理するので、ＣＰＵ自体の負担も大きくなるという
問題があった。この発明の目的は、全体的に負担が少な
く、しかも、伸長処理を高速化できる装置を提供するこ
とである。

【０００４】

【課題を解決するための手段】本発明の演算装置は、基
板上に行列状に配置した複数のＡＬＵと、前記各ＡＬＵ
にそれぞれ接続した論理設定記憶素子と、隣合う前記Ａ
ＬＵを互いに接続する隣接配線と、前記ＡＬＵの行列間
に設けたバスと、前記各バスの端部に接続し、前記ＡＬ
Ｕから隣接する前記バスへの出力許可制御をするアービ
タとを備えている。そして、前記ＡＬＵのうちひとつの
ＡＬＵを外部入力部に接続し、他のひとつのＡＬＵを外
部出力部に接続している。上記各ＡＬＵは前記隣接配線
及び前記バスを介して全ての前記ＡＬＵと接続するとと
もに、前記論理設定記憶素子は、外部からの個別機能の
分担と接続関係とをセットアップするプログラムのハー
ド化信号として入力するフローグラフコードに応じた前
記個別機能を前記各ＡＬＵに設定する。さらに、前記個
別機能を記憶した前記各ＡＬＵとアービタとを用いて、
特定用途のための論理演算回路を前記基板上に編成す
る。そして、前記各論理設定記憶素子を直列に接続し、
この論理設定記憶素子にはフローグラフコードを順送り
で伝送するとともに、特定の論理設定記憶素子に、圧縮
されたフーローグラフコードを伸長するための伸長制御
部を接続し、この伸長制御部は、特定の複数の論理設定
記憶素子から編成される伸長辞書部と接続し、伸長制御
部は、圧縮信号が入力したとき、上記伸長辞書部から伸
長データを検出して圧縮データを伸長させるようにして
いる。

【０００５】上記のように構成したので、演算装置に実
行させる処理に応じて個別機能の分担と接続関係との設
定（セットアップ）のプログラムをハード化する手段と
してのフローグラフコードを外部入力部から入力する。
これによって論理設定記憶素子が各ＡＬＵに個別の機能
を設定するので、ＡＬＵはそのフローグラフコードに応
じた自己の演算処理内容を記憶保持する。この状態で、
各ＡＬＵは個別の機能を持った演算素子となり、この装
置は、フローグラフコードに応じた処理専用の演算装置
として、設定、即ちセットアップされる。そこで、次
に、外部入力部から所定のデータが入力すると、命令ア
クセス無しで、各ＡＬＵが設定された個別機能に従って
演算処理を実行する。また、上記論理設定記憶素子に
は、それに入力されるフローグラフコードが順送りに伝
送される。したがって、伸長制御部では、圧縮信号が入
力されたとき、複数の論理設定記憶素子で編成された伸
長辞書部のフローグラフコードを基準にして、圧縮デー
タを伸長処理することができる。

【０００６】

【発明の実施の形態】次に、図面を参照して、本発明の
実施例を説明する。図１は、本発明の第１実施例のブロ
ック図、図２、図３及び図４のそれぞれは、図１のＡＬ
Ｕ編成体のブロック図、アービタ接続部分及び伸長辞書
部の拡大図である。図１〜図５に示した第１実施例は、
基板１上に、１つのＡＬＵａ_ijを主要素にしたＡＬＵ編
成体４をＮ×Ｎの行列に配列している（ただし、ｉ，
ｊは、１≦ｉ，ｊ≦Ｎなる整数）。これによって、Ｎ²
個のＡＬＵａ_ijを基板１上に配列できる。そして、ＡＬ
Ｕａ₁₁を外部入力部２と接続し、ＡＬＵａ_N1は外部出力
部３と接続している。図２に示すようにＡＬＵ編成体４
の各ＡＬＵａ_ijには、それぞれ論理設定記憶素子ｂ_ijが
チャネル９により接続され、左右、上下に隣合うＡＬＵ
は、入出力用の一対の隣接配線５及び６を介して互いに
接続されている。またＡＬＵの行列間にはバスｘ_i，ｙ_j
を設け、各ＡＬＵａ_ijは、最も近いバスｘ_i，ｙ_jに、入
出力用の一対のバス接続チャネル７及び８を介して接続
している。上記のようにＡＬＵ編成体４は、ＡＬＵａ_ij
と、論理設定記憶素子ｂ_ijと、左右のＡＬＵに接続する
ための一対の隣接配線５と、上下に位置するＡＬＵに接
続するための一対の隣接配線６と、バスｘ_i，ｙ_jと、こ
のバスｘ_i，ｙ_jにＡＬＵａ_ijを接続するチャネル７，８
と、論理設定記憶素子ｂ_ijを左右隣の論理設定記憶素子
ｂ_i(j-1)，ｂ_i(j+1)と接続するチャネル１０と、論理設
定記憶素子ｂ_ijとＡＬＵａ_ijとを接続するチャネル９と
からなる。なお、図１，図２で、各々１本線で示された
バスｘ_i，ｙ_jは、両方向の信号の伝送路として用いるも
のである。

【０００７】このＡＬＵ編成体４を行列状に配列する
と、図１に示すように、隣接配線及び各チャネルが必然
的に接続される。ただし、論理設定記憶素子ｂ₂₁〜ｂ_2N
のチャネル１０の信号の向きは、図２と逆方向になる。
以下ｂ_4j，ｂ_6j…も同様である。全ての論理設定記憶素
子ｂ_ijを直列に接続するために、左右両側に、編成体４
の外部配線１１、１２を設けている。この外部配線１
１、１２によって、両端に位置する論理設定記憶素子ｂ
_ij、例えば、ｂ_1Nとｂ_2N、ｂ₂₁とｂ₃₁等を接続すること
ができる。そして、入力手段２と、上記のように直列に
接続された論理設定記憶素子のうちの最上流の論理設定
記憶素子ｂ₁₁と、を接続するチャネル１０上には、伸長
制御部１７を接続している。この伸長制御部１７は、チ
ャネル１９を介して特定の複数の論理設定記憶素子に接
続されている。なお、図４は、伸長制御部１７と複数の
論理設定記憶素子との接続状況を拡大するとともに、４
個の論理設定記憶素子ｂ₁₁〜ｂ₁₄を伸長辞書部とした例
である。

【０００８】この図４においては、伸長辞書部を編成す
る論理設定記憶素子ｂ₁₁〜ｂ₁₄のそれぞれに、チャネル
２０ａ〜２０ｄを介して伸長用スイッチｄ₁, ｄ₂, ｄ₃,
ｄ₄を接続している。そして、上記論理設定記憶素子ｂ
₁₁〜ｂ₁₄は、そこに保持されている個々のデータを、伸
長用スイッチｄ₁, ｄ₂, ｄ₃, ｄ₄、チャネル１９ａ〜１
９ｄ及びチャネル１９を介して伸長制御部１７に伝送す
るようにしている。また、伸長制御部１７からの制御信
号は、チャネル２１及び２１ａ〜２１ｄを介して伸長用
スイッチｄ₁〜ｄ₄に伝送されるようにしている。そし
て、この伸長制御部１７に、フローグラフコードの圧縮
ポイントを知らせる圧縮信号が入力すると、この伸長制
御部１７は、圧縮信号で指定された伸長辞書部すなわち
論理設定記憶素子ｂ₁₁〜ｂ₁₄のコードを伸長データとし
て取り出し、圧縮データの伸長処理を行う。ただし、伸
長制御部１７は、伸長辞書部を構成する論理設定記憶素
子ｂ₁₁〜ｂ₁₄のうち、コード伝送方向最下流の論理設定
記憶素子ｂ₁₄のアドレスを１番とし、上流に向かうにし
たがって２番、３番、４番というように、アドレスNOを
記憶している。

【０００９】次に、上記論理設定記憶素子ｂ₁₁〜ｂ₁₄を
伸長辞書部として利用する伸長処理をさらに具体的に説
明する。例えば、「ABCDBCD」という元データがあった
とすると、それを圧縮するときには「ABCD(2,3)」とい
うようにする。この(2,3)は、伸長辞書部のアドレス２
番から３個のデータをコピーせよという一個の符号を意
味する。つまり、この符号(p,n)は、伸長辞書部のアド
レスｐからｎ個コピーということを意味するものであ
る。そして、この符号は、通常１語にコード化されてい
る。上記のような符号「ABCD(2,3)」というデータが伸
長制御部１７に順次流れてくると、圧縮されていない４
個の個別のコード「ABCD」は、そのまま論理設定記憶素
子ｂ₁₁, ｂ₁₂, ｂ₁₃, ｂ₁₄へと流れていく。そして、５
番目のコード（2,3）が伸長制御部１７に加えられたと
きには、先の論理設定記憶素子ｂ₁₁, ｂ₁₂, ｂ₁₃, ｂ₁₄
に入力されている個別のコードが、ｂ₁₁＝Ｄ, ｂ₁₂＝
Ｃ, ｂ₁₃＝Ｂ, ｂ₁₄＝Ａという状態になっている。

【００１０】このような状態で５番目のコード（2,3）
が伸長制御部１７に加えられれば、伸長制御部１７は、
伸長辞書部のアドレス２番となる論理記憶設定素子ｂ₁₃
の伸長用スイッチｄ₃を閉じる。伸長用スイッチｄ₃が閉
じられれば、論理設定素子ｂ₁₃の個別のコード「B」が
チャネル１９を介して伸長制御部１７に入力される。さ
らに、伸長制御部１７は、この取り出したコード「B」
をコピーして、新たに論理設定記憶素子ｂ₁₁の信号とし
てチャネル１０に出力する。論理設定記憶素子ｂ₁₁に新
たなコード「B」が入力されると、各論理設定記憶素子
のコードが押し出されるようにして順送りされる。した
がって、ｂ₁₁＝Ｂ,ｂ₁₂＝Ｄ, ｂ₁₃＝Ｃ, ｂ₁₄＝Ｂとい
うように、その時点で論理設定記憶素子が保持するコー
ドが変化する。このように変化した後に、伸長制御部１
７は、また、上記アドレス２番の論理記憶設定素子ｂ₁₃
の伸長用スイッチｄ3を閉じて、そのコード「C」をコピ
ーし、新たに論理設定記憶素子ｂ₁₁の信号としてチャネ
ル１０に出力する。この動作を繰り返して、論理設定記
憶素子ｂ₁₃の内容を３個コピーし、それらを論理設定記
憶素子ｂ₁₁の新たな信号として順次入力していく。この
ようにすれば（2,3)という圧縮信号が「BCD」というコ
ードに伸長されることになる。

【００１１】前記したバスｘ₀は、縦方向の２本のバス
を接続するために設定したバスで、ＡＬＵは接続されて
いない。ＡＬＵａ_ij行列間に設けるバスｘ_i，ｙ_jとは、
ＡＬＵａ_ij行列の隣に設けたバスｘ_i，ｙ_jのことで、バ
スｘ₀や、ｘ_N，ｙ_Nのように、行列の外側に設けたもの
も含む。横方向に設けたバスｘ₀〜ｘ_Nと、縦方向のバス
ｙ₁〜ｙ_Nのそれぞれの一端には、ＡＬＵからバスへの出
力許可のタイミングを制御するアービタ１３，１４が接
続されている。

【００１２】図３に示すように、アービタ１４はメモリ
１８を備えていて、外部入力部２から入力されるティー
チングスケジュールを記憶することができる。このティ
ーチングスケジュールとは、アービタが定められたＡＬ
Ｕに定められた順序で出力許可を与えるためのデータで
ある。なお、アービタ１３も同様のメモリ１７を備えて
いる。また、縦方向のバスｙ₁〜ｙ_Nとバスｘ₀との間に
は、スイッチＳ₁〜Ｓ_Nが接続されていて、縦横のバスの
接続を切換えるようにしている。このスイッチＳ₁〜Ｓ_N
は、バスｘ₀に接続したアービタ１３ａのタイミングに
連動してスイッチングを行うものである。例えば、隣り
合わないＡＬＵａ₃₁から、ＡＬＵａ₂₃への信号を伝送す
る場合には、両ＡＬＵをバスを介して接続しなければな
らない。先ず、バスｙ₁に接続したアービタ１４ａの出
力許可により、ＡＬＵａ₃₁は、信号をバスｙ₁に出力す
る。バスｘ₀に接続したアービタ１３ａの制御により、
スイッチＳ₁が閉じ、バスｙ₁とバスｘ₀が接続し、スイ
ッチＳ₃が閉じ、バスｘ₀とバスｙ₃がが接続する。これ
により、信号は、バスｙ₁→バスｘ₀→バスｙ₃を介して
ＡＬＵａ₂₃に入力される。

【００１３】次に、この第１実施例の作用を説明する。
先ず、各ＡＬＵ編成体４のＡＬＵａ_ijの個別機能を分担
させるためのフローグラフコードである機能分担コード
を、外部入力部２から論理設定記憶素子ｂ_ijに入力す
る。このとき、外部入力部２からの機能分担コードは、
チャネル１０から論理設定記憶素子ｂ_ijに入力される。
論理設定記憶素子ｂ_ijは、チャネル１０および外部配線
１１、１２によって、ｂ₁₁→ｂ₁₂→、…、→ｂ_1N→配線
１１→ｂ_2N→、…、→ｂ_N1というように、直列に接続さ
れている。そこで、外部入力部２から論理設定記憶素子
ｂ₁₁にフローグラフコードによって入力された機能分担
コードは、チャネル１０により論理設定記憶素子ｂ₁₂、
論理設定記憶素子ｂ₁₃…と、順送りすることができる。
これにより、機能分担コードは、Ｎ₂番目の論理設定記
憶素子ｂ_N1から逆に入力され、最後に論理設定記憶素子
ｂ₁₁に入力される。これで、機能分担コードの入力は終
了し、各機能分担コードを受けた論理設定記憶素子ｂ_ij
は、入力されたコード内容を記憶すると共に、当該ＡＬ
Ｕａ_ijに個別機能を設定する。この個別機能とは、各Ａ
ＬＵａ_ijの演算機能だけでなく、他のＡＬＵとの接続の
切換え機能も含むものである。

【００１４】また、チャネル１０に接続された伸長制御
部１７にフローグラフコードの圧縮信号が入力すると、
伸長制御部１７は、その圧縮信号で指定された伸長辞書
部を編成する各論理設定記憶素子のデータ、例えば図４
における論理設定記憶素子ｂ₁₁〜ｂ₁₄のデータを伸長デ
ータとして採用する。この伸長データに基づいて、上記
圧縮データを伸長処理することになる。上記のように伸
長制御部１７が、伸長辞書部を編成する各論理設定記憶
素子ｂ₁₁〜ｂ₁₃のコードを伸長データとして使えるの
は、次の理由からである。すなわち、各論理設定記憶素
子ｂ_ijが直列に接続されるとともに、それらには、フロ
ーグラフコードによって入力された機能分担コードが、
順送りに入力される。したがって、圧縮信号によって、
例えば前記したように、複数の論理設定記憶素子ｂ₁₁〜
ｂ₁₄を伸長辞書部として特定すれば、刻々に変化する論
理設定記憶素子ｂ₁₁〜ｂ₁₄のコードを伸長データとして
使えることになる。

【００１５】また、どの論理設定記憶素子を伸長辞書部
とするかは、どの論理設定記憶素子を伸長制御部１７に
接続するかということに依存する。もし、すべての論理
設定記憶素子ａ_jiを伸長制御部１７に接続しておけば、
フローグラフコードの圧縮信号によって伸長辞書部が決
められることになる。いずれにしても、この装置では、
個々の伸長データを記憶しておく必要はなく、伸長制御
部１７に圧縮信号が入力した時点での伸長辞書部すなわ
ち論理設定記憶素子ｂ₁₁〜ｂ₁₃にデータを伸長データと
することができる。したがって、従来のように伸長のた
めの特別な辞書の作成や、メモリー間のやり取りなどの
伸長処理が不要になる。

【００１６】さらに、外部入力部２からは、上記機能分
担コードとは別に、アービタ１３，１４のメモリ１８に
スイッチＳの切換タイミングであるティーチングスケジ
ュールが入力される。アービタ１３とアービタ１４は、
それぞれ配線１５，１６によってそれぞれ縦と横方向に
直列に接続されているので、ティーチングスケジュール
も外部入力部２に直接接続されたアービタ１３，１４か
ら順送りで入力することができる。このようにして、Ａ
ＬＵａ_ijの個別機能の設定と、ティーチングジュールの
入力が終了すると、この演算装置の論理回路が構成さ
れ、特定用途のための論理回路として、セットアップが
終了する。つまり、特定用途のフローグラフコードのハ
ード化が完了する。なお、装置の用途を変更する際に
は、外部入力部２より、論理設定記憶素子ｂ_ij及び、ア
ービタ１３，１４に、その用途に応じたフローグラフコ
ードを入力し、再セットアップを行えば良い。この状態
で、入力部として設定されたＡＬＵａ₁₁にデータを入力
すれば、設定された論理回路に従って、データは他のＡ
ＬＵａ_ijに送られ、演算処理されることを繰り返し、最
後に、出力部の機能を設定されたＡＬＵａ_N1から外部出
力部３に出力する。

【００１７】ＡＬＵａ_ijに入力され、処理されたデータ
のうち、隣り合うＡＬＵには、チャネル５，６を介して
伝送され、それ以外のＡＬＵには、バスｘ_i，ｙ_jを介し
て送られる。各バスｘ_i，ｙ_jには、複数のＡＬＵが接続
されている。例えば、バスｘ₁には、上側からＡＬＵａ
₁₁〜ａ_1Nが接続されている。つまり、１本のバスに、Ｎ
個のＡＬＵが接続している。これらのＡＬＵが同時にバ
スｘ₁への信号を出力しないようにアービタ１３ｂが調
整する。このアービタ１３ｂは、バスｘ₁に接続してい
るＡＬＵに出力許可を与えるタイミングをティーチング
スケジュールとしてメモリ１８に記憶しているので、そ
のスケジュールに従って、出力許可を与えれば良い。ア
ービタとしては、このメモリ１８を持たないものでもか
まわない。ただし、その場合には、アービタ１３ｂは、
常にバスｘ₁に接続している全てのＡＬＵを監視してい
る必要があるので、極めて高い周波数で動作しなければ
ならなくなる。

【００１８】このような演算装置は、それ自体をセット
アップすれば、必要な演算処理を行う用途が特定された
専用演算装置となり、従来装置のようになメモリへのア
クセスが不要となる。従来例と同じ計算結果を得る際に
も、命令アクセスが不要となるので、１個の出力を得る
ための処理ステップ数が半減する。本実施例の装置で
は、各処理を行うために、各ＡＬＵａ_ijが個別機能を設
定されているので、複数の出力を得る場合には、各ステ
ップを同時に行うことができる。例えば、累算を行う場
合の処理状況を示したのが図５である。図５に示すよう
に、この実施例によれば、入力→結果入力→加算→結果
記憶→結果出力を１ステップずらして同時並行的に実施
できる。５個の結果出力を得るためには、従来装置で
は、５０ステップ必要であったが、本発明では、９ステ
ップで足りる。したがって、演算時間が大幅に短縮され
るという効果がある。それは、処理が複雑になりステッ
プ数が多くなるほど、その差が大きくなる。

【００１９】図６に示す第２実施例は、全てのアービタ
１３，１４を１本の配線１５で直列に接続しており、そ
れ以外は第１実施例と同様である。第１実施例では図１
のように、アービタ１４を配線１６を用いて横方向に直
列に、また、アービタ１３を配線１５を用いて縦方向に
直列に、外部入力部２と接続しているのに対して、本実
施例では、一方から全てのアービタ１３，１４のための
ティーチングスケジュールを順送りに入力するため、入
力ポート数を減らすことができる。なお、バスｘ_i，ｙ_j
は、全ての行列間に設けなくてもかまわない。バスの本
数を増やすことにより、より多くの情報を伝送できるこ
とになるので、演算処理時間を短縮することができる
が、反面、結線スペースを要する。バスを介しての接続
よりも、隣接配線のような直接接続の方が、さらに伝達
速度が速くなるが、やはり、結線が複雑になるので、処
理速度とスペースとの兼ね合いで、最適なパターンを選
ぶことが必要になる。

【００２０】

【発明の効果】この発明の演算装置によれば、個々の伸
長データを記憶しておく必要はなく、伸長制御部に圧縮
信号が入力した時点での伸長辞書部におけるデータを伸
長データとすることができる。したがって、従来のよう
に伸長のための特別な辞書の作成や、メモリー間のやり
取りなどの伸長処理が不要になる。また、上記のように
メモリー間のやり取りもなくなるので、その伸長処理を
より迅速に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のロック図である。

【図２】図１のＡＬＵ編成体のブロック図である。

【図３】図１のアービタ接続部分の拡大図である。

【図４】図１の伸長辞書部の拡大図である。

【図５】第１実施例の累算処理状況を説明するために示
した図である。

【図６】本発明の第２実施例のブロック図である。

【図７】従来例の累算処理状況を説明するために示した
図である。

【符号の説明】

１基板２外部入力部３外部出力部５，６隣接配線１３，１４アービタｘ_i，ｙ_j バスａ_ij ＡＬＵｂ_ij 論理設定記憶素子１７伸長制御部

Claims

(57)【特許請求の範囲】

【請求項１】基板上に行列状に配置した複数のＡＬＵ
と、前記各ＡＬＵにそれぞれ接続した論理設定記憶素子
と、隣合う前記ＡＬＵを互いに接続する隣接配線と、前
記ＡＬＵの行列間に設けたバスと、前記各バスの端部に
接続し、前記ＡＬＵから隣接する前記バスへの出力許可
制御をするアービタとを備え、前記ＡＬＵのうちひとつ
のＡＬＵを外部入力部に接続し、他のひとつのＡＬＵを
外部出力部に接続し、前記各ＡＬＵは前記隣接配線及び
前記バスを介して全ての前記ＡＬＵと接続するととも
に、前記論理設定記憶素子は、外部からの個別機能の分
担と接続関係とをセットアップするプログラムのハード
化信号として入力するフローグラフコードに応じた前記
個別機能を前記各ＡＬＵに設定し、前記個別機能を記憶
した前記各ＡＬＵとアービタとを用いて、特定用途のた
めの論理演算回路を前記基板上に編成する一方、前記各
論理設定記憶素子を直列に接続し、この論理設定記憶素
子にはフローグラフコードを順送りで伝送するととも
に、特定の論理設定記憶素子に、圧縮されたフーローグ
ラフコードを伸長するための伸長制御部を接続し、この
伸長制御部は、特定の複数の論理設定記憶素子から編成
される伸長辞書部と接続し、伸長制御部は、圧縮信号が
入力したとき、上記伸長辞書部から伸長データを検出し
て圧縮データを伸長させることを特徴とする演算装置。