JP2791761B2

JP2791761B2 - 演算装置

Info

Publication number: JP2791761B2
Application number: JP8055485A
Authority: JP
Inventors: 仁志西村
Original assignee: SAN GURAFUITSUKUSU JUGEN
Current assignee: SAN GURAFUITSUKUSU JUGEN
Priority date: 1996-02-19
Filing date: 1996-02-19
Publication date: 1998-08-27
Anticipated expiration: 2016-02-19
Also published as: JPH09222989A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速演算処理が
可能な演算装置に関し、特に特定用途の論理演算装置に
関する。

【０００２】

【本発明の前提となる技術】従来のＣＰＵを有する一般
の演算装置は、プログラムを段階的に処理すると共に、
そのプログラムを処理する段階において、外部のメモリ
に記憶されているプログラムから、演算処理に必要な命
令を読み込まなければならなかった。例えば、従来の演
算装置で累算をしようとすると、図８に示すような状況
になる。すなわち、従来の装置は、累算を１回行うの
に、命令アクセス、入力１、命令アクセス、結果入力
１、命令アクセス、加算１、命令アクセス、結果記憶
１、命令アクセス、結果出力１というように１０ステッ
プ必要になるとともに、各段階ごとに命令アクセスが必
要であった。この装置で、５個の演算結果出力を出すた
めには、５０ステップの処理が必要である。このように
した従来の演算装置（ＣＰＵ）では、プログラムの処理
中に、必要な命令を読み込まなければならないうえ、全
ての処理が段階的に行われるので、その処理速度が遅く
なるという問題があった。

【０００３】この問題を解決するために、以下のような
演算装置が考えられた。図５〜図７に示した演算装置
は、基板１上に、１つのＡＬＵａ_ijを主要素にしたＡＬ
Ｕ編成体４をＮ×Ｎの行列に配列している（ただし、
ｉ，ｊは、１≦ｉ，ｊ≦Ｎ）。これによって、Ｎ²個の
ＡＬＵａ_ijを基板１上に配列できる。そして、ＡＬＵａ
₁₁を外部入力手段２と接続し、ＡＬＵａ_N1は外部出力手
段３と接続している。各ＡＬＵａ_ijには、それぞれ論理
設定記憶素子ｂ_ijがチャネル９により接続され、左右、
上下に隣合うＡＬＵは、入出力用の一対の隣接配線５及
び６を介して互いに接続されている。またＡＬＵの行列
間にはバスｘ_i，ｙ_jを設け、各ＡＬＵａ_ijは、最も近い
バスｘ_i，ｙ_jに、入出力用の一対のチャネル７及び８を
介して接続している。上記のようにＡＬＵ編成体４は、
ＡＬＵａ_ijと、論理設定記憶素子ｂ_ijと、左右のＡＬＵ
ａ_i(j-1)，ａ_i(j+1)に接続するための一対の隣接配線５
と、上下に位置するＡＬＵａ_(i-1)j，ａ_(i+1)jに接続す
るための一対の隣接配線６と、バスｘ_i，ｙ_jと、このバ
スｘ_i，ｙ_jにＡＬＵａ_ijを接続するチャネル７，８と、
論理設定記憶素子ｂ_ijを隣の論理設定記憶素子
ｂ_i(j-1)，ｂ_i(j+1)と接続するチャネル１０と、論理設
定記憶素子ｂ_ijとＡＬＵａ_ijとを接続するチャネル９と
からなる。

【０００４】なお、図５，図６で、各々１本線で示され
たバスｘ_i，ｙ_jは、それは両方向の信号の伝送路として
用いるものである。このＡＬＵ編成体４を行列状に配列
すると、図５に示すように、隣接配線及び各チャネルが
必然的に接続される。ただし、論理設定記憶素子ｂ₂₁〜
ｂ_2Nのチャネル１０の信号の向きは、図２と逆方向にな
る。以下ｂ_4j、ｂ_6j…も同様である。全ての論理設定記
憶素子ｂ_ijを直列に接続するために、左右両側に、編成
体４の外部配線１１，１２を設けている。この外部配線
１１，１２によって、両端に位置する論理設定記憶素子
ｂ_ij、例えば、ｂ_1Nとｂ_2N、ｂ₂₁とｂ₃₁等を接続するこ
とができる。また、バスｘ₀は、横方向のバスｘ_iと、縦
方向のバスｙ_jとを接続するために設定したバスで、Ａ
ＬＵは接続されていない。ＡＬＵａ_ij行列間に設けるバ
スｘ_i，ｙ_jとは、ＡＬＵａ_ij行列の隣に設けたバス
ｘ_i，ｙ_jのことで、バスｘ₀や、ｘ_N，ｙ_Nのように、行
列の外側に設けたものも含む。横方向に設けたバスｘ₀
〜ｘ_Nと、縦方向のバスｙ₁〜ｙ_Nのそれぞれの一端に
は、ＡＬＵからバスへの出力許可のタイミングを制御す
るアービタ１３，１４が接続されている。

【０００５】図６示すように、アービタ１４はメモリ１
８を備えていて、外部入力手段２から入力されるティー
チングスケジュールを記憶することができる。このティ
ーチングスケジュールとは、アービタ１４が、バスｙに
接続されているＡＬＵａ_ijに信号の出力許可を与えるタ
イミングを記憶させたものである。なお、アービタ１３
も同様のメモリを備えている。また、縦方向のバスｙ₁
〜ｙ_Nとバスｘ₀との間には、スイッチＳ₁〜Ｓ_Nが接続さ
れていて、縦横のバスの接続を切換えるようにしてい
る。このスイッチＳ₁〜Ｓ_Nは、バスｘ₀に接続したアー
ビタ１３ａに連動してスイッチングを行うものである。
例えば、隣り合わないＡＬＵａ₃₁から、ＡＬＵａ₂₃への
信号を伝送する場合には、両ＡＬＵをバスを介して接続
しなければならない。先ず、バスｙ₁に接続したアービ
タ１４ａの出力許可により、ＡＬＵａ₃₁は、信号をバス
ｙ₁に出力する。バスｘ₀に接続したアービタ１３ａの制
御により、スイッチＳ₁が閉じ、バスｙ₁とバスｘ₀が接
続し、Ｓ₃が閉じ、バスｘ₀とバスｙ₃がが接続する。こ
れにより、信号は、バスｙ₁→バスｘ₀→バスｙ₃を介し
てＡＬＵａ₂₃に入力される。

【０００６】次に、この演算装置の作用を説明する。先
ず、各ＡＬＵ編成体４のＡＬＵａ_ijの個別機能を分担さ
せるためのフローグラフコードを、外部入力手段２から
論理設定記憶素子ｂ_ijに入力する。このとき、外部入力
手段２からの機能分担コードは、チャネル１０から論理
設定記憶素子ｂ_ijに入力される。論理設定記憶素子ｂ_ij
は、チャネル１０および外部配線１１，１２によって、
ｂ₁₁→ｂ₁₂→、…、→ｂ_1N→配線１１→ｂ_2N→、…、→
ｂ_N1というように、直列に接続されている。外部入力手
段２から論理設定記憶素子ｂ_ijに入力された機能分担コ
ードは、チャネル１０により論理設定記憶素子ｂ₁₂、論
理設定記憶素子ｂ₁₃…と、順送りすることができる。こ
れにより、機能分担コードは、Ｎ²番目の論理設定記憶
素子ｂ_N1から逆に入力され、最後に論理設定記憶素子ｂ
₁₁に入力される。これで、機能分担コードの入力は終了
し、各機能分担コードを受けた論理設定記憶素子ｂ
_ijは、入力されたコード内容を記憶すると共に、当該Ａ
ＬＵａ_ijに個別機能を設定する。この個別機能とは、各
ＡＬＵａ_ijの演算機能だけでなく、他のＡＬＵとの接続
の切換え機能も含むものである。

【０００７】外部入力手段２からは、上記機能分担コー
ドとは別に、アービタ１３、１４のメモリ１８にティー
チングスケジュールが入力される。アービタ１３とアー
ビタ１４は、配線１６によって直列に接続されているの
で、ティーチングスケジュールも入力手段２に直接接続
されたアービタ１４ａから順送りで入力することができ
る。このようにして、ＡＬＵａ_ijの個別機能の設定と、
ティーチングスケジュールの入力が終了すると、この演
算装置の論理回路が編成され、特定用途のための論理回
路として、セットアップが終了する。つまり、特定用途
のフローグラフコードのハード化が完了する。この状態
で、入力部として設定されたＡＬＵａ₁₁にデータを入力
すれば、設定された論理回路に従って、データは他のＡ
ＬＵａ_ijに送られ、演算処理されることを繰り返し、最
後に、出力部の機能を設定されたＡＬＵａ_N1から外部出
力手段３に出力する。

【０００８】ＡＬＵａ_ijに入力され、処理されたデータ
のうち、隣り合うＡＬＵには、チャネル７，８を介して
伝送され、それ以外のＡＬＵには、バスｘ_i，ｙ_jを介し
て送られる。各バスｘ_i，ｙ_jには、複数のＡＬＵが接続
されている。例えば、バスｘ₁には、上側からＡＬＵａ
₁₁〜ａ_1Nが接続している。つまり、１本のバスに、Ｎ個
のＡＬＵが接続している。これらのＡＬＵが同時にバス
ｘ₁への信号を出力しないようにアービタ１３ｂが調整
する。このアービタ１３ｂは、バスｘ₁に接続している
ＡＬＵに出力許可を与えるタイミングをティーチングス
ケジュールとしてメモリ１８に記憶しているので、その
スケジュールに従って、出力許可を与えれば良い。アー
ビタとしては、このメモリ１８を持たないものでもかま
わない。ただし、その場合には、アービタ１３ｂは、常
にバスｘ₁に接続している全てのＡＬＵを監視している
必要があるので、極めて高い周波数で動作するアービタ
が必要となる。

【０００９】このような演算装置は、それ自体をセット
アップすれば、必要な演算処理を行う用途が特定された
専用演算装置となり、従来装置のようになメモリへのア
クセスが不要となる。従来例と同じ演算結果を得る際に
も、命令アクセスが不要となるので、１個の出力を得る
ための処理ステップ数が半減する。本発明の装置では、
各処理を行うために、各ＡＬＵが個別機能を設定されて
いるので、複数の出力を得る場合には、各ステップを同
時に行うことができる。例えば、累算を行う場合の処理
状況を示したのが、図７である。図７に示すように、こ
の演算装置によれば、入力→結果入力→加算→結果記憶
→結果出力を同時並行的に実施できる。５個の結果出力
を得るためには、従来のＣＰＵでは、５０ステップ必要
であったが、この演算装置では、９ステップで足りる。
従って、演算時間が大幅に短縮される。そして、処理が
複雑になりステップ数が多くなるほど、その差は大きく
なる。なお、バスｘ_n，ｙ_nは、全ての行列間に設けなく
てもかまわない。ただし、バスの本数を増やすことによ
り、より多くの情報を伝送できることになるので、演算
処理時間を短縮することができる。反面、この場合に
は、結線スペースを要するという別な問題が出てくる。
バスを介しての接続よりも、隣接配線のような直接接続
の方が、さらに伝達速度が速くなるが、やはり、結線が
複雑になるので、処理速度とスペースとの兼ね合いで、
最適なパターンを選ぶことができる。

【００１０】

【発明が解決しようとする課題】このような装置で、用
途を変更する際には、外部入力手段２より、論理設定記
憶素子ｂ_ij及び、アービタ１３，１４に、その用途に応
じたセットアップ用のフローグラフコードを入力し、再
セットアップを行えば良い。外部入力手段２と、論理設
定記憶素子ｂ_ij及び、アービタ１３，１４とは、入力ポ
ートの数を少なくするために、直列に接続してあるの
で、セットアップのためのフローグラフコードの入力
は、順送りに行うことになる。このため、特に、論理設
定記憶素子ｂ_ijの数が多い場合には、セットアップに時
間がかかってしまう。そこで、本発明は、論理設定記憶
素子のセットアップ時間を短縮することを目的とする。

【００１１】

【課題を解決するための手段】第１の発明の演算装置
は、基板上に行列状に配置したＡＬＵと、各ＡＬＵにそ
れぞれ接続し、複数の頁を備えた論理設定記憶素子と、
隣合うＡＬＵを互いに接続する隣接配線と、ＡＬＵの行
列間に設けたバスと、各バスの端部に接続し、ＡＬＵか
らバスへの出力許可制御をするアービタと、ＡＬＵと論
理設定記憶素子との間で頁を切換えるスイッチとを備
え、上記ＡＬＵのうちひとつのＡＬＵを外部入力手段に
接続し、他のひとつのＡＬＵを外部出力手段に接続し、
各ＡＬＵは上記隣接配線及び上記バスを介して全てのＡ
ＬＵと接続するとともに、上記論理設定記憶素子は、各
頁毎に外部から個別機能の分担と接続関係をセットアッ
プするプログラムをハード化する信号として入力するフ
ローグラフコードに応じた上記個別機能を各ＡＬＵに設
定し、この個別機能を記憶した各ＡＬＵと出力許可制御
をするアービタとで、特定用途のための論理回路を編成
することを特徴とする。第２の発明は、上記発明を前提
とし、論理設定素子の各頁を他の論理設定記憶素子の対
応頁と直列に接続するスイッチを設けた点に特徴を有す
る。

【００１２】上記のように構成したので、演算装置に実
行させる処理に応じたフローグラフコードを外部入力手
段から論理設定記憶素子の第１頁に入力すれば、論理設
定記憶素子が各ＡＬＵに個別の機能を設定するので、Ａ
ＬＵはそのフローグラフコードに応じた自己の演算処理
内容を記憶保持する。この状態で、各ＡＬＵは個別の機
能を持った演算素子となり、この装置は、フローグラフ
コードに応じた処理専用の演算装置として、設定され
る。そこで、外部入力手段から所定のデータが入力する
と、命令アクセス無しで、各ＡＬＵが処理を実行する。
そして、ＡＬＵが演算処理を行っている間に、上記論理
設定記憶素子の第２頁に、別の用途のためのフローグラ
フコードを入力しておくことができ、用途の切換時のセ
ットアップ時間を短縮することができる。また、論理設
定記憶素子の頁間を直列に接続するスイッチを設けるこ
とによって、外部入力手段からの入力ポート数を少なく
することができる。なお、行列間に設けるバスは、接続
されるＡＬＵの数と、アービタの能力に応じて設定すれ
ば良く、必ずしも、全ての行間および、列間にバスを設
ける必要は無い。

【００１３】

【発明の実施の形態】図１、図２に示す第１実施例は、
論理設定記憶素子ｂ_ijが、２個の頁を備え、セットアッ
プ用のフローグラフコードを入力するチャネル１０にス
イッチＳＷ₁と、ＳＷ₂とを接続し、論理設定記憶素子ｂ
_ijとＡＬＵとの間にＳＷ₃を接続したものである。図１
に示すＡＬＵ編成体４を行列状に配置した基板１の回路
図は、図５と同様であり、この演算装置の基本的な作用
は、上記前提となる技術の欄で説明したので、ここで
は、省略する。本実施例の、論理設定記憶素子ｂ_ijとそ
の周囲のスイッチＳＷ₁〜ＳＷ₃設置部の拡大図が、図２
である。論理設定記憶素子ｂ_ijは、２個の頁Ｐ１，Ｐ２
備えている。そして、スイッチＳＷ₁〜ＳＷ₃は、それぞ
れ、頁Ｐ１とＰ２とを切換えるためのスイッチで、互い
に連動し、スイッチＳＷ₁が頁Ｐ１側を閉じた時には、
スイッチＳＷ₂も頁Ｐ１側を閉じ、ＳＷ₃は、頁Ｐ２側を
閉じる。スイッチＳＷ₁がＰ２側を閉じた時には、スイ
ッチＳＷ₂もＰ２側、ＳＷ₃は、Ｐ１側を閉じる。

【００１４】このように、スイッチＳＷ₁とＳＷ₂がＰ１
側を閉じた時、論理設定記憶素子ｂ_ijの頁Ｐ１はチャネ
ル１０と外部配線１１、１２により全て直列に接続さ
れ、セットアップ用のフローグラフコードを各論理設定
記憶素子ｂ_ijの頁Ｐ１に順送りに入力することができ
る。全ての頁Ｐ１にフローグラフコードを入力し終わっ
た後、スイッチＳＷ₃がＰ１側を閉じると、頁Ｐ１が、
スイッチＳＷ₃とチャネル９を介して、ＡＬＵａ_ijの個
別機能を設定して、特定用途Ａのセットアップは終了す
る。そして、この用途Ａのために、演算装置を使用して
いる間に、スイッチＳＷ₁及び、ＳＷ₂の頁Ｐ２側を閉じ
ると、今度は、頁Ｐ２が全て直列に接続されることにな
る。この状態で、入力手段２から上記特定用途Ａとは異
なる用途Ｂのためのフローグラフコードを順送りに入力
することができる。用途Ａの処理が終わったら、スイッ
チＳＷ₃の頁Ｐ２側を閉じれば、用途Ｂのための個別機
能が、各ＡＬＵａ_ijに設定され、セットアップが終了す
る。このように、論理設定記憶素子ｂ_ijに、順送りに入
力するという、最も時間のかかる部分を、別の処理をし
ている間に、行っておけるので、切換時間を短縮でき
る。また、図３に示した第２実施例は、頁Ｐ１，Ｐ２を
分離して表記したもので、実質的には第１実施例の場合
と同様に機能するものである。

【００１５】図４に示す第３実施例は、論理設定記憶素
子ｂ_ijが、３個の頁を備えている例である。第１実施例
と同様に、スイッチＳＷ₁とＳＷ₂によって、直列に接続
された頁Ｐにフローグラフコードを入力しながら、他の
頁ＰがＡＬＵａ_ij設定した個別機能によって、演算処理
を行うことができる。頁数が多ければ、それだけ多くの
用途に対応するセットアップを、予め、行うことができ
るようになるが、スイッチの配線が複雑になったり、ス
ペースを必要とするようになる。

【００１６】

【発明の効果】この発明によれば、プログラムの処理中
に、それを処理するための命令アクセスの必要がなく、
また、ステップを並行して処理することができるので、
高速処理が可能な演算装置において、セットアップ時間
を短縮することができるようになった。

【図面の簡単な説明】

【図１】第１実施例のＡＬＵ編成体を示した図である。

【図２】図１のスイッチ部分拡大図である。

【図３】第２実施例のスイッチ部分の拡大図である。

【図４】第３実施例のスイッチ部分拡大図である。

【図５】前提技術の回路を示したブロック図である。

【図６】前提技術の回路のアービタ接続部分の拡大図で
ある。

【図７】前提技術による演算装置での累算処理状況を示
した図である。

【図８】従来例の累算処理状況を示した図である。

【符号の説明】

１基板２入力手段３出力手段５、６隣接配線１３，１４アービタｘ_i，ｙ_j バスａ_ij ＡＬＵｂ_ij 論理設定記憶素子ＳＷ₁，ＳＷ₂，ＳＷ₃ スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】基板上に行列状に配置したＡＬＵと、各
ＡＬＵにそれぞれ接続し、複数の頁を備えた論理設定記
憶素子と、隣合うＡＬＵを互いに接続する隣接配線と、
ＡＬＵの行列間に設けたバスと、各バスの端部に接続
し、ＡＬＵからバスへの出力許可制御をするアービタ
と、ＡＬＵと論理設定記憶素子との間で頁を切換えるス
イッチとを備え、上記ＡＬＵのうちひとつのＡＬＵを外
部入力手段に接続し、他のひとつのＡＬＵを外部出力手
段に接続し、各ＡＬＵは上記隣接配線及び上記バスを介
して全てのＡＬＵと接続するとともに、上記論理設定記
憶素子は、各頁毎に外部から個別機能の分担と接続関係
をセットアップするプログラムをハード化する信号とし
て入力するフローグラフコードに応じた上記個別機能を
各ＡＬＵに設定し、この個別機能を記憶した各ＡＬＵと
出力許可制御をするアービタとで、特定用途のための論
理回路を編成することを特徴とする演算装置。
【請求項２】論理設定素子の各頁を他の論理設定記憶
素子の対応頁と直列に接続するスイッチを設けた請求項
１に記載の演算装置。