JP2007329936A - フィールドプログラマブルプロセッサアレイ - Google Patents
フィールドプログラマブルプロセッサアレイ Download PDFInfo
- Publication number
- JP2007329936A JP2007329936A JP2007165208A JP2007165208A JP2007329936A JP 2007329936 A JP2007329936 A JP 2007329936A JP 2007165208 A JP2007165208 A JP 2007165208A JP 2007165208 A JP2007165208 A JP 2007165208A JP 2007329936 A JP2007329936 A JP 2007329936A
- Authority
- JP
- Japan
- Prior art keywords
- switching section
- integrated circuit
- row
- switching
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】回路エリア12のいくつかは、少なくとも1つのそれぞれの入力信号経路(an,aw、be,bs,hci,vci)におけるデータの操作を実行し、少なくとも1つの出力信号経路(fn,fe,fs,fw,vco,hco)によってデータを送出するためのそれぞれの処理装置を備える。その他の回路エリアはそれぞれのスイッチングセクション14を備え、処理装置およびスイッチングセクションが、各行および各列内において交互に配列されている。スイッチセクションの大部分はそれぞれ、同じ列および同じ行におけるスイッチングセクションに隣接した処理装置の信号経路の一部の間にプログラマブル接続16,18,20を備える集積回路を提供する。
【選択図】図2
Description
Claims (18)
- 行および列をなす回路エリアのほぼ方形のアレイとして構成されたフィールドプログラマブル回路領域を備え、
前記回路エリア(12)のいくつかは、少なくとも1つの各入力信号経路(an,aw、be,bs,hci,vci)におけるデータに対して処理を行ない、少なくとも1つの各出力信号経路(fn,fe,fs,fw,vco,hco)にデータを供給するための各処理手段をそれぞれ備え、
他の回路エリアは各スイッチングセクション(14)をそれぞれ備え、
前記処理手段および前記スイッチングセクションは、各行および各列内において交互に配列され、
前記スイッチセクションの大部分は、同じ列および同じ行の該スイッチングセクションに隣接した処理手段の前記信号経路の少なくとも一部の間にプログラマブル接続(16,18,20)をそれぞれ有することを特徴とする集積回路。 - 前記スイッチングセクションの全てが、プログラマブル接続可能に構成されることを特徴とする請求の範囲第1項記載の集積回路。
- 前記処理手段の少なくとも1つと、該処理手段に隣接した処理手段が、第1の入力(a)、第2の入力(b)および出力(f)をそれぞれ備えることを特徴とする請求の範囲第1項または第2項記載の集積回路。
- 前記スイッチングセクションによって提供される第1の接続形態(18)が、ほぼ同一線上または互いに平行な信号経路間におけるものであることを特徴とする請求の範囲第1項〜第3項のいずれか一項に記載の集積回路。
- 前記一処理手段の出力は、
同じ行の一方向で次の処理手段の第1の入力に、第1の接続形態(交点(4,6)における18)によって接続可能であり、
同じ列の一方向で次の処理手段の第1の入力に、第1の接続形態(交点(6,3)における18)によって接続可能であり、
同じ行の反対の方向で次の処理手段の第2の入力に、このような第1の接続形態(交点(4,1)における18)によって接続可能であり、
同じ列の反対の方向で次の処理装置の第2の入力に、このような第1の接続形態(交点(1,3)における18)によって接続可能である、ことを特徴とする請求の範囲第4項記載の集積回路。 - 前記スイッチングセクションによって提供される第2の接続形態(16)が、互いにほぼ直交する信号経路間におけるものであることを特徴とする請求の範囲第1項〜第5項のいずれか一項に記載の集積回路。
- 前記一処理手段の出力(f)は、
前記一行方向および前記一列方向で対角線状に隣接する処理手段の第1の入力に、同じ列内における第2の接続形態(交点(6,6)における16)によって接続可能であり、
前記反対の行方向および前記一列方向で対角線状に隣接する処理手段の第1の入力に、同じ行内における第2の接続形態(交点(6,1)における16)によって接続可能であり、
前記反対の行方向および前記反対の列方向で対角線状に隣接する処理手段の第2の入力に、同じ列内における第2の接続形態(交点(1,1)における16)によって接続可能であり、
前記一行方向および前記反対の列方向で対角線状に隣接する処理手段の第2の入力に、同じ行内における第2の接続形態(交点(1,6)における16)によって接続可能である、ことを特徴とする請求の範囲第6項記載の集積回路。 - 前記入力および出力信号経路のほぼ全てが、行および列に対してほぼ平行な方向に向けて配置されていることを特徴とする請求の範囲第1項〜第7項のいずれか一項に記載の集積回路。
- 複数のスイッチングセクション間の信号経路(h1,h2n,h2s,h4n,h4s,h8,h16,v1,v2e,v2w,v4e,v4w,v8,v16)を備え、該スイッチングセクション間の各信号経路は、同じ行のスイッチングセクションの各第1のスイッチングセクションから各第2のスイッチングセクションに、主としてその行にほぼ平行な方向にまたは主としてその列にほぼ平行な方向に延び、前記スイッチングセクション間の各信号経路は、前記第1のスイッチングセクションによってその第1のスイッチングセクションで他の信号経路とプログラマブル接続可能であり、前記第2のスイッチングセクションによってその第2のスイッチングセクションで他の信号経路とプログラマブル接続が可能であることを特徴とする請求の範囲第1項〜第8項のいずれか一項に記載の集積回路。
- 前記スイッチングセクション間の信号経路(h1,v1)の一形態において、各行または列で、前記第1のスイッチングセクションと前記第2のスイッチングセクションとの間にはスイッチングセクションが存在しないことを特徴とする請求の範囲第9項記載の集積回路。
- 前記スイッチングセクション間の信号経路(h2n,h2s,h4n,h4s,h8,h16,v2e,v2w,v4e,v4w,v8,v16)の他の形態において、各行または列で、前記第1のスイッチングセクションと前記第2のスイッチングセクションとの間には、他のスイッチングセクションのいくつかが設けられていることを特徴とする請求の範囲第9項または第10項記載の集積回路。
- 前記スイッチングセクション間の信号経路(h4n,h4s,h8,h16,v4e,v4w,v8,v16)の別の形態において、各信号経路が、各行または列に対してほぼ平行な方向に延びるスパイン部分(h4n,h4s,h8,h16,v4e,v4w,v8,v16)と、各行または列に対してほぼ直交する方向にそれぞれ延び、前記スパイン部分と前記第1のスイッチングセクションおよび前記第2のスイッチングセクションとをそれぞれ相互接続する第1の端部および第2の端部(vtne,htne,htse,vtse,vtsw,htsw,htnw,vtnw)と、を備えることを特徴とする請求の範囲第9項〜第11項のいずれか一項に記載の集積回路。
- 前記スイッチングセクション間の信号経路のさらに別の形態の少なくともいくつかにおいて、前記第1のスイッチングセクションおよび前記第2のスイッチングセクションのそれぞれは、各行または列に他のスイッチングセクションのいくつかを備えることを特徴とする請求の範囲第12項記載の集積回路。
- 前記他のスイッチングセクションのいくつかは、それぞれ2の累乗から1減算した数であることを特徴とする請求の範囲第11項または第13項記載の集積回路。
- 前記スイッチングセクション間の信号経路のさらに別の形態の少なくともいくつかが、各行または列に対してほぼ直交する方向に延び、前記スパイン部分と他のスイッチングセクションのそれぞれとを相互接続する少なくとも1つのタップ部分(vtne,htne,htse,vtse,vtsw,htsw,htnw,vtnw)を備えることを特徴とする請求の範囲第13項または第14項記載の集積回路。
- 前記スイッチングセクションの少なくともいくつかは、該スイッチングセクションで、前記信号経路の少なくともいくつかにスイッチング可能にそれぞれ接続することができる入力および出力を備える各レジスタおよび/またはバッファ(28)をそれぞれ有することを特徴とする請求の範囲第1項〜第15項のいずれか一項に記載の集積回路。
- 前記処理手段の少なくとも1つが演算論理手段であることを特徴とする請求の範囲第1項〜第16項のいずれか一項に記載の集積回路。
- 前記処理手段の少なくとも1つが複数ビット入力および/または複数ビット出力を備え、前記信号経路の少なくともいくつかがそれぞれの複数ビットバスによって提供されることを特徴とする請求の範囲第1項〜第17項のいずれか一項に記載の集積回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP97300563A EP0858168A1 (en) | 1997-01-29 | 1997-01-29 | Field programmable processor array |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53175998A Division JP4014116B2 (ja) | 1997-01-29 | 1998-01-28 | フィールドプログラマブルプロセッサアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007329936A true JP2007329936A (ja) | 2007-12-20 |
Family
ID=8229199
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53175998A Expired - Lifetime JP4014116B2 (ja) | 1997-01-29 | 1998-01-28 | フィールドプログラマブルプロセッサアレイ |
JP2007165208A Withdrawn JP2007329936A (ja) | 1997-01-29 | 2007-06-22 | フィールドプログラマブルプロセッサアレイ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53175998A Expired - Lifetime JP4014116B2 (ja) | 1997-01-29 | 1998-01-28 | フィールドプログラマブルプロセッサアレイ |
Country Status (5)
Country | Link |
---|---|
US (2) | US6252792B1 (ja) |
EP (1) | EP0858168A1 (ja) |
JP (2) | JP4014116B2 (ja) |
DE (1) | DE69812898T2 (ja) |
WO (1) | WO1998033277A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010104033A1 (ja) * | 2009-03-09 | 2010-09-16 | 日本電気株式会社 | プロセッサ間通信システム及び通信方法、ネットワークスイッチ、及び並列計算システム |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002029600A2 (de) * | 2000-10-06 | 2002-04-11 | Pact Informationstechnologie Gmbh | Zellenarordnung mit segmentierterwischenzellstruktur |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
EP0858168A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor array |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
WO2002013000A2 (de) | 2000-06-13 | 2002-02-14 | Pact Informationstechnologie Gmbh | Pipeline ct-protokolle und -kommunikation |
AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
EP1061439A1 (en) | 1999-06-15 | 2000-12-20 | Hewlett-Packard Company | Memory and instructions in computer architecture containing processor and coprocessor |
US6600959B1 (en) * | 2000-02-04 | 2003-07-29 | International Business Machines Corporation | Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays |
US6756811B2 (en) * | 2000-03-10 | 2004-06-29 | Easic Corporation | Customizable and programmable cell array |
US6331790B1 (en) * | 2000-03-10 | 2001-12-18 | Easic Corporation | Customizable and programmable cell array |
US7383424B1 (en) | 2000-06-15 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Computer architecture containing processor and decoupled coprocessor |
WO2002008964A2 (de) * | 2000-07-24 | 2002-01-31 | Pact Informationstechnolgie Gmbh | Integrierter schaltkreis |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US7581076B2 (en) * | 2001-03-05 | 2009-08-25 | Pact Xpp Technologies Ag | Methods and devices for treating and/or processing data |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US20070299993A1 (en) * | 2001-03-05 | 2007-12-27 | Pact Xpp Technologies Ag | Method and Device for Treating and Processing Data |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
EP2224330B1 (de) | 2001-06-20 | 2012-05-09 | Krass, Maren | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
JP4423953B2 (ja) * | 2003-07-09 | 2010-03-03 | 株式会社日立製作所 | 半導体集積回路 |
JP4700611B2 (ja) | 2003-08-28 | 2011-06-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理装置およびデータ処理方法 |
WO2011061099A1 (en) | 2004-04-02 | 2011-05-26 | Panasonic Corporation | Reset/load and signal distribution network |
EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
CN101517546B (zh) * | 2006-08-31 | 2011-12-07 | 雅格罗技(北京)科技有限公司 | 一种用于逻辑阵列的可编程互连网络 |
EP2326009A1 (en) | 2009-11-20 | 2011-05-25 | Panasonic Corporation | Reset/load and signal distribution network |
EP2328096A1 (en) | 2009-11-27 | 2011-06-01 | Panasonic Corporation | Route-through in embedded functional units |
EP2360601A1 (en) | 2010-02-16 | 2011-08-24 | Panasonic Corporation | Programmable logic device with custom blocks |
EP2367117A1 (en) | 2010-03-10 | 2011-09-21 | Panasonic Corporation | Heterogeneous routing network |
WO2012016597A1 (en) | 2010-08-05 | 2012-02-09 | Panasonic Corporation | Overridable elements in reconfigurable logic devices |
EP2416241A1 (en) | 2010-08-06 | 2012-02-08 | Panasonic Corporation | Configurable arithmetic logic unit |
WO2012059704A1 (en) | 2010-11-04 | 2012-05-10 | Panasonic Corporation | Signal propagation control in programmable logic devices |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4236204A (en) | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
US4698751A (en) | 1984-07-13 | 1987-10-06 | Ford Aerospace & Communications Corporation | Systolic array for solving cyclic loop dependent algorithms |
JPS62192094A (ja) | 1986-02-18 | 1987-08-22 | Nec Corp | Eprom装置 |
US4775952A (en) | 1986-05-29 | 1988-10-04 | General Electric Company | Parallel processing system apparatus |
US4766566A (en) | 1986-08-18 | 1988-08-23 | International Business Machines Corp. | Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing |
US5233539A (en) * | 1989-08-15 | 1993-08-03 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure, input/output structure and configurable logic block |
US5204556A (en) * | 1991-05-06 | 1993-04-20 | Lattice Semiconductor Corporation | Programmable interconnect structure for logic blocks |
US5291431A (en) | 1991-06-03 | 1994-03-01 | General Electric Company | Array multiplier adapted for tiled layout by silicon compiler |
US5208491A (en) * | 1992-01-07 | 1993-05-04 | Washington Research Foundation | Field programmable gate array |
US5498975A (en) * | 1992-11-19 | 1996-03-12 | Altera Corporation | Implementation of redundancy on a programmable logic device |
US5457644A (en) | 1993-08-20 | 1995-10-10 | Actel Corporation | Field programmable digital signal processing array integrated circuit |
JP3547446B2 (ja) * | 1994-02-15 | 2004-07-28 | ジリンクス,インコーポレーテッド | フィールドプログラマブルゲートアレーのタイル型構造 |
US5586277A (en) | 1994-03-01 | 1996-12-17 | Intel Corporation | Method for parallel steering of fixed length fields containing a variable length instruction from an instruction buffer to parallel decoders |
GB2289354B (en) | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Multiple instruction set mapping |
US5426379A (en) | 1994-07-29 | 1995-06-20 | Xilinx, Inc. | Field programmable gate array with built-in bitstream data expansion |
JPH08185320A (ja) | 1994-12-28 | 1996-07-16 | Mitsubishi Electric Corp | 半導体集積回路 |
US5680597A (en) | 1995-01-26 | 1997-10-21 | International Business Machines Corporation | System with flexible local control for modifying same instruction partially in different processor of a SIMD computer system to execute dissimilar sequences of instructions |
US5493239A (en) | 1995-01-31 | 1996-02-20 | Motorola, Inc. | Circuit and method of configuring a field programmable gate array |
US5659785A (en) | 1995-02-10 | 1997-08-19 | International Business Machines Corporation | Array processor communication architecture with broadcast processor instructions |
US5583450A (en) | 1995-08-18 | 1996-12-10 | Xilinx, Inc. | Sequencer for a time multiplexed programmable logic device |
GB9611994D0 (en) | 1996-06-07 | 1996-08-07 | Systolix Ltd | A field programmable processor |
KR100212142B1 (ko) | 1996-09-12 | 1999-08-02 | 윤종용 | 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법 |
EP0858168A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor array |
US5835746A (en) | 1997-04-21 | 1998-11-10 | Motorola, Inc. | Method and apparatus for fetching and issuing dual-word or multiple instructions in a data processing system |
JP3123977B2 (ja) | 1998-06-04 | 2001-01-15 | 日本電気株式会社 | プログラマブル機能ブロック |
-
1997
- 1997-01-29 EP EP97300563A patent/EP0858168A1/en not_active Withdrawn
-
1998
- 1998-01-28 WO PCT/GB1998/000262 patent/WO1998033277A1/en active IP Right Grant
- 1998-01-28 US US09/341,566 patent/US6252792B1/en not_active Expired - Lifetime
- 1998-01-28 DE DE69812898T patent/DE69812898T2/de not_active Expired - Lifetime
- 1998-01-28 JP JP53175998A patent/JP4014116B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-25 US US09/891,736 patent/US6542394B2/en not_active Expired - Lifetime
-
2007
- 2007-06-22 JP JP2007165208A patent/JP2007329936A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010104033A1 (ja) * | 2009-03-09 | 2010-09-16 | 日本電気株式会社 | プロセッサ間通信システム及び通信方法、ネットワークスイッチ、及び並列計算システム |
US8964760B2 (en) | 2009-03-09 | 2015-02-24 | Nec Corporation | Interprocessor communication system and communication method, network switch, and parallel calculation system |
Also Published As
Publication number | Publication date |
---|---|
DE69812898T2 (de) | 2003-12-11 |
US6252792B1 (en) | 2001-06-26 |
EP0858168A1 (en) | 1998-08-12 |
US20010035772A1 (en) | 2001-11-01 |
JP4014116B2 (ja) | 2007-11-28 |
US6542394B2 (en) | 2003-04-01 |
JP2001509337A (ja) | 2001-07-10 |
DE69812898D1 (de) | 2003-05-08 |
WO1998033277A1 (en) | 1998-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4014116B2 (ja) | フィールドプログラマブルプロセッサアレイ | |
JP3885119B2 (ja) | フィールドプログラマブルプロセッサデバイス | |
US6553395B2 (en) | Reconfigurable processor devices | |
US5490074A (en) | Constant delay interconnect for coupling configurable logic blocks | |
EP0461798B1 (en) | Configurable interconnect structure | |
US5260881A (en) | Programmable gate array with improved configurable logic block | |
JP3434292B2 (ja) | プログラマブル論理セル及びその配列体 | |
US6915323B1 (en) | Macrocells supporting a carry cascade | |
US7088134B1 (en) | Programmable logic device with flexible memory allocation and routing | |
WO1991007015A1 (en) | Programmable logic cell and array | |
JPH06318865A (ja) | プログラマブル論理機能を実行する集積回路 | |
JP3616518B2 (ja) | プログラマブルデバイス | |
US7205790B1 (en) | Programmable integrated circuit providing efficient implementations of wide logic functions | |
JP3269526B2 (ja) | プログラマブルロジックlsi | |
US20040133750A1 (en) | Apparatus for controlling access in a data processor | |
US7269089B1 (en) | Divisible true dual port memory system supporting simple dual port memory subsystems | |
JP3496661B2 (ja) | データパスに適したプログラマブル相互接続網を有する再構成可能デバイス | |
EP0956646B1 (en) | Field programmable processor arrays | |
EP0924625B1 (en) | Configurable processing device and method of using said device to construct a central processing unit | |
US6429681B1 (en) | Programmable logic device routing architecture to facilitate register re-timing | |
JP2002305439A (ja) | プログラマブル論理回路および半導体装置 | |
WO1998033182A1 (en) | Data routing devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071212 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071212 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080625 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080625 |
|
A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20080805 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090216 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090216 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090216 |