JP3434292B2 - プログラマブル論理セル及びその配列体 - Google Patents

プログラマブル論理セル及びその配列体

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JP3434292B2 JP50015592A JP50015592A JP3434292B2 JP 3434292 B2 JP3434292 B2 JP 3434292B2 JP 50015592 A JP50015592 A JP 50015592A JP 50015592 A JP50015592 A JP 50015592A JP 3434292 B2 JP3434292 B2 JP 3434292B2
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Description

【発明の詳細な説明】 関連特許及び特許出願 本発明は次の米国特許及び特許出願に関連したもので
あり、これを参考として引用する。「プログラマブル非
同期論理セル及びその配列体（Programmable Asynchron
ous Logic Cell and Array）」と題する米国特許第4,70
0,187号；「プログラマブル論理セル及び配列体（Progr
ammable Logic Cell and Array）」と題する米国特許第
4,918,440号;1989年７月11日出願の「プログラマブル論
理セル及び配列体（Programmable Logic Cell and Arra
y）」と題する米国特許出願07/378,106;及び1989年10月
25日出願の「プログラマブル論理セル及び配列体（Prog
rammable Logic Cell and Array）」と題する米国特許
出願07/427,106。
発明の分野 本発明は、デジタル論理回路の分野に係り、より詳細
には、プログラム可能で且つ再プログラム可能な論理装
置に係る。
先行技術 米国特許出願07/427,160にはプログラマブル論理セル
の二次元配列体が開示されている。これらセルの各々
は、その配列体内の２つの最も近い隣接セルから各々１
つづつ２つの「Ａ」入力を受け入れると共に、その最も
近い隣接セルの他の２つから各々１つづつ２つの「Ｂ」
入力を受け入れる。各々のセルは「Ａ」入力の１つと
「Ｂ」入力の１つとに対して選択されたオペレーション
を実行し、２つの「Ａ」出力と２つの「Ｂ」出力とに出
力を発生する。これらセルへの入力（又はそこからの出
力）には厳密に４つの独特の組み合わせがあり、即ち
「Ａ」入力は、最も近い隣接セルから（１）北及び東、
（２）北及び西、（３）南及び東、或いは（４）南及び
西へ送られ、そして「Ｂ」入力は他の２つのセルから送
られる。これら４つの入力組み合わせを有する４つのセ
ルは、上記'160出願の図１及び図2A−2Dにセル20A、20
B、20C及び20Dと識別されている。上記'160出願に述べ
られたように、これら４つの入力組み合わせは、セルの
４つの方向として記録できる。入力を受け取る方向及び
出力を送る方向についての制約により、これらセルをセ
ルの配列体内で使用する場合に甚だしい設計上の制限が
課せられる。１つの形式のみのセルが使用される場合に
は、配列体内の信号伝播が各次元において一方向のみと
なる。上記'160出願の図１に示されたように、４つのセ
ル形式を１つの配列体に組み立てて、両次元において両
方向に信号の流れを与えることができる。しかしなが
ら、この構成は、セルの使用について非効率的な傾向と
なる。
そこで、本発明の目的は、プログラマブル論理配列体
に使用するための論理セルであって、その各々が機能的
に同じであるような論理セルを提供することである。
本発明の別の目的は、配列体内でデータを送信するの
に要する時間を最小にするために個々の論理セルの相互
接続以外の手段によって配列体内でデータを送信する手
段を提供することである。
発明の要旨 本発明はプログラマブル論理セルの配列体に係る。好
ましい実施例において、各論理セルは、少なくとも８つ
の入力と、８つの出力と、８つの入力を２本のリードに
マルチプレクスする手段と、この２本のリード上の信号
及び制御ビットに応答して、上記８つの出力に送られる
出力信号を発生するように動作する論理手段とを備えて
いる。
上記配列体の論理セルは、各セルがその左（即ち西）
に１つと、その右（即ち東）に１つと、その上（即ち
北）に１つと、その下（即ち南）に１つの、４つの至近
隣接セルを有するように二次元マトリクスに配列されて
いる。信号は、両方の次元において両方向に流れること
ができる。
本発明によれば、二次元配列体を形成する論理セルは
同じものである。より詳細には、二次元マトリクスの形
成において、各セルとその４つの隣接セルの各々との相
互接続は機能的に同じである。各方向において、セルは
２つの入力と２つの出力を有し、これらはその至近隣接
セルの２つの出力と２つの入力に接続されている。入力
及び出力はセルの各側で機能的に同じであるから、配列
体の各セルは同じ方向を有する。
更に、本発明は、個々のセルを論理ワイヤとして働か
せる必要なく配列体内でデジタルデータを送信するため
のバスネットワークを提供する。このバスネットワーク
は、３つの形式のプログラマブルバス、即ちローカルバ
スと、ターニング（回転）バスと、エクスプレスバスと
を有しており、配列体の各行及び列ごとに各バス形式の
１つが与えられる。本発明によれば、配列体の各行及び
列の３つのバスは中継器に接続され、複数のセルをまた
ぐバスセグメントを形成する。その結果、中継器は配列
体をセルの長方形ブロックに仕切り、不定に繰り返すこ
とのできる構成体を形成する。
又、本発明の配列体は、基本配列体のセルの各列に独
立したタイミング信号を分配するための手段と、セルの
基本配列体又はバスネットワークのいずれかから入力／
出力ポートへデジタルデータを送信するための手段とを
備えている。
図面の簡単な説明 本発明の上記及び他の目的、特徴及び効果は、添付図
面に関連した以下の詳細な説明から良く理解できよう。
図１は、本発明の好ましい実施例を示す概略図で、バ
スネットワークが重畳されたセル配列体の一部分を例示
する図である。
図２は、本発明によるセルの配列体の一部分を例示し
た該略図である。
図３は、図２のセルの内部構造を示すブロック図であ
る。
図4Aないし4Dは、図３のセルに含まれた論理手段の１
組の考えられる状態を示す図である。
図５は、本発明によるセルの配列体に重畳されるバス
ネットワークを更に詳細に示す図である。
図６は、図２の配列体とバスネットワークのローカル
バスセグメントとの間の相互接続機構を示す概略図であ
る。
図７は、図２の配列体とバスネットワークのターニン
グバスセグメントとの間の相互接続機構を示す概略図で
ある。
図８は、図２の配列体とバスネットワークのエクスプ
レスバスセグメントとの間の相互接続機構を示す概略図
である。
図９は、バスネットワークの中継器によって実施する
ことのできる１組の接続を示す図である。
図10は、本発明によるクロック分配ネットワークのブ
ロック図である。
図11は、本発明の配列体と入力／出力ポートとの間の
インターフェイスを示すブロック図である。
実施例の詳細な説明 図１は、セル22及びバスネットワーク12を備えた本発
明によるプログラマブル論理アレイ10を示している。セ
ル22は、行及び列の二次元マトリクスに配列され、図１
に示されていない接続によりバスネットワーク12によっ
て相互接続されている。又、これらのセルは、セルとそ
の４つの至近隣接セル（即ち、北、東、南及び西にすぐ
に隣接した４つのセル）との間の直接接続の二次元配列
体によって相互接続される。バスネットワーク12は、中
継器24と、垂直及び水平バス25、26、27とを備えたもの
であるが、個々のセル22を論理ワイヤとして働かせる必
要なく配列体10内でデータの転送を行う。
図２は、本発明により形成されたセル22の配列体の例
示部分内の直接相互接続を示している。明らかなよう
に、これらセルは、各セルがその左（即ち西）に１つ
と、その右（即ち東）に１つと、その上（即ち北）に１
つと、その下（即ち南）に１つの、４つの至近隣接セル
を有するように二次元マトリクスに配列されている。各
セル22は、８つの入力31a、32a、33a、34a、31b、32b、
33b、34bと、８つの出力41a、42a、43a、44a、41b、42
b、43b、44bとを有している。各セル22は、その４つの
至近隣接セルへの直接接続に関して同一である。セル
は、このような各隣接セルに２つの出力を与えると共
に、このような各隣接セルから２つの入力を受ける。セ
ルの入力及び出力は、２つの分類「Ａ」及び「Ｂ」に分
割され、各セルは、その４つの至近隣接セル各々に接続
されたＡ入力、Ａ出力、Ｂ入力及びＢ出力を有する。隣
接するセルの間で、Ａ入力は常にＡ出力に接続されそし
てＢ入力は常にＢ出力に接続される。
図３に示すセル22の実施例においては、セル22は、４
−１マルチプレクサ52と、６−１マルチプレクサ54と、
論理ユニット56とを備えている。論理ユニット56は、直
接配線、切り換え、論理ナンド機能、排他的オア機能、
フリップ−フロップ又は論理定数のような複数のオペレ
ーションの１つを実行することができる。各セルは、読
み取り／書き込みメモリのような構成制御器（図示せ
ず）から制御ライン（図示せず）によりセルに送られる
８つの構成ビットによって制御される。これらの構成ビ
ットは、どの入力がマルチプレクサ52、54によって選択
されそしてどのオペレーションが論理ユニットによって
実行されるかを指定するのに用いられる。又、各セルに
はクロック信号ライン（図示せず）によってクロック信
号も送られる。
４つのＡ入力31a、32a、33a、34aはマルチプレクサ52
に送られそして４つのＢ入力31b、32b、33b、34bはマル
チプレクサ54に送られる。以下で述べるように、２つの
他の入力が、バスネットワークの垂直及び水平ライン25
からマルチプレクサ54に送られる。マルチプレクサ52は
４つの「Ａ」入力の１つを論理ユニット56へのリード55
aに接続する。同様に、マルチプレクサ54は６つの
「Ｂ」入力の１つを論理ユニット56へのリード55bに接
続する。各マルチプレクサ52、54は、各々２つ及び３つ
の構成ビットにより、その入力の１つを選択するように
別々に制御される。その結果、リード55a、55bを経て論
理ユニット56へ送ることのできる入力の組み合わせは24
通り考えられる。
論理ユニット56は、２つの構成ビットにより指定され
るオペレーションの４つの考えられる組み合わせのうち
の１つを選択的に実行する２入力、２出力装置である。
論理ユニット56は、リード55a、55bの入力信号に対して
選択されたオペレーションを実行し、リード57a、57bに
出力信号を発生する。リード57aの信号は「Ａ」出力41
a、42a、43a、44aに送られそしてリード57bの信号は
「Ｂ」出力41b、42b、43b、44bに送られる。以下に述べ
るように、リード57aの信号は、別の構成ビットの制御
のもとで、ドライバ86を経てバスネットワークへ送るこ
ともできる。
論理ユニット56は、ナンドゲート61と、排他的オアゲ
ート63と、フリップ−フロップ65と、２つの４−１マル
チプレクサ67、69とを備えているのが好ましい。論理ユ
ニット56のオペレーションはマルチプレクサ67、69の状
態によって決定されそしてこれらは２つの構成ビットに
よってタンデムに制御される。図4A−Ｄは、論理ユニッ
トがとり得る４つの構成（即ち状態）を示している。よ
り詳細には、図4Aは第１の構成を示すもので、４つの
「Ａ」出力は１つの選択された「Ａ」入力に論理的に接
続されそして４つの「Ｂ」出力は１つの選択された
「Ｂ」入力に論理的に接続される。図4Bは第２の構成を
示すもので、選択された「Ａ」入力は４つの「Ｂ」出力
に論理的に接続されそして選択された「Ｂ」入力は４つ
の「Ａ」出力に論理的に接続される。図4Cは第３の構成
を示すもので、論理ナンド機能及び論理排他的オア機能
が論理ユニット56によって実行される。選択された
「Ａ」入力と選択された「Ｂ」入力との論理ナンドは４
つの「Ａ」出力に送られる。選択された「Ａ」入力と選
択された「Ｂ」入力との論理排他的オアは４つの「Ｂ」
出力に送られる。更に、図4Dは、Ｄ型フリップ−フロッ
プの実施を示している。この構成では、選択された
「Ｂ」入力の信号がフリップ−フロップのイネーブル入
力に送られ、フリップ−フロップがその手前の状態を維
持するか又は選択された「Ａ」入力リードを経て送られ
るデータを読み取るかを制御する。フリップ−フロップ
の出力は４つの「Ａ」出力に送られる。４つの「Ｂ」出
力には論理「１」（即ち、高レベル信号）が送られる。
図10に示すように、各Ｄ型フリップ−フロップは、その
状態を変化させるタイミングを制御するクロック入力も
有している。
図５は、本発明のバスネットワークと配列体10のセル
との接続を示している（セル間の直接接続は図示明瞭化
のために削除してある）。配列体の各行及び各列ごとに
１つのローカルバス25、１つのターニングバス26及び１
つのエクスプレスバス27が設けられる。
中継器24は各バスをバスセグメントに仕切る。配列体
の所与の行又は列の各バスは「ｎ」個の連続セルごとに
中継器24に接続され、これにより、配列体はセル22のnx
nブロックに仕切られる。例えば、図１及び５に示すよ
うに、中継器24は８個の連続するセル22をまたぐように
配置されて、セルの8x8ブロックを形成する。図５に示
唆されたように、この構成が不定に繰り返されて、所望
のサイズの配列体が形成される。しかしながら、図２に
示す直接接続は配列体全体を通して続いており、中継器
又はバスネットワークによって妨げられるものではな
い。
図６は、セル22とバスネットワークのローカルバスと
の間の相互接続をセルの8x8ブロックに対して示してい
る。図６に示されたように、バスネットワークは、８つ
の垂直ローカルバスセグメント25a−25hと、８つの水平
バスセグメント25i−25pとを備えている。各ローカルバ
スセグメント25a−25pは８個の連続するセルにまたがっ
ている。図６に示すように、リード72、74は、それに関
連した水平及び垂直ローカルバスから各セル22へ入力を
与える。しかしながら、セル22は、配列体内のセル22の
位置に基づいてリード76を経て水平バス又は垂直バスの
一方にしかデータを送信できない。特に、チェッカーボ
ードパターンを用いて、所与のセルがデータを水平バス
に送信するか垂直バスに送信するかが決定される。従っ
て、所与のセル22がデータを水平バスに送信する場合に
は、そのセルにすぐに隣接した４つのセル22がデータを
垂直ローカルバスに送信し、そしてその逆も又真であ
る。説明上、配列体の左上角のセル22はそれに関連した
水平ローカルバスにデータを送信し、そして他のセルは
チェッカーボードパターンでそれらの接続を交番するも
のとする。
図３に示すように、水平及び垂直バスからのリード7
2、74は、６−１マルチプレクサ54の水平ローカルバス
入力82及び垂直ローカルバス入力84を経て各セル22に接
続される。データは、各セル22の「Ａ」出力に接続され
たドライバ86によりセルからローカルバスセグメントに
送信される。
ドライバ86は、２つの入力ライン88、89により３状態
又はオープンコレクタ機能を与えるように制御される。
この３状態機能は、構成ビットにより各セルごとに独立
してプログラムできるものであり、セルがローカルバス
への送信に使用されないときにドライバ86をローカルバ
スから電気的に切り離すことができるようにする。
オープンコレクタ機能は、ある特定のセルに、他のセ
ルが現在同じローカルバスセグメントを駆動しているか
どうかを指示する。ローカルバスセグメントが未使用
（即ち、ドライバがローカルバスセグメントへ送信して
いない）の場合は、オープンコレクタの機能がオンにさ
れ、ローカルバスセグメントは受動的プルアップ抵抗を
経て高レベルに引っ張られる。従って、未使用のローカ
ルバスセグメントは、そのバスセグメントを読み取るセ
ルがもしあれば、これに論理「１」を与える。１つのセ
ルだけが所与のローカルバスセグメントに送信している
場合には、そのバスセグメントを駆動することのできる
全てのセルのドライバ86のオープンコレクタ機能がオフ
にされ、送信セルのドライバは、アクティブ「１」かア
クティブ「０」かのいずれかを出力することができる。
２つ以上のセルが同じローカルバスセグメントを駆動す
る場合には、そのバスセグメントを駆動することのでき
る全てのセルのドライバのオープンコレクタ機能がオン
にされて、ワイヤド・アンド機能を与える。より詳細に
は、ローカルバスセグメントを駆動しているセルの出力
のいずれかが論理「０」である場合には、そのバスセグ
メントが低レベルに引っ張られ、そのバスセグメントを
読み取っているセルがあれば、これに論理「０」を与え
る。
図７は、セル22の8x8ブロックに対しバスネットワー
クのターニングバスの接続構成を示している。これらの
バスは、水平バスと垂直バスとの間の接続をなすもので
ある。ローカルバスセグメントと同様に、セルの8x8ブ
ロックに関連した16個のターニングバスセグメント26a
−26pがあり、そのうちの８個のターニングバスセグメ
ント26a−26hは垂直に延びそしてもう８個のターニング
バスセグメント26i−26pは水平に延びている。各々のタ
ーニングバスセグメントは、セルの8x8ブロックに対し
８個の直交するターニングバスセグメントを横断し、直
交するバスセグメントの各対の交点に丸印87で概略的に
示されたプログラム可能な接続を介して８個の直交する
ターニングバスセグメントに接続される。説明上、この
接続はパストランジスタによって行うことができ、該ト
ランジスタは構成制御器（図示せず）から制御信号ライ
ン（図示せず）によって送られる構成ビットにより制御
されるものとする。これらの接続は、水平バスに送られ
たデータを、垂直方向にデータを送信するバスへ通せる
ようにしそしてその逆にもデータを通すことができ、バ
スネットワーク内で90゜の回転（ターニング）を与え
る。
図８は、セル22の8x8ブロックに対しバスネットワー
クのエクスプレスバスの接続構成を示している。ローカ
ル及びターニングバス構成の場合と同様に、セルの8x8
ブロックに対し16個のエクスプレスバスセグメント27a
ないし27pがある。しかしながら、ローカル又はターニ
ングバスセグメントとは異なり、エクスプレスバスセグ
メントは中継器24にしか接続されない。従って、エクス
プレスバスセグメントは、所与の行又は列の２つの中継
器間でデータを送信するために設けられた最も高速な手
段である。
中継器24は、１つのnxnセルブロックのバスセグメン
トをそれに隣接するnxnセルブロックのバスセグメント
に接続する。各中継器24は、その片側のポートに接続さ
れた３つのバスセグメントのいずれか１つを、その他側
のポートに接続された３つのバスセグメントのいずれか
１つに接続できるようにプログラムすることができる。
従って、各中継器は、3x3クロスバースイッチの機能を
有する。特に、中継器の片側に接続されたバスセグメン
トは、中継器の反対側と４通りの任意の接続を有する。
例えば、中継器の片側に接続されたローカルバスセグメ
ントは、その他側に接続されたローカルバス、ターニン
グバス又はエクスプレスバスのいずれかに接続すること
もできるし、或いは終端する（即ち、中継器の片側に接
続されたローカルバスがその他側のバスに接続されな
い）こともできる。
図９は、中継器のポート間で行うことのできる種々の
接続を示している。当業者に明らかなように、多数の装
置を用いてこのような接続を行うことができそして多数
の他の接続構成が考えられる。
各中継器のもう１つの機能は、信号の再生を行うこと
である。説明上、これは各バスラインごとにドライバを
設けることによって達成される。その結果、各中継器の
接続は単一方向牲となる。好都合なことに、各中継器接
続ごとに信号流の方向をプログラムすることができる。
又、本発明の配列体は、そのセル22内のDD型フリップ
−フロップ65にクロック信号を分配するためのクロック
分配ネットワークも備えている。このクロック分配ネッ
トワークは、配列体のセルの各列に独立したタイミング
信号を与えるように列によって仕切られる。図10は、基
本配列体の各列ごとに１つのマルチプレクサ90を備えた
クロック分配ネットワークを示している。各マルチプレ
クサ90は、４つの入力と１つの出力を有している。マル
チプレクサへの４つの入力は、外部クロックと、論理定
数と、クロック分配ネットワークに隣接するエクスプレ
スバスと、列の最上部にあるセルの「Ａ」出力とであ
る。所与の列のマルチプレクサの出力は、所与の列の各
セル22のＤ型フリップ−フロップ65へクロック信号を与
える。
２つの構成ビットに応答して、各マルチプレクサは、
その４つの入力の１つから信号を選択し、この信号をク
ロック信号としてその列の各セルに与える。外部クロッ
ク入力は、配列体のいずれかの列又は全ての列に外部タ
イミング信号を接続できるようにする。論理定数入力
は、レジスタを含まない列に論理「０」を与えて消費電
力を減少するのに使用することができる。エクスプレス
バス入力は、外部クロックラインが一次クロックとして
使用されるときに多数の列に二次クロックを与えること
ができる。第４の入力である「Ａ」出力は、セルの１つ
の列にクロック信号を与えることができる。
図11は、配列体と入力／出力ポート92（以下、I/Oパ
ッドと称する）との間のインターフェイスを示すブロッ
ク図である。本発明によれば、各I/Oパッド92ごとに、
このインターフェイスは、入力バッファ94と、出力バッ
ファ96と、４入力マルチプレクサ98と、２つの２入力マ
ルチプレクサ100、102とを備えている。更に、基本配列
体の周囲には各I/Oパッドに専用とされた２つの隣接セ
ル22があり、その一方のセルは「入力」セル93としてそ
して他方のセルは「出力」セル95として各々専用にされ
る。
図11に示すように、出力バッファ96及び入力バッファ
94はどちらもI/Oパッド92に接続されている。入力バッ
ファ94は、入力セル93のエッジに面した「Ａ」入力を通
してこの入力セルを駆動する。出力セル95のエッジに面
した「Ａ」出力は、２−１マルチプレクサ102を経て出
力バッファ96に接続される。
インターフェイス論理は、プログラム可能な構成ビッ
トによって制御される。例えば、入力バッファ94のスレ
ッシュホールドレベルは、TTL又はCMOSのいずれかに選
択することができ、そして出力バッファのスリューレー
トは可変である。他の選択可能な機能としては、出力バ
ッファにおけるオープンコレクタ機能や、未使用のI/O
パッドのフローティングを防止するようにI/Oパッドの
プルアップトランジスタをイネーブルすることや、始動
時に全ての出力バッファを３状態とするように全体的に
オーバーライドすることが含まれる。
出力バッファ96は、２つの状態即ち「CONFIGURE（構
成）」モード又は「RUN（動作）」モードの一方にプロ
グラムすることができる。CONFIGUREモードにおいて
は、構成データを与える制御信号がマルチプレクサ102
を経て出力バッファ96に接続されると共に、マルチプレ
クサ100を経て出力バッファ96の３状態機能に制御信号
が接続される。RUNモードにおいては、出力セル95の
「Ａ」出力がマルチプレクサ102を経て出力バッファ96
に接続されると共に、マルチプレクサ98、100を経て出
力バッファ96の３状態機能に制御信号が接続される。
２つの構成ビットは、出力バッファ96の３状態機能を
制御するために４つの信号の１つを選択するようにマル
チプレクサ98を制御する。４つの制御信号の１つは論理
「０」であって、これは出力バッファ96の３状態機能を
オフにし、出力バッファがI/Oパッド92に送信を行える
ようにする（即ち、I/Oパッドは出力ポートとしてのみ
機能できる）。第２の制御信号は論理「１」であり、こ
れは出力バッファ96の３状態機能をオンにし、出力バッ
ファ96をI/Oパッド92から電気的に切り離す（即ち、I/O
パッドは入力ポートとしてのみ機能できる）。第３及び
第４の制御信号は、セル95に関連したローカル垂直及び
水平バスに送られる信号である。このバスに送られる信
号は、論理高レベルか低レベルのいずれかであり、上記
したようにI/Oパッドを制御するよう働く。
更に、I/Oパッド92に関連した各入力セル93及び各出
力セル95は、エクスプレスバスに直結される。図11に示
すように、出力セル95のエッジに面した「Ａ」入力及び
入力セル93のエッジに面した「Ａ」出力はエクスプレス
バス104、106に接続されている。これらのバスは、入力
／出力信号を配列体に送り込んだりそこから送り出した
りする迅速な手段を果たす。
本発明の論理セルは、その配列体を、レジスタを意図
した演算・論理用途に特に適したものとする。これは、
レジスタ及び半加算器（XOR及びNAND）を各セルの論理
ユニットに含ませることにより達成される。多数のセル
を相互接続しそして排他的オア及びナンド機能を繰り返
し実行することによりいかなる基本論理機能を実行する
こともできる。例えば、論理アンド、オア及びノア機能
を生じさせるためには、３つのセルの各々を図4Cに示す
状態に構成し、第１セルの「Ａ」出力が選択された
「Ａ」及び「Ｂ」入力の論理ナンドを与えそして「Ｂ」
出力がこれら「Ａ」及び「Ｂ」入力の排他的オア機能を
与えるようにすることができる。第１セルの「Ａ」及び
「Ｂ」出力は、第２セルの「Ａ」及び「Ｂ」入力に送ら
れる。第２セルの出力も同様に第３セルに接続される。
この相互接続構成により、第２セルの出力は、第１セル
の入力信号の排他的ノア機能及びノア機能を与え、そし
て第３セルの出力は、第１セルの入力のアンド機能及び
オア機能を与える。
本発明の上記説明から、多数の変更、修正及び改良が
容易に明らかであろう。バスネットワークに関連して他
の接続構成も使用できる。例えば、追加のバスを組み込
んで、３つおきに中継器を接続し、スーパーエクスプレ
スバスを形成することができる。更に、本発明のセル
は、異なったオペレーション又は異なった数のオペレー
ションを実行したり、或いは更に別の入力を受け入れた
りもしくは更に多くの出力を与えたりするように変更す
ることができる。特に重要なことは、各セルにおいてそ
の至近隣接セルと２つの次元で両方向に（即ち、北と
南、東と西に）接続が与えられたセルの二次元配列体に
ついて本発明を説明したが、付加的な次元において一方
向又は両方向に他の至近隣接セルとの接続を与えるよう
に上記接続パターンを拡張することができる。特に、付
加的な次元ごとに、二次元配列体の各セルが付加的な２
つの隣接セルを有し、故に、付加的な２つのＡ入力及び
２つのＢ入力（各セルから１つのＡ入力と１つのＢ入
力）と、付加的な２つのＡ出力及び２つのＢ出力（各セ
ルへの１つのＡ出力と１つのＢ出力）とを設けなければ
ならない。更に、好ましい実施例のセルは概念上平面に
配置されたが、配列体の一方のエッジのセル入力及び出
力を配列体の反対のエッジのセルの入力及び出力に接続
することもできる。例えば、二次元配列体において、配
列体の２つの対向端のセルを接続すると、概念上トロイ
ドとして見ることのできる配列体が形成される。
フロントページの続き (72)発明者 ホー ウオルフォード ダブリュー アメリカ合衆国 カリフォルニア州 95070 サラトガ グレン ブレイ ド ライヴ 20133 (72)発明者 ブラウダー エドワード エイチ アメリカ合衆国 カリフォルニア州 94025 メンロ パーク ヤーバ サン タ コート 13800 (56)参考文献 国際公開90／011648（ＷＯ，Ａ１) 国際公開90／011682（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/177

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラマブル論理配列体において、 複数の論理セルを具備し、上記配列体のエッジにあるも
    のを除く各セルは、その左（即ち西）に１つと、その右
    （即ち東）に１つと、その上（即ち北）に１つとそして
    その下（即ち南）に１つの、４つの至近隣接セルを有し
    ていて、これらの論理セルが行と列に整列された配列体
    を形成しており、各々のセルは、 その４つの至近隣接セル各々から２つずつの８つの入力
    と、 その４つの至近隣接セル各々へ２つずつの８つの出力
    と、 複数の制御ビットを記憶するための手段と、 上記８つの入力を第１及び第２の入力リードにマルチプ
    レクスするための手段であって、上記入力リードに接続
    される上記入力は上記記憶手段に記憶された制御ビット
    によって指定されるようなマルチプレクス手段と、 上記入力リードから信号を受信し、また、上記記憶手段
    に記憶された制御ビットを受信して、上記８つの出力に
    出力を発生するための論理手段と、を備え、 さらに上記配列体内で信号を伝送するためのバスネット
    ワークを具備し、該バスネットワークは、 上記セルにより形成された上記配列体の行及び列ごとに
    設けられた、ローカルバス、ターニングバス及びエクス
    プレスバスと、 上記バスを駆動するための中継手段であって、所定の行
    又は列の上記バスを仕切ってバスセグメントを形成する
    中継手段と、を備え、 各バスセグメントは、複数の上記論理セルに接続され
    る、ことを特徴とする論理配列体。
  2. 【請求項２】論理セルは各至近隣接セルから２つの入力
    のみを直接的に受け取り、各至近隣接セルへ２つの出力
    のみを直接的に与える請求項１に記載の論理配列体。
  3. 【請求項３】上記４つの至近隣接セルに関連した入力及
    び出力は機能的に等価である請求項１に記載の論理配列
    体。
  4. 【請求項４】上記論理手段は、１対のブールの論理関数
    を実行する請求項１に記載の論理配列体。
  5. 【請求項５】上記論理手段は、排他的オア及びナンド機
    能を実行する請求項１に記載の論理配列体。
  6. 【請求項６】上記論理手段は、フリップ−フロップ機能
    を実行する請求項１に記載の論理配列体。
  7. 【請求項７】上記論理手段は、一定の論理信号を少なく
    とも１つの出力に与える請求項１に記載の論理配列体。
  8. 【請求項８】上記マルチプレクス手段は、少なくとも４
    つの入力を各々有する第１及び第２のマルチプレクサを
    備え、第１のマルチプレクサへの上記４つの入力の各々
    は１つの異なる至近隣接セルから送られ、そして第２の
    マルチプレクサへの上記４つの入力の各々は該至近隣接
    セルからの異なる入力から送られる請求項１に記載の論
    理配列体。
  9. 【請求項９】上記論理手段は、２つの出力リードを有
    し、その一方は上記出力の４つへと広がりそしてその他
    方は他の４つの出力へと広がる請求項１に記載の論理配
    列体。
  10. 【請求項１０】上記セルの少なくとも３つは、その第１
    のセルの出力がその第２のセルの入力に接続されそして
    この第２のセルの出力が第３のセルの入力に接続される
    ようにして直列に接続され、これにより、各セルがその
    入力に対してその出力に排他的オア及び論理ナンド機能
    を与えるときに、上記第１のセルは、その入力の排他的
    オア及びナンドをその出力に与え、上記第２のセルは、
    上記第１のセルへの入力の排他的ノア及びノアをその出
    力に与え、そして上記第３のセルは、上記第１のセルへ
    の入力のアンド及びオアをその出力に与える請求項１に
    記載の論理配列体。
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