JP3462534B2 - プログラマブル論理回路および方法 - Google Patents
プログラマブル論理回路および方法Info
- Publication number
- JP3462534B2 JP3462534B2 JP21316193A JP21316193A JP3462534B2 JP 3462534 B2 JP3462534 B2 JP 3462534B2 JP 21316193 A JP21316193 A JP 21316193A JP 21316193 A JP21316193 A JP 21316193A JP 3462534 B2 JP3462534 B2 JP 3462534B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- line
- conductor
- logic
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般に論理回路、より
詳細にはプログラマブル論理回路および方法に関する。 【０００２】 【従来の技術】一般的なフィールド・プログラマブル論
理アレーは論理モジュールの行と列のアレーとして製作
され、それぞれは多数の基本的な論理動作を実行するよ
うに設計される。各論理モジュールは、関連する出力導
体に結合する出力と、関連する入力導体に結合する多数
の入力とを含む。 【０００３】アレー中の論理モジュールの入力および出
力導体は、一般にアレーの表面に指定の方法例えば列に
平行に、並列に配置される。次に経路線(routing lines
/tracks)は入力および出力導体に垂直に、論理モジュー
ルの行に平行に一般にグループすなわち「チャンネル」
として走る。 【０００４】低抵抗（「飛んだ」）状態に電気的にプロ
グラムすることのできるヒューズを、入力および出力導
体とこれに垂直な経路線との交差点に製作する。 【０００５】次に１つの論理モジュールの出力を他のモ
ジュールの入力に結合するには、対応する出力導体と経
路線の交差点にあるヒューズを飛ばすことによってその
出力導体と選択された経路線とを短絡し、次に対応する
入力導体と同じ経路線との交差点にあるヒューズを飛ば
すことによってその入力導体と経路線とを短絡する。 【０００６】 【発明が解決しようとする課題】高速、低電力のフィー
ルド・プログラマブル・ゲート・アレーを作る際の大き
な障害の１つは、この相互接続方式での容量、特にモジ
ュールの出力の容量が大きいことである。ある論理モジ
ュールの出力に容量が現れる原因は主として２つある。 【０００７】容量の第１の原因は、関連する出力導体と
経路線との交差点にあるヒューズが「飛ばず」、接続し
ないために生じる容量である（「飛んだ」ヒューズは主
として抵抗的であって、容量はごく小さいのが普通であ
る）。 【０００８】例えば、出力線がそれぞれ３０本の経路導
体を持つ６本のチャンネルと交差し、ヒューズが各交差
点にあれば、関連する論理モジュールの出力の容量は約
１８０個のヒューズの容量になる。それは一般に、所定
の出力線上にある「飛んだ」ヒューズの数は、「飛ばな
い」ヒューズの数に比べて小さいからである。 【０００９】モジュールの出力に容量ができる第２の理
由は、飛んだヒューズによって出力線に結合する任意の
経路線上にある飛ばないヒューズにある。 【００１０】例えば関連する出力線が、長さ方向に多数
の飛ばないヒューズを持つ経路線と１個の飛んだヒュー
ズで短絡すると（経路線は他の入力および出力線と交差
する）、それらの飛ばないヒューズもモジュール出力の
容量に追加されるからである。 【００１１】効果的なフィールド・プログラマブル論理
アレーを製作する際の別の障害は、絶縁装置から発生す
る。絶縁装置は、関連する導体上のヒューズをプログラ
ミング中に飛ばすために加える比較的高電圧から、論理
モジュールの入力と出力を守るために用いるものであ
る。 【００１２】この絶縁装置は、一般に入力または出力ポ
ートと対応する入力／出力導体との間に直列に接続す
る。出力導体上の「飛んだ」ヒューズの抵抗にこの絶縁
装置の抵抗が加わるので、ＲＣの積（抵抗×容量）が増
し、信号が更に遅れる。 【００１３】従って、従来のプログラマブル論理アレー
に固有の容量と抵抗の問題から起こる大きな欠点をなく
するための、プログラム可能な相互接続回路を改善する
方法が求められている。 【００１４】 【課題を解決するための手段】この発明では、それぞれ
少なくとも１本の入力導体を備える複数の論理モジュー
ルを含むプログラム可能な回路を提供する。最隣接導体
は選択された論理モジュールの出力回路に可溶的に結合
し、前記最隣接導体は最隣接論理モジュールの入力導体
と交差する。 【００１５】前記最隣接導体と前記最隣接論理モジュー
ルの入力導体との交差点にヒューズを設け、その間を電
気的に結合することができる。 【００１６】この発明は、従来のフィールド・プログラ
マブル論理アレーに固有の容量と抵抗の問題から発生す
る大きな欠点を除くものである。この発明により、限ら
れた数の飛ばないヒューズを長さ方向に備える短い導体
を用いて、最隣接論理モジュールを相互接続させること
ができる。 【００１７】更に従来のプログラマブル論理アレーで用
いられている絶縁トランジスタをなくすことにより、抵
抗負荷も減少し、相互接続導体の伝播遅れが最小にな
る。 【００１８】導体の容量と抵抗を減らすことにより、論
理モジュール自身にある最隣接経路を駆動する駆動器を
小さくすることができる。更にこの発明により、容量が
小さくなるためにチップ電力を減らすことができる。 【００１９】 【実施例】この発明の望ましい実施態様とその利点は、
図１−図３の図面を参照することによってよく理解でき
る。各図面の同じ部分および対応する部分は同じ数字で
表す。 【００２０】図１に、ｍ行ｎ列に配列した論理モジュー
ル１２のアレーを含む、フィールド・プログラマブル・
ゲート・アレー１０の一部を示す。プログラマブル・ゲ
ート・アレー１０の小部分の拡大を図２に示す。 【００２１】各論理モジュール１２は、各論理モジュー
ル１２の基本的な論理機能を実行する論理回路１４を含
む。論理回路１４は、電気的な論理信号を入力するｙ本
の導体１６に結合する。一般的なプログラマブル・ゲー
ト・アレーでは、各論理モジュール１２に２ないし３０
本の範囲 【数１】（すなわち、ｙ〜２−３０） の入力導体が結合する。 【００２２】隣接する論理モジュールの行との間には、
ｘ本の経路導体１８が走る（「チャンネル」内に）。経
路の数は構造によって異なり、一般的なプログラマブル
・ゲート・アレーでは、論理モジュール１２の隣接する
行の間には、１０ないし５０本の範囲 【数２】（すなわち、ｘ〜１０−５０） の経路導体１８がある。 【００２３】各論理モジュール１２の入力導体１６が隣
接するチャンネルの垂直な経路導体１８と交差するとこ
ろにヒューズ２０を設ける。ヒューズ２０を選択的に飛
ばすことにより、所定の入力導体１６を所定の経路導体
１８に結合することができる。 【００２４】また、各論理モジュール１２は、論理回路
１４の出力に結合する出力制御回路２２を含む。図１お
よび図２に示す実施態様では、出力制御回路は並列の駆
動器２４と２５のいずれかを選択するのに用いられ、駆
動器２４は高容量負荷を駆動することができ、駆動器２
５は低容量負荷を駆動する小さな駆動器である。 【００２５】図１および図２に示す実施態様では、各論
理モジュールは、対応する出力駆動器２４から絶縁トラ
ンジスタ２８を通して従来の高容量出力導体２６に結合
する。 【００２６】絶縁トランジスタ２８は、出力導体２６上
に配置したヒューズが飛んで高電圧がかかっている間、
駆動器２４の出力を保護する。 【００２７】図１に示すアレーでは、出力導体２６は論
理モジュール１２の各列に沿って走り、論理モジュール
の各列はｍ本の出力導体２６に関連する。別の実施態様
では、各論理モジュール１２は１本以上の従来の高容量
出力導体２６を備えてよく、従って各列に走る出力導体
の数は変わってよい。 【００２８】各出力導体２６が経路導体１８と交差する
ところでは、プログラミングの目的でヒューズ３０が配
置されており、選択された出力導体２６を選択された経
路導体１８に結合することができる。 【００２９】このようにして、選択されたヒューズ２０
を飛ばすことによって第１の所定のモジュール１２の所
望の入力導体１６を選択された経路導体１８に結合し、
次に選択されたヒューズ３０を飛ばすことによって第２
の所定の論理モジュールの出力導体２６を同じ選択され
た導体１８に結合することにより、１対の論理モジュー
ル１２を相互接続することができる。 【００３０】図１に示すアレー１０において、各出力導
体２６は多数の経路導体１８と交差するが接続はしない
（すなわち、ほとんどの経路導体１８との交差点のヒュ
ーズは飛ばない）。 【００３１】各出力導体２６上に配置された飛ばないヒ
ューズ２８は容量的なので、出力導体２６の容量負荷は
高く、従って駆動器２４は高い駆動能力が必要である。 【００３２】図１および図２に示す実施態様では、各論
理モジュール１２は最隣接導体３６を通して「最隣接モ
ジュール」に直接に接続することもできる。最隣接経路
は、所定のモジュール１２の所定の近辺すなわち距離内
に配置される他の論理モジュール１２に、所定の論理モ
ジュール１２の出力を直接（すなわち単独に）結合でき
る経路である。 【００３３】望ましい実施態様では、「最隣接」モジュ
ールは互いに比較的近接して配置されて（すなわち、短
距離だけ、またはアレー内の所定の行または列方向に少
数のモジュールだけ離れて）おり、「最隣接」導体３６
の長さは非常に短い。 【００３４】分かりやすくするために、図１では少数の
最隣接相互接続だけを示している。すなわちモジュール
（１，１）の出力からモジュール（１，２）の入力導体
１６への導体３６と、モジュール（２，１）の出力から
モジュール（１，２）の入力導体１６への導体３６と、
モジュール（２，１）の出力からモジュール（２，２）
の入力導体１６への導体３６と、モジュール（ｍ，１）
の出力からモジュール（ｍ，２）の入力導体１６への導
体３６である。 【００３５】図２に詳細に示すように、図示の実施態様
の各論理モジュール１２は、小さい方の駆動器２５と対
応する最隣接相互接続導体３６とにより、４個の「最隣
接モジュール」を直接に駆動することができる。 【００３６】最隣接導体３６は、対応するヒューズ３８
を飛ばすことによって駆動器２５の出力に選択的に結合
することができ、また対応するヒューズ４０によって最
隣接論理モジュール１２の入力に結合することができ
る。 【００３７】対応する駆動器２５に接続するためにヒュ
ーズ３８を選択的に飛ばす一般的な方法は、図３に示す
別の例示の実施態様において後で説明する。 【００３８】図２において、「最隣接」論理モジュール
１２は、アレー１０内の選択された論理モジュールの垂
直および水平方向にすぐ隣接する論理モジュールであ
る。図２では選択された論理モジュールをＬＭ（ｒ，
１）と表しており、これは図１に示したアレー構成の中
のｒ行１列に配置されている。 【００３９】垂直方向の最隣接モジュールは、同じ列
（すなわちｌ列）のすぐ前の行（すなわちｒ−１行）と
次の行（すなわちｒ＋１行）にある。水平方向の最隣接
モジュールは、同じ行（すなわちｒ行）のすぐ前の列
（すなわちｌ−１列）とすぐ後の列（ｌ＋１列）にあ
る。 【００４０】別の実施態様で、最隣接モジュールはある
論理モジュール１２の付近にある別の論理モジュール１
２を含んでよいことも重要である。例えば、ある論理モ
ジュール１２の列または行方向に１つ以上離れた位置に
ある論理モジュール１２も最隣接モジュールと考えてよ
く、そこへも相互接続線３６が直接走ってよい。 【００４１】最隣接導体３６により、比較的短い導体３
６を用いて論理モジュール１２を直接に接続することが
できる。 【００４２】導体３６が短く、またある導体３６の長さ
方向に配置されるヒューズの数は１つの最隣接モジュー
ル１２の入力導体１６との交差点にあるものに限られる
ので、容量は小さくなる。更に導体３６を直接駆動する
ことにより絶縁トランジスタ３６の抵抗がなくなるの
で、駆動器２５の負荷は更に減る。 【００４３】駆動回路２５の電流駆動能力と大きさはこ
れに伴って小さくなり、導体３６方向の伝播遅れもまた
小さくなる。 【００４４】図３は図２に示す最隣接方式の別の実施態
様を示し、選択的にヒューズ３８を飛ばすことによって
最隣接相互接続を行う方式を示す。 【００４５】図３に示す別の実施態様では、駆動器２４
と２５を直列に接続することにより、高容量駆動能力が
得られる。最隣接相互接続導体３６は駆動器２５の出力
に直接結合し、高容量導体２６は駆動器２４の出力に結
合する。 【００４６】図３に示す実施態様では、アドレス線４２
ａ−４２ｄ、プログラミング電圧線４４、絶縁トランジ
スタ４６を用いて最隣接相互接続を行う。例として論理
モジュールＬＭ（ｒ，ｌ）と論理モジュールＬＭ（ｒ，
ｌ＋１）の相互接続を示す。 【００４７】この例において、アドレス電圧ＡＤＤＲ１
をアドレス線４２ｂに与え、対応する絶縁トランジスタ
４６ｂを通して、線４４上のプログラミング電圧Ｖprgm
を最隣接相互接続線３６ｂに結合する。 【００４８】論理モジュールＬＭ（ｒ，ｌ）の出力制御
回路２２により駆動器２５に電流が流れ、駆動器２５の
出力と最隣接相互接続線３６ｂとの間のヒューズ３８ｂ
において電圧降下が発生する。この電圧によりヒューズ
３８ｂが飛び、駆動器２５の出力と最隣接導体３６ｂと
の間の所要の接続が行われる。 【００４９】次に選択された入力導体１６の電圧を下げ
て、対応するヒューズ４０に電圧をかける。この電圧に
よってヒューズ４０が飛び、論理モジュールＬＭ（ｒ，
ｌ＋１）の選択された導体１６ｂと最隣接導体３６ｂと
が接続する。必要があれば、同じ手順で残りの最隣接モ
ジュールを接続する。 【００５０】この発明とその利点について詳細を説明し
たが、特許請求の範囲で定義した精神と範囲から逸れる
ことなく各種の変更、代替、改造ができることを理解し
なければならない。 【００５１】以上の説明に関して更に以下の項を開示す
る。 （１） 少なくとも１本の入力導体を備える複数の論理
モジュールと、最隣接論理モジュールの前記入力導体と
交差して、選択された前記論理モジュールの出力回路に
可溶的に結合する最隣接導体と、前記最隣接導体と前記
最隣接論理モジュールの前記入力導体との前記交差点に
配置し、その間を選択的に電気的に結合するヒューズ
と、を備える、プログラム可能な回路。 【００５２】（２） 前記複数の論理モジュールは、論
理モジュールの行と列のアレーに配置される、第１項記
載のプログラム可能な回路。 （３） 前記最隣接論理モジュールは、前記アレー中の
前記行にある前記選択された論理モジュールに隣接す
る、第２項記載のプログラム可能な回路。 （４） 前記最隣接論理モジュールは、前記アレー中の
前記列にある前記選択された論理モジュールに隣接す
る、第２項記載のプログラム可能な回路。 【００５３】（５） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体に交差する第２の最隣接導体と、
ただし前記第２の最隣接論理モジュールと前記選択され
た論理モジュールは前記アレー中の選択された前記列に
あるものであり、前記第２の最隣接導体と前記第２の最
隣接論理モジュールの前記入力導体との交差点に配置
し、その間を選択的に電気的に結合する第２ヒューズ
と、を更に備える、第３項記載のプログラム可能な回
路。 【００５４】（６） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体とに交差する第２の最隣接導体
と、ただし前記第２の最隣接論理モジュールと前記選択
された論理モジュールは前記アレー中の前記行にあるも
のであり、前記第２の最隣接導体と前記第２の最隣接論
理モジュールの前記入力導体との交差点に配置し、その
間を選択的に電気的に結合する第２ヒューズと、を更に
備える、第３項記載のプログラム可能な回路。 【００５５】（７） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体に交差する第２の最隣接導体と、
ただし前記第２の最隣接論理モジュールは前記アレー中
の前記列にある前記選択された論理モジュールに隣接す
るものであり、前記第２の最隣接導体と前記第２の最隣
接論理モジュールの前記入力導体との交差点に配置し、
その間を選択的に電気的に結合する第２ヒューズと、を
更に備える、第４項記載のプログラム可能な回路。 【００５６】（８） それぞれ少なくとも１つの入力線
と出力回路を備える複数の論理モジュールと、対応する
前記論理モジュールの出力回路に、関連する絶縁装置を
通して結合する複数の第１出力線と、前記第１出力線と
前記入力線とに対して、ある角度で形成する複数の経路
線と、前記第１出力線と少なくともいくつかの前記経路
線との交差点に配置した複数の第２ヒューズと、選択さ
れた前記論理モジュールの前記出力回路に結合し、選択
された前記入力線の１つに対して、ある角度で配置した
直接線であって、前記直接線と選択された入力線との交
差点にヒューズを設けたものと、を備える、フィールド
・プログラマブル論理アレー。 【００５７】（９） 前記選択された論理モジュールの
前記出力回路は、前記直接線に結合する第１駆動出力
と、前記対応する第１出力線に前記関連する絶縁装置を
通して結合する第２駆動器とを含む、第８項記載のプロ
グラマブル論理アレー。 （１０） 前記第２駆動器の電流駆動は前記第１駆動器
の電流駆動より大きい、第９項記載のプログラマブル論
理アレー。 （１１） 前記関連する絶縁装置は電界効果トランジス
タを備える、第８項記載のプログラマブル論理アレー。 （１２） 前記選択された論理回路の前記出力回路に結
合し、第２の選択された前記入力線に対して、ある角度
で配置する第２直接線であって、前記第２直接線と前記
第２の選択された前記入力線との交差点にヒューズを設
けたものを更に備える、第８項記載のプログラマブル論
理アレー。 【００５８】（１３） 出力を備える第１論理回路と、
前記第１論理回路の前記出力に絶縁装置を通して結合す
る第１出力線と、前記第１回路の前記出力に直接に接続
する第２出力線と、入力線を備える第２論理回路と、前
記第１出力線と前記第２回路の前記入力線とに交差する
経路線と、前記経路線と前記第１出力線との交差点に配
置してその間を選択的に電気的に接続する第１ヒューズ
と、前記経路線と前記第２回路の前記入力線との交差点
に配置してその間を選択的に電気的に接続する第２ヒュ
ーズと、前記第２出力線と交差する入力線を備える第３
回路と、前記第３回路の前記入力線と前記第２出力線と
の交差点に配置してその間を選択的に電気的に接続する
３ヒューズと、を備える、プログラム可能な回路。 【００５９】（１４） 前記第３回路は前記第１回路の
最隣接回路を備える、第１３項記載のプログラム可能な
回路。 （１５） 前記第２出力線と交差する入力線を備える第
４回路と、前記第２出力線と前記第４回路の前記入力線
との交差点に配置してその間を選択的に電気的に接続す
る第４ヒューズと、を更に備える、第１３項記載のプロ
グラム可能な回路。 （１６） 前記絶縁装置は、前記第１出力線と前記第１
回路の前記出力とを結合する電流路と、前記電流路を流
れる電流を制御するための制御端子とを含む、第１３項
記載のプログラム可能な回路。 【００６０】（１７） 前記絶縁装置は電界効果トラン
ジスタを備える、第１６項記載のプログラム可能な回
路。 （１８） 前記第１回路は論理モジュールを備える、第
１３項記載の回路。 （１９） 前記第２および第３回路は論理モジュールを
備える、第１３項記載の回路。 【００６１】（２０） それぞれ少なくとも１本の入力
導体１６を備える、複数の論理モジュール１２を含むプ
ログラム可能な回路１０を提供する。最隣接導体３６が
選択された論理モジュール１２の出力回路２５に可溶的
に結合し、前記最隣接導体３６は最隣接論理モジュール
１２の前記入力導体１６と交差する。前記最隣接導体３
６と前記最隣接論理モジュール１２の前記入力導体１６
との交差点にヒューズ４０を設け、その間を選択的に電
気的に結合する。
詳細にはプログラマブル論理回路および方法に関する。 【０００２】 【従来の技術】一般的なフィールド・プログラマブル論
理アレーは論理モジュールの行と列のアレーとして製作
され、それぞれは多数の基本的な論理動作を実行するよ
うに設計される。各論理モジュールは、関連する出力導
体に結合する出力と、関連する入力導体に結合する多数
の入力とを含む。 【０００３】アレー中の論理モジュールの入力および出
力導体は、一般にアレーの表面に指定の方法例えば列に
平行に、並列に配置される。次に経路線(routing lines
/tracks)は入力および出力導体に垂直に、論理モジュー
ルの行に平行に一般にグループすなわち「チャンネル」
として走る。 【０００４】低抵抗（「飛んだ」）状態に電気的にプロ
グラムすることのできるヒューズを、入力および出力導
体とこれに垂直な経路線との交差点に製作する。 【０００５】次に１つの論理モジュールの出力を他のモ
ジュールの入力に結合するには、対応する出力導体と経
路線の交差点にあるヒューズを飛ばすことによってその
出力導体と選択された経路線とを短絡し、次に対応する
入力導体と同じ経路線との交差点にあるヒューズを飛ば
すことによってその入力導体と経路線とを短絡する。 【０００６】 【発明が解決しようとする課題】高速、低電力のフィー
ルド・プログラマブル・ゲート・アレーを作る際の大き
な障害の１つは、この相互接続方式での容量、特にモジ
ュールの出力の容量が大きいことである。ある論理モジ
ュールの出力に容量が現れる原因は主として２つある。 【０００７】容量の第１の原因は、関連する出力導体と
経路線との交差点にあるヒューズが「飛ばず」、接続し
ないために生じる容量である（「飛んだ」ヒューズは主
として抵抗的であって、容量はごく小さいのが普通であ
る）。 【０００８】例えば、出力線がそれぞれ３０本の経路導
体を持つ６本のチャンネルと交差し、ヒューズが各交差
点にあれば、関連する論理モジュールの出力の容量は約
１８０個のヒューズの容量になる。それは一般に、所定
の出力線上にある「飛んだ」ヒューズの数は、「飛ばな
い」ヒューズの数に比べて小さいからである。 【０００９】モジュールの出力に容量ができる第２の理
由は、飛んだヒューズによって出力線に結合する任意の
経路線上にある飛ばないヒューズにある。 【００１０】例えば関連する出力線が、長さ方向に多数
の飛ばないヒューズを持つ経路線と１個の飛んだヒュー
ズで短絡すると（経路線は他の入力および出力線と交差
する）、それらの飛ばないヒューズもモジュール出力の
容量に追加されるからである。 【００１１】効果的なフィールド・プログラマブル論理
アレーを製作する際の別の障害は、絶縁装置から発生す
る。絶縁装置は、関連する導体上のヒューズをプログラ
ミング中に飛ばすために加える比較的高電圧から、論理
モジュールの入力と出力を守るために用いるものであ
る。 【００１２】この絶縁装置は、一般に入力または出力ポ
ートと対応する入力／出力導体との間に直列に接続す
る。出力導体上の「飛んだ」ヒューズの抵抗にこの絶縁
装置の抵抗が加わるので、ＲＣの積（抵抗×容量）が増
し、信号が更に遅れる。 【００１３】従って、従来のプログラマブル論理アレー
に固有の容量と抵抗の問題から起こる大きな欠点をなく
するための、プログラム可能な相互接続回路を改善する
方法が求められている。 【００１４】 【課題を解決するための手段】この発明では、それぞれ
少なくとも１本の入力導体を備える複数の論理モジュー
ルを含むプログラム可能な回路を提供する。最隣接導体
は選択された論理モジュールの出力回路に可溶的に結合
し、前記最隣接導体は最隣接論理モジュールの入力導体
と交差する。 【００１５】前記最隣接導体と前記最隣接論理モジュー
ルの入力導体との交差点にヒューズを設け、その間を電
気的に結合することができる。 【００１６】この発明は、従来のフィールド・プログラ
マブル論理アレーに固有の容量と抵抗の問題から発生す
る大きな欠点を除くものである。この発明により、限ら
れた数の飛ばないヒューズを長さ方向に備える短い導体
を用いて、最隣接論理モジュールを相互接続させること
ができる。 【００１７】更に従来のプログラマブル論理アレーで用
いられている絶縁トランジスタをなくすことにより、抵
抗負荷も減少し、相互接続導体の伝播遅れが最小にな
る。 【００１８】導体の容量と抵抗を減らすことにより、論
理モジュール自身にある最隣接経路を駆動する駆動器を
小さくすることができる。更にこの発明により、容量が
小さくなるためにチップ電力を減らすことができる。 【００１９】 【実施例】この発明の望ましい実施態様とその利点は、
図１−図３の図面を参照することによってよく理解でき
る。各図面の同じ部分および対応する部分は同じ数字で
表す。 【００２０】図１に、ｍ行ｎ列に配列した論理モジュー
ル１２のアレーを含む、フィールド・プログラマブル・
ゲート・アレー１０の一部を示す。プログラマブル・ゲ
ート・アレー１０の小部分の拡大を図２に示す。 【００２１】各論理モジュール１２は、各論理モジュー
ル１２の基本的な論理機能を実行する論理回路１４を含
む。論理回路１４は、電気的な論理信号を入力するｙ本
の導体１６に結合する。一般的なプログラマブル・ゲー
ト・アレーでは、各論理モジュール１２に２ないし３０
本の範囲 【数１】（すなわち、ｙ〜２−３０） の入力導体が結合する。 【００２２】隣接する論理モジュールの行との間には、
ｘ本の経路導体１８が走る（「チャンネル」内に）。経
路の数は構造によって異なり、一般的なプログラマブル
・ゲート・アレーでは、論理モジュール１２の隣接する
行の間には、１０ないし５０本の範囲 【数２】（すなわち、ｘ〜１０−５０） の経路導体１８がある。 【００２３】各論理モジュール１２の入力導体１６が隣
接するチャンネルの垂直な経路導体１８と交差するとこ
ろにヒューズ２０を設ける。ヒューズ２０を選択的に飛
ばすことにより、所定の入力導体１６を所定の経路導体
１８に結合することができる。 【００２４】また、各論理モジュール１２は、論理回路
１４の出力に結合する出力制御回路２２を含む。図１お
よび図２に示す実施態様では、出力制御回路は並列の駆
動器２４と２５のいずれかを選択するのに用いられ、駆
動器２４は高容量負荷を駆動することができ、駆動器２
５は低容量負荷を駆動する小さな駆動器である。 【００２５】図１および図２に示す実施態様では、各論
理モジュールは、対応する出力駆動器２４から絶縁トラ
ンジスタ２８を通して従来の高容量出力導体２６に結合
する。 【００２６】絶縁トランジスタ２８は、出力導体２６上
に配置したヒューズが飛んで高電圧がかかっている間、
駆動器２４の出力を保護する。 【００２７】図１に示すアレーでは、出力導体２６は論
理モジュール１２の各列に沿って走り、論理モジュール
の各列はｍ本の出力導体２６に関連する。別の実施態様
では、各論理モジュール１２は１本以上の従来の高容量
出力導体２６を備えてよく、従って各列に走る出力導体
の数は変わってよい。 【００２８】各出力導体２６が経路導体１８と交差する
ところでは、プログラミングの目的でヒューズ３０が配
置されており、選択された出力導体２６を選択された経
路導体１８に結合することができる。 【００２９】このようにして、選択されたヒューズ２０
を飛ばすことによって第１の所定のモジュール１２の所
望の入力導体１６を選択された経路導体１８に結合し、
次に選択されたヒューズ３０を飛ばすことによって第２
の所定の論理モジュールの出力導体２６を同じ選択され
た導体１８に結合することにより、１対の論理モジュー
ル１２を相互接続することができる。 【００３０】図１に示すアレー１０において、各出力導
体２６は多数の経路導体１８と交差するが接続はしない
（すなわち、ほとんどの経路導体１８との交差点のヒュ
ーズは飛ばない）。 【００３１】各出力導体２６上に配置された飛ばないヒ
ューズ２８は容量的なので、出力導体２６の容量負荷は
高く、従って駆動器２４は高い駆動能力が必要である。 【００３２】図１および図２に示す実施態様では、各論
理モジュール１２は最隣接導体３６を通して「最隣接モ
ジュール」に直接に接続することもできる。最隣接経路
は、所定のモジュール１２の所定の近辺すなわち距離内
に配置される他の論理モジュール１２に、所定の論理モ
ジュール１２の出力を直接（すなわち単独に）結合でき
る経路である。 【００３３】望ましい実施態様では、「最隣接」モジュ
ールは互いに比較的近接して配置されて（すなわち、短
距離だけ、またはアレー内の所定の行または列方向に少
数のモジュールだけ離れて）おり、「最隣接」導体３６
の長さは非常に短い。 【００３４】分かりやすくするために、図１では少数の
最隣接相互接続だけを示している。すなわちモジュール
（１，１）の出力からモジュール（１，２）の入力導体
１６への導体３６と、モジュール（２，１）の出力から
モジュール（１，２）の入力導体１６への導体３６と、
モジュール（２，１）の出力からモジュール（２，２）
の入力導体１６への導体３６と、モジュール（ｍ，１）
の出力からモジュール（ｍ，２）の入力導体１６への導
体３６である。 【００３５】図２に詳細に示すように、図示の実施態様
の各論理モジュール１２は、小さい方の駆動器２５と対
応する最隣接相互接続導体３６とにより、４個の「最隣
接モジュール」を直接に駆動することができる。 【００３６】最隣接導体３６は、対応するヒューズ３８
を飛ばすことによって駆動器２５の出力に選択的に結合
することができ、また対応するヒューズ４０によって最
隣接論理モジュール１２の入力に結合することができ
る。 【００３７】対応する駆動器２５に接続するためにヒュ
ーズ３８を選択的に飛ばす一般的な方法は、図３に示す
別の例示の実施態様において後で説明する。 【００３８】図２において、「最隣接」論理モジュール
１２は、アレー１０内の選択された論理モジュールの垂
直および水平方向にすぐ隣接する論理モジュールであ
る。図２では選択された論理モジュールをＬＭ（ｒ，
１）と表しており、これは図１に示したアレー構成の中
のｒ行１列に配置されている。 【００３９】垂直方向の最隣接モジュールは、同じ列
（すなわちｌ列）のすぐ前の行（すなわちｒ−１行）と
次の行（すなわちｒ＋１行）にある。水平方向の最隣接
モジュールは、同じ行（すなわちｒ行）のすぐ前の列
（すなわちｌ−１列）とすぐ後の列（ｌ＋１列）にあ
る。 【００４０】別の実施態様で、最隣接モジュールはある
論理モジュール１２の付近にある別の論理モジュール１
２を含んでよいことも重要である。例えば、ある論理モ
ジュール１２の列または行方向に１つ以上離れた位置に
ある論理モジュール１２も最隣接モジュールと考えてよ
く、そこへも相互接続線３６が直接走ってよい。 【００４１】最隣接導体３６により、比較的短い導体３
６を用いて論理モジュール１２を直接に接続することが
できる。 【００４２】導体３６が短く、またある導体３６の長さ
方向に配置されるヒューズの数は１つの最隣接モジュー
ル１２の入力導体１６との交差点にあるものに限られる
ので、容量は小さくなる。更に導体３６を直接駆動する
ことにより絶縁トランジスタ３６の抵抗がなくなるの
で、駆動器２５の負荷は更に減る。 【００４３】駆動回路２５の電流駆動能力と大きさはこ
れに伴って小さくなり、導体３６方向の伝播遅れもまた
小さくなる。 【００４４】図３は図２に示す最隣接方式の別の実施態
様を示し、選択的にヒューズ３８を飛ばすことによって
最隣接相互接続を行う方式を示す。 【００４５】図３に示す別の実施態様では、駆動器２４
と２５を直列に接続することにより、高容量駆動能力が
得られる。最隣接相互接続導体３６は駆動器２５の出力
に直接結合し、高容量導体２６は駆動器２４の出力に結
合する。 【００４６】図３に示す実施態様では、アドレス線４２
ａ−４２ｄ、プログラミング電圧線４４、絶縁トランジ
スタ４６を用いて最隣接相互接続を行う。例として論理
モジュールＬＭ（ｒ，ｌ）と論理モジュールＬＭ（ｒ，
ｌ＋１）の相互接続を示す。 【００４７】この例において、アドレス電圧ＡＤＤＲ１
をアドレス線４２ｂに与え、対応する絶縁トランジスタ
４６ｂを通して、線４４上のプログラミング電圧Ｖprgm
を最隣接相互接続線３６ｂに結合する。 【００４８】論理モジュールＬＭ（ｒ，ｌ）の出力制御
回路２２により駆動器２５に電流が流れ、駆動器２５の
出力と最隣接相互接続線３６ｂとの間のヒューズ３８ｂ
において電圧降下が発生する。この電圧によりヒューズ
３８ｂが飛び、駆動器２５の出力と最隣接導体３６ｂと
の間の所要の接続が行われる。 【００４９】次に選択された入力導体１６の電圧を下げ
て、対応するヒューズ４０に電圧をかける。この電圧に
よってヒューズ４０が飛び、論理モジュールＬＭ（ｒ，
ｌ＋１）の選択された導体１６ｂと最隣接導体３６ｂと
が接続する。必要があれば、同じ手順で残りの最隣接モ
ジュールを接続する。 【００５０】この発明とその利点について詳細を説明し
たが、特許請求の範囲で定義した精神と範囲から逸れる
ことなく各種の変更、代替、改造ができることを理解し
なければならない。 【００５１】以上の説明に関して更に以下の項を開示す
る。 （１） 少なくとも１本の入力導体を備える複数の論理
モジュールと、最隣接論理モジュールの前記入力導体と
交差して、選択された前記論理モジュールの出力回路に
可溶的に結合する最隣接導体と、前記最隣接導体と前記
最隣接論理モジュールの前記入力導体との前記交差点に
配置し、その間を選択的に電気的に結合するヒューズ
と、を備える、プログラム可能な回路。 【００５２】（２） 前記複数の論理モジュールは、論
理モジュールの行と列のアレーに配置される、第１項記
載のプログラム可能な回路。 （３） 前記最隣接論理モジュールは、前記アレー中の
前記行にある前記選択された論理モジュールに隣接す
る、第２項記載のプログラム可能な回路。 （４） 前記最隣接論理モジュールは、前記アレー中の
前記列にある前記選択された論理モジュールに隣接す
る、第２項記載のプログラム可能な回路。 【００５３】（５） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体に交差する第２の最隣接導体と、
ただし前記第２の最隣接論理モジュールと前記選択され
た論理モジュールは前記アレー中の選択された前記列に
あるものであり、前記第２の最隣接導体と前記第２の最
隣接論理モジュールの前記入力導体との交差点に配置
し、その間を選択的に電気的に結合する第２ヒューズ
と、を更に備える、第３項記載のプログラム可能な回
路。 【００５４】（６） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体とに交差する第２の最隣接導体
と、ただし前記第２の最隣接論理モジュールと前記選択
された論理モジュールは前記アレー中の前記行にあるも
のであり、前記第２の最隣接導体と前記第２の最隣接論
理モジュールの前記入力導体との交差点に配置し、その
間を選択的に電気的に結合する第２ヒューズと、を更に
備える、第３項記載のプログラム可能な回路。 【００５５】（７） 前記選択された論理モジュールの
前記出力回路に可溶的に結合し、第２の最隣接論理モジ
ュールの前記入力導体に交差する第２の最隣接導体と、
ただし前記第２の最隣接論理モジュールは前記アレー中
の前記列にある前記選択された論理モジュールに隣接す
るものであり、前記第２の最隣接導体と前記第２の最隣
接論理モジュールの前記入力導体との交差点に配置し、
その間を選択的に電気的に結合する第２ヒューズと、を
更に備える、第４項記載のプログラム可能な回路。 【００５６】（８） それぞれ少なくとも１つの入力線
と出力回路を備える複数の論理モジュールと、対応する
前記論理モジュールの出力回路に、関連する絶縁装置を
通して結合する複数の第１出力線と、前記第１出力線と
前記入力線とに対して、ある角度で形成する複数の経路
線と、前記第１出力線と少なくともいくつかの前記経路
線との交差点に配置した複数の第２ヒューズと、選択さ
れた前記論理モジュールの前記出力回路に結合し、選択
された前記入力線の１つに対して、ある角度で配置した
直接線であって、前記直接線と選択された入力線との交
差点にヒューズを設けたものと、を備える、フィールド
・プログラマブル論理アレー。 【００５７】（９） 前記選択された論理モジュールの
前記出力回路は、前記直接線に結合する第１駆動出力
と、前記対応する第１出力線に前記関連する絶縁装置を
通して結合する第２駆動器とを含む、第８項記載のプロ
グラマブル論理アレー。 （１０） 前記第２駆動器の電流駆動は前記第１駆動器
の電流駆動より大きい、第９項記載のプログラマブル論
理アレー。 （１１） 前記関連する絶縁装置は電界効果トランジス
タを備える、第８項記載のプログラマブル論理アレー。 （１２） 前記選択された論理回路の前記出力回路に結
合し、第２の選択された前記入力線に対して、ある角度
で配置する第２直接線であって、前記第２直接線と前記
第２の選択された前記入力線との交差点にヒューズを設
けたものを更に備える、第８項記載のプログラマブル論
理アレー。 【００５８】（１３） 出力を備える第１論理回路と、
前記第１論理回路の前記出力に絶縁装置を通して結合す
る第１出力線と、前記第１回路の前記出力に直接に接続
する第２出力線と、入力線を備える第２論理回路と、前
記第１出力線と前記第２回路の前記入力線とに交差する
経路線と、前記経路線と前記第１出力線との交差点に配
置してその間を選択的に電気的に接続する第１ヒューズ
と、前記経路線と前記第２回路の前記入力線との交差点
に配置してその間を選択的に電気的に接続する第２ヒュ
ーズと、前記第２出力線と交差する入力線を備える第３
回路と、前記第３回路の前記入力線と前記第２出力線と
の交差点に配置してその間を選択的に電気的に接続する
３ヒューズと、を備える、プログラム可能な回路。 【００５９】（１４） 前記第３回路は前記第１回路の
最隣接回路を備える、第１３項記載のプログラム可能な
回路。 （１５） 前記第２出力線と交差する入力線を備える第
４回路と、前記第２出力線と前記第４回路の前記入力線
との交差点に配置してその間を選択的に電気的に接続す
る第４ヒューズと、を更に備える、第１３項記載のプロ
グラム可能な回路。 （１６） 前記絶縁装置は、前記第１出力線と前記第１
回路の前記出力とを結合する電流路と、前記電流路を流
れる電流を制御するための制御端子とを含む、第１３項
記載のプログラム可能な回路。 【００６０】（１７） 前記絶縁装置は電界効果トラン
ジスタを備える、第１６項記載のプログラム可能な回
路。 （１８） 前記第１回路は論理モジュールを備える、第
１３項記載の回路。 （１９） 前記第２および第３回路は論理モジュールを
備える、第１３項記載の回路。 【００６１】（２０） それぞれ少なくとも１本の入力
導体１６を備える、複数の論理モジュール１２を含むプ
ログラム可能な回路１０を提供する。最隣接導体３６が
選択された論理モジュール１２の出力回路２５に可溶的
に結合し、前記最隣接導体３６は最隣接論理モジュール
１２の前記入力導体１６と交差する。前記最隣接導体３
６と前記最隣接論理モジュール１２の前記入力導体１６
との交差点にヒューズ４０を設け、その間を選択的に電
気的に結合する。
【図面の簡単な説明】
この発明とその利点をよりよく理解するため、以下の図
面と共に詳細な説明を参照されたい。 【図１】この発明の実施態様におけるフィールド・プロ
グラマブル論理アレーの電気的な略図。 【図２】図１に示すアレーの選択されたモジュール間の
最隣接接続方式を示す電気的な略図。 【図３】図２に示す最隣接接続方式の別の実施態様を示
す電気的な略図。 【符号の説明】 １０ フィールド・プログラマブル・ゲート
・アレー １２ 論理モジュール １４ 論理回路 １６ 入力導体 １８ 経路導体 ２０，３０，３８，４０ ヒューズ ２２ 出力制御回路 ２４，２５ 駆動器 ２６ 出力導体 ２８ 絶縁トランジスタ ３６ 最隣接導体 ４２ アドレス線 ４４ プログラミング電圧線
面と共に詳細な説明を参照されたい。 【図１】この発明の実施態様におけるフィールド・プロ
グラマブル論理アレーの電気的な略図。 【図２】図１に示すアレーの選択されたモジュール間の
最隣接接続方式を示す電気的な略図。 【図３】図２に示す最隣接接続方式の別の実施態様を示
す電気的な略図。 【符号の説明】 １０ フィールド・プログラマブル・ゲート
・アレー １２ 論理モジュール １４ 論理回路 １６ 入力導体 １８ 経路導体 ２０，３０，３８，４０ ヒューズ ２２ 出力制御回路 ２４，２５ 駆動器 ２６ 出力導体 ２８ 絶縁トランジスタ ３６ 最隣接導体 ４２ アドレス線 ４４ プログラミング電圧線
フロントページの続き
(72)発明者 ジェフリィ エイ．ニーハウス
アメリカ合衆国テキサス州ダラス，キュ
ートシャー レーン 4032
(72)発明者 ダニエル ディー．エドモンドソン
アメリカ合衆国テキサス州キャロルト
ン，バークレイ 1518
(56)参考文献 特開 平３−83412（ＪＰ，Ａ)
特開 平３−158019（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 プログラマブル論理アレーであって、 前記プログラマブル論理アレー上を走る複数の出力接続
線と、 前記複数の出力接続線に平行に配置された複数の入力接
続線と、 前記複数の出力接続線と前記複数の入力接続線に交差す
るように前記プログラマブル論理アレー上を走る相互接
続線と、 前記複数の出力接続線と前記複数の入力接続線が前記相
互接続線と交差する位置に配置された複数の第１のプロ
グラマブルリンクと、 行と列状に配置された複数の論理素子であって、各論理
素子が、複数の入力線と、前記出力線と前記相互接続線
のうちの少なくともひとつを駆動可能な電流を与える高
容量出力駆動器に接続された高容量出力線と、前記高容
量出力駆動器の出力よりも小さな駆動容量を有する低容
量出力駆動器に接続された低容量出力線とを有する前記
複数の論理素子と、 前記入力接続線と前記論理素子の入力線が交差する位置
に配置された複数の第２のプログラマブルリンクと、 出力接続線と前記論理素子の前記高容量出力線が交差す
る位置に配置された第３のプログラマブルリンクと、 前記論理素子の前記低容量出力線から前記論理素子と異
なる論理素子の入力線に延びた少なくとも１つの局所相
互接続線と、 前記局所相互接続線と前記低容量出力線が交差する位置
に配置された第４のプログラマブルリンクとを有する前
記プログラマブル論理アレー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US93682292A | 1992-08-28 | 1992-08-28 | |
| US936822 | 1992-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077417A JPH077417A (ja) | 1995-01-10 |
| JP3462534B2 true JP3462534B2 (ja) | 2003-11-05 |
Family
ID=25469118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21316193A Expired - Fee Related JP3462534B2 (ja) | 1992-08-28 | 1993-08-27 | プログラマブル論理回路および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428304A (ja) |
| JP (1) | JP3462534B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5537056A (en) * | 1994-09-30 | 1996-07-16 | Actel Corporation | Antifuse-based FPGA architecture without high-voltage isolation transistors |
| US6294927B1 (en) | 2000-06-16 | 2001-09-25 | Chip Express (Israel) Ltd | Configurable cell for customizable logic array device |
| US6879519B1 (en) * | 2004-07-30 | 2005-04-12 | Micron Technology, Inc. | Non-volatile programmable fuse apparatus in a memory device |
| ITBO20110691A1 (it) | 2011-12-02 | 2013-06-03 | Ativa | Linea e procedimento di imbottigliamento in ciclo continuo di contenitori in materiale termoplastico. |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642487A (en) * | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
| US4829203A (en) * | 1988-04-20 | 1989-05-09 | Texas Instruments Incorporated | Integrated programmable bit circuit with minimal power requirement |
| GB8906145D0 (en) * | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
| US5210448A (en) * | 1990-06-13 | 1993-05-11 | Ricoh Company, Ltd. | Programmable logic device |
| US5144166A (en) * | 1990-11-02 | 1992-09-01 | Concurrent Logic, Inc. | Programmable logic cell and array |
| US5338984A (en) * | 1991-08-29 | 1994-08-16 | National Semiconductor Corp. | Local and express diagonal busses in a configurable logic array |
-
1993
- 1993-08-27 JP JP21316193A patent/JP3462534B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-08 US US08/272,730 patent/US5428304A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077417A (ja) | 1995-01-10 |
| US5428304A (en) | 1995-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5327024A (en) | Field programmable antifuse device and programming method therefor | |
| US5367208A (en) | Reconfigurable programmable interconnect architecture | |
| US5654649A (en) | Programmable application specific integrated circuit employing antifuses and methods therefor | |
| US5469109A (en) | Method and apparatus for programming anti-fuse devices | |
| US5132571A (en) | Programmable interconnect architecture having interconnects disposed above function modules | |
| US5191241A (en) | Programmable interconnect architecture | |
| US5509128A (en) | FPGA architecture including direct logic function circuit to I/O interconnections | |
| US5327023A (en) | Programmable logic device | |
| KR940012577A (ko) | 반도체 집적회로 | |
| JP2003511947A (ja) | プログラマブルロジックデバイス用ヘテロ型相互接続アーキテクチャ | |
| KR970029835A (ko) | 셀어레이상에 전원 및 신호버스가 메시형상으로 배치된 시스템 | |
| JP3462534B2 (ja) | プログラマブル論理回路および方法 | |
| US5412261A (en) | Two-stage programmable interconnect architecture | |
| US6366503B2 (en) | Semiconductor storage device | |
| KR100382132B1 (ko) | 반도체 기억 장치 | |
| US5399923A (en) | Field programmable gate array device with antifuse overcurrent protection | |
| US6970014B1 (en) | Routing architecture for a programmable logic device | |
| JP3318084B2 (ja) | 信号供給回路 | |
| JP3070622B2 (ja) | プログラマブル論理素子 | |
| JPH1041393A (ja) | 半導体スタンダードセル及びその配置配線方法 | |
| US5561607A (en) | Method of manufacture of multi-cell integrated circuit architecture | |
| JP3429102B2 (ja) | メモリモジュール | |
| JP2724052B2 (ja) | プログラマブル論理素子 | |
| JP3290992B2 (ja) | フレキシブルなｆｐｇａ入出力アーキテクチャ | |
| KR0148058B1 (ko) | 스위치 블록을 가지는 프로그램 가능한 배선회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |