KR100382132B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 기억 장치는,
제 1 메모리 셀 영역, 제 2 메모리 셀 영역 및, 상기 제 1 메모리 셀 영역과 제 2 메모리 셀 영역 사이에 배치된 센스 증폭기 로우(row) 영역을 포함하며;
상기 센스 증폭기 로우 영역은 복수의 센스 증폭기들을 구성하는 복수의 트랜지스터 로우들을 그 내부에 가지며, 하나이상의 전원측 센스 증폭기 드라이버 트랜지스터가 상기 복수의 트랜지스터 로우들의 제 1 메모리 셀 영역의 측부 상에 배치되고, 하나이상의 접지측 센스 증폭기 드라이버 트랜지스터가 상기 복수의 트랜지스터 로우들의 상기 제 2 메모리 셀 영역의 측부상에 배치된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명의 목적은 칩 크기를 증가시키지 않고서, 센스 속도를 향상시킬수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명은 반도체 기억 장치 특히, 내장된 복수의 센스 증폭기를 가진 센스 증폭기 로우 및 상기 센스 증폭기 각각을 제어하는 센스 증폭기 드라이버를 포함하는 반도체 기억 장치에 관한 것이다.
공지된 형태의 종래의 반도체 장치가 일본 특개평 6-162779 호에 개시되어 있다.
상기 공보에 개시된 반도체 기억 장치는 메모리 셀 영역(120,130)이 센스 증폭기 로우(110)를 끼워서 배열되고, 서브-워드 드라이버(140,150)가 각각 센스 증폭기(110)를 가로질러 놓이도록 상기 메모리 셀 영역(120.130)의 대향 측부 상에 형성된다. 센스 증폭기 로우(110)와 서브-워드 드라이버(140,150)가 각각 하나가 다른 하나위에 놓이는 크로스 영역(160,170)은 각각, 전원측 센스 증폭기 드라이버(SAP driver;160a)와 접지측 센스 증폭기 드라이버(SAN driver;170a)로서 형성된다.
더나아가, 도 6 에 도시된 바와같이, 센스 증폭기 드라이버는 하나의 트랜지스터(이후, 센스 증폭기 드라이버 트랜지스터라 함;160a)를 포함한다. 상기 센스 증폭기 드라이버 트랜지스터(160a)는 전원선(160a2) 및 전원측 센스 증폭기 구동선(SAP drive line; 160a1)사이의 접속을 제어하고, 접지측 센스 증폭기 드라이버 트랜지스터(170a)는 접지선((170a2)과 접지측 센스 증폭기 구동선(SAN drive line; 170a1) 사이의 접속을 제어한다.
그러므로, 이들 2 개의 센스 증폭기 드라이버 트랜지스터가 턴온되면, 공급전압은 상기 SAP 구동선(160a1)과 SAN 구동선(170a1) 사이에 배열되므로, 센스 증폭기가 작동되게 된다.
상술의 종래의 반도체 기억 장치는 후술하는 문제를 갖고 있다.
센스 증폭기 드라이버 트랜지스터(160a,170a)가 다층 워드선 메카니즘에 기초하여 어래이 분할에 의해 주어진 크로스 영역(160,170)에 각각 배열되기 때문에, 센스 증폭기 드라이버 트랜지스터(160a,170a)가 위치되는 위치, 이들 트랜지스터의 크기 및, 전원선(160a2)과 접지선(170a2)이 각각 제공된 위치들이 제한되고, 그래서, 결과적으로 센스 증폭기 구동선(160a1,170a1) 뿐만아니라 전원선(160a2)과 접지선(170a2)의 저항값이 커지게 되고, 센스 속도가 저하된다.
센스 증폭기 구동선(160a1,170a1)의 저항값을 감소시키기 위해, 이들의 배선이 넓혀지거나 메모리 셀이 보다 많은수의 어래이로 분할되어 각각의 센스 증폭기에 의해 구동될 센스 증폭기의 수를 감소시킨다면, 칩 면적은 증가된다.
또한, 센스 증폭기 드라이버 트랜지스터(160a,170a)의 영역에서 전원선(160a)과 접지선(170a)이 서브 워드 드라이버위로 부터 공급되는 경우, 전원선(160a2)과 접지선(170a2)의 배선이 넓혀지게 되면, 상기 서브-워드 드라이버의 폭이 증가되므로, 칩 크기가 증가된다.
더욱이, 센스 증폭기 드라이버 트랜지스터(160a,170a)는 각각의 센스 증폭기 구동선(160a1,170a1)에 대한 센스 작동중에 센스 증폭기 로우(110)로 부터 분산되지만 충전/방전 전류를 집중시키도록 배열되므로, 배선 저항으로 인한 전압강하가 상승된다.
그러므로, 각 센스 증폭기의 소스 포텐셜이 변화되면 즉, P-채널 소스의 포텐셜이 내려가면, N-채널 소스의 포텐셜이 상승하여, 각 센스 증폭기의 구동용량을 감소시키므로 센스 속도가 감소된다.
또한, 센스 증폭기 드라이버 트랜지스터(160a,170a)를 위한 전원선(160a2)및 접지선(170a2)이 센스 증폭기 드라이버 트랜지스터(160a,170a)의 위치에서만 공급될 수 있기 때문에, 센스 작동중의 충전/방전 전류가 센스 증폭기 드라이버 트랜지스터(160a,170a)을 위한 이들 전원선(160a2)과 접지선(170a2)에 집중되므로, 센스 속도를 저하시키는 인자인 배선 저항으로 인해 전압강하가 상승된다.
도 1 은 본 발명의 반도체 기억 장치의 구성을 개략적으로 도시하는 도면.
도 2 는 센스 증폭기 로우의 구성을 도시하는 평면도.
도 3 은 상기 센스 증폭기가 복수의 게이트로 분할된 상태를 도시하는 평면도.
도 4 는 전원측와 접지측 사이의 비율이 센스 증폭기 드라이버에 대해 변화되는 상태를 도시하는 평면도.
도 5 는 종래의 반도체 기억 장치의 구성을 개략적으로 도시하는 도면.
도 6 은 종래의 센스 증폭기 로우의 구성을 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 센스 증폭기 로우 20,30 : 메모리 셀 영역
10a,10b : 드라이버 트랜지스터 40 : 전원선
50 : 접지선
본 발명의 반도체 기억 장치는, 제 1 메모리 셀 영역, 제 2 메모리 셀 영역 및, 상기 제 1 메모리 셀 영역과 제 2 메모리 셀 영역 사이에 배치된 센스 증폭기 로우(row) 영역을 포함하며; 상기 센스 증폭기 로우 영역은 복수의 센스 증폭기들을 구성하는 복수의 트랜지스터 로우들을 그 내부에 가지며, 하나이상의 전원측 센스 증폭기 드라이버 트랜지스터가 상기 복수의 트랜지스터 로우들의 제 1 메모리 셀 영역의 측부 상에 배치되고, 하나이상의 접지측 센스 증폭기 드라이버 트랜지스터가 상기 복수의 트랜지스터 로우들의 상기 제 2 메모리 셀 영역의 측부상에 배치된다.
본 발명의 상술한 목적 및 다른 목적들, 특징 및 장점들은 첨부도면을 참조로, 후술하는 상세한 설명으로 부터 보다 명백해진다.
지금부터, 첨부도면을 참조로 하여, 본 발명의 실시예에 대해 설명한다.
본 발명의 반도체 기억 장치에 있어서, 도 1 에 도시된 바와같이, 한쌍의 메모리 셀 영역들(20,30)은 이들 사이에 샌드위치된 센스 증폭기(10)와 배열되어 있으며, 이들 메모리 영역의 대향 측부들 상에는 각각 서브-워드 드라이버들이 배치되어 있다.
상기 센스 증폭기(10)는 상기 메모리 셀 영역(20)에 인접한 전원측 센스 증폭기 드라이버(SAP 드라이버), 상기 메모리 셀 영역(30)에 인접한 접지측 센스 증폭기 드라이버(SAN 드라이버) 및, 전원측 센스 증폭기와 접지측 센스 증폭기 드라이버 사이에 위치되는 복수의 센스 증폭기(10c)를 포함한다.
도 1 에 도시된 이들 센스 증폭기 드라이버는 하나의 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)로 구성된다. 상기 2 개의 드라이버 드랜지스터(10a,10b)는 도 2 에 도시된 바와같이, 상기 메모리 셀 영역(20,30)의 대향면에 거의 평행한 각각의 영역에 형성되어 있다.
전원측 센스 증폭기 드라이버 트랜지스터(10a) 및 접지측 센스 증폭기 드라이버 트랜지스터(10b)는 각각, 각 센스 증폭기(10c)의 전원 공급 단자 및 접지 단자에 접속되어 있으므로, 센스 증폭기를 구동하는 전압을 공급한다.
상기 메모리 셀 영역(20,30)이 이들 사이의 예정된 간격으로 배치되며, 이들 메모리 셀 영역(20,30) 사이에 배치된 센스 증폭기 로우(10)가 실질적으로 균일한 폭을 갖도록 형성되는 점에 주목해야 한다.
그러므로, 센스 증폭기 로우(10)의 폭은 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)의 게이트 폭이 된다. 더욱이, 트랜지스터(10a,10b)의 소스 및 드레인 영역은 메모리 셀 영역에 형성된 워드선(도시 생략)과 평행하게 메모리 셀 영역(20,30)의 각 측부를 따라 형성된다.
상기 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)의 출력(드레인)과, 센스 증폭기 로우(10)의 센스 증폭기(10c)의 소스는 서로 밀접하게 배치되어 서로 상호 접속된다.
그러므로, 이러한 구성에서, 전원측 센스 증폭기 구동선과 접지측 센스 증폭기 구동선은 종래에 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b) 사이에 배치되었던 구성을 제거할 수 있으므로, 전원측 센스 증폭기 구동선과 접지측 센스 증폭기 구동선에서 발생되는 전기저항으로 인한 구동전압강하를 피할 수 있다.
또한, 종래의 전원측 센스 증폭기 구동선과 접지측 센스 증폭기 구동선이 배치되었던 위치에, 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)가 각각 배치되므로, 공정중에 칩 크기가 감소되는 문제가 일어나지 않는다.
더욱이, 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)을 위한 복수의 전원선(40)과 복수의 접지선(50)이 메모리 셀 영역(20,30)의 폭 내에서 서로 평행하게 배열되고 각각, 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)에접속되므로, 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)을 위한 전원선(40)과 접지선(50)의 저항이 저감된다.
상기 전원선(40)과 접지선(50)은 메모리 셀 영역들(20,30)에 의해 점유된 폭 내에 배치되기 때문에, 상기 전원선(40)과 접지선(50)의 충분한 유효 전도 폭이 제공될수 있어서 이들 저항들로 인한 전압 강하가 억제된다.
전원선(40)과 접지선(50)이 YSWs(bit line ENABLE signal lines)사이의 데드 스페이스를 통해 통과되기 때문에, 칩 면적이 증가되지 않으므로, 센스 증폭기 로우(10)에 가능한 센스 증폭기 드라이버(10a,10b)을 배치하면 센스 증폭기 로우(10)가 메모리 셀(20,30)에 대해 충분히 작으므로 센스 증폭기 로우(10)에 센스 증폭기 드라이버(10a,10b)를 배치한 칩 면적의 증가를 억제하는 것이 가능하다.
본 실시예에서는, 센스 증폭기 드라이버 트랜지스터(10a.10b)는 각각 하나의 게이트로 구성하였지만, 이러한 구성은 하나의 가능한 예이며, 도 3 에 도시된 바와같이, 이들 트랜지스터들이 센스 증폭기 로우(10)에서 복수의 게이트로 분할할 수 있으며, 분할한 경우에도 동일한 효과가 얻어질 수 있다.
또한, YSWs 사이를 통과하는 센스 증폭기 드라이버 트랜지스터(10a,10b)을 위한 접지선(50)의 수 및 전원선(40)의 수는 서로 동일할 필요는 없지만, 도 4 에 도시된 바와같이, 센스 증폭기(10c), 전원 및 접지의 능력에 따라 이들 수의 비율을 변화시켜서 적정화를 도모할 수 있다.
본 발명의 반도체 기억 장치의 동작을 설명한다.
본 실시예에는 센스 증폭기 구동선이 없기때문에, 전원측 센스 증폭기 드라이버 트랜지스터(10a)및 접지측 센스 증폭기 드라이버 트랜지스터(10b)는 저저항으로 접속될 수 있으므로, 센스 증폭기의 공통 노드 저항값이 저감된다.
이러한 구성은 전원측 센스 증폭기 구동선 및 접지측 센스 증폭기 구동선이 없고 센스 증폭기 드라이버 트랜지스터(10a,10b)에 대해 센스 증폭기 로우(10)의 각 센스 증폭기(10c)가 분산 배치된 구성과 같으므로, 센싱시 충전/방전 전류는 충분히 분산된다.
또한, 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)의 구동선(40)과 접지선(50)의 저항을 감소시키기 위해, 전원선(40)과 구동선(50)은 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)의 폭에서 증가된다.
전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)의 구동선(40)과 접지선(50)은 복수개로 공급되므로, 센싱시 충전/방전 전류가 집중되지 않는다.
그러므로, 전압변동이 적은 센스 증폭기 구동 전압이 센스 증폭기(10c)로 공급될수 있으므로, 센스 증폭기 구동전압의 전압 강하가 저감되고, 센스 속도가 고속화된다.
그래서, 센스 증폭기 로우(10)에 배치된 전원측 센스 증폭기 드라이버 트랜지스터(10a)와 접지측 센스 증폭기 드라이버 트랜지스터(10b)는 각각 센스 증폭기(10c)에 접속되고, 센스 증폭기 구동전압이 공급되므로, 칩 크기의 증가가 억제되고, 센스 속도의 고속화가 이루어진다.
상술한 바와같이, 본 발명은 칩 크기를 증가시키지 않으면서, 센스 속도를 향상시킬 수 있는 반도체 기억 장치를 제공할 수 있다.
지금 까지, 본 발명을 특정 실시예를 참조로 설명하였지만, 이에 제한하는 것은 아니다. 상술한 실시예의 다양한 변형예가 본 기술분야의 기술자에 의해 행해질 수 있음은 명백하다. 그러므로, 본 발명의 청구범위의 정신 및 범위 내에서, 다양한 변형이 이루어질 수 있다.

Claims (6)

  1. 제 1 메모리 셀 영역,
    제 2 메모리 셀 영역 및,
    상기 제 1 메모리 셀 영역과 제 2 메모리 셀 영역 사이에 배치된 센스 증폭기 로우(row) 영역을 포함하며;
    상기 센스 증폭기 로우 영역은 복수의 센스 증폭기들을 구성하는 복수의 트랜지스터 로우들을 그 내부에 가지며, 하나이상의 전원측 센스 증폭기 드라이버 트랜지스터들이 상기 복수의 트랜지스터 로우들의 제 1 메모리 셀 영역의 측부 상에 배치되고, 하나이상의 접지측 센스 증폭기 드라이버 트랜지스터들이 상기 복수의 트랜지스터 로우들의 상기 제 2 메모리 셀 영역의 측부상에 배치되는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 접지측 센스 증폭기 드라이버 트랜지스터는 접지선과 복수의 센스 증폭기들의 접지 단자를 서로 접속시키고, 상기 전원측 센스 증폭기 드라이버 트랜지스터는 전원선과 복수의 센스 증폭기들의 전원 단자를 서로 접속시키는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 전원선과 접지선의 각각은 복수의 선들로 이루어진 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 전원선과 접지선은 다른 수의 선들로 이루어진 반도체 기억 장치.
  5. 제 1 항 내지 제 4 항들중 어느한 항에 있어서,
    상기 전원측 센스 증폭기 드라이버 트랜지스터의 소스 영역 및 드레인 영역은 상기 제 1 메모리 셀 영역에 형성된 워드선과 평행하게 상기 제 1 메모리 셀 영역의 측부를 따라 형성되며, 상기 접지측 센스 증폭기 드라이버 트랜지스터의 소스 영역 및 드레인 영역은 제 2 메모리 셀 영역에 형성된 워드선에 평행하게 상기 제 2 메모리 셀 영역을 따라 형성되는 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 전원측 센스 증폭기 드라이버 트랜지스터와 상기 접지측 센스 증폭기 드라이버 트랜지스터 각각은 복수의 트랜지스터들로 이루어진 반도체 기억 장치.
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