WO2002029600A2 - Zellenarordnung mit segmentierterwischenzellstruktur - Google Patents

Zellenarordnung mit segmentierterwischenzellstruktur Download PDF

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WO2002029600A2
WO2002029600A2 PCT/EP2001/011593 EP0111593W WO0229600A2 WO 2002029600 A2 WO2002029600 A2 WO 2002029600A2 EP 0111593 W EP0111593 W EP 0111593W WO 0229600 A2 WO0229600 A2 WO 0229600A2
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Frank Lier
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Armin NÜCKEL
Volker Baumgarte
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Definitions

  • the present invention relates to what is claimed in the preamble.
  • the present invention is concerned with improvements to logic cell arrays.
  • Logic cell arrays in particular also reconfigurable ones, are known.
  • the type of these modules include, in particular, systolic arrays, neural networks, multi-processor systems, processors with several computing units and / or logical cells and / or communicative / peripheral cells (I / O, i.e. 10), networking and / or network modules such as e.g. Crossbar switches, as well as known modules of the type FPGA, DPGA, Xputer, Chameleon etc.
  • Logic cells are thus defined as any logic and / or arithmetic and / or switch and / or memory and / or peripheral cells.
  • EU 3 s ⁇ ⁇ ⁇ ⁇ tr H DJ C: 3 tr 3 ⁇ tP P- ⁇ 3 tr ⁇ P 3 DJ £ ⁇ Q P 3. ⁇ 3 - CL o
  • bus systems for example in CMOS technology
  • CMOS complementary metal-oxide-semiconductor
  • the structure is typically complex and the operation is energetically unfavorable.
  • the object of the present invention is to provide something new for commercial use.
  • a first essential aspect of the present invention thus proposes that in a logic cell arrangement with a number of logic cells and a segmented bus system for logic cell communication, it is provided that the bus system comprises different segment lines with shorter and longer segments for connecting two points in order to increase the number to be able to keep running bus elements low with communication start and end points spaced apart.
  • the present invention thus uses in a first basic idea that by designing the buses with segments of long length designed as a simple line for bridging long distances in a logic cell arrangement, a particularly simple design and particularly economical operation result. Providing short segment lines at the same time ensures that all points can still be addressed as required.
  • the segment lines are preferably each formed from a plurality of parallel lines, the number of which is determined by the bus width and / or the bus protocol. Each segment is therefore formed by a bundle of parallel lines, as is known per se from the prior art. It is understood that then all lines of a segment have essentially the same lengths; essentially means here that the lines of a line bundle can all be routed to one and the same end point line as a data input of a logic cell, where they come from the input elements assigned to them bit by bit can be placed.
  • control inputs can be addressed in particular via the segmentable bus system, which are arranged in such a way that at least the control signals for sequence control in the logic cell, such as the signals Reset, Step, Stop, Go and Reload, can be transmitted into the cell , These are used to trigger and / or enable a " reset, reconfiguration and activation.
  • a corresponding number of bit lines can be provided; therefore, at least two bit-wide data lines are preferably provided for control signal inputs.
  • each of the a separate signal input is assigned to the controlling signals; alternatively, an input combinator circuit on a multi-bit wide status line can ensure that the cell responds properly.
  • control signal inputs are control signal inputs in that they control the configuration and / or reconfiguration (control flow) signals, in particular trigger signals as known from the aforementioned prior art can be directed to the cell, the actual communication of the cell with the or a reconfiguring unit such as a configuration manager (CT or CM) per se as is known, for example, via the so-called Ready / Ack / Rej protocol, which allows the cell to be reconfigured only under certain conditions.
  • CT or CM configuration manager
  • the bus system can comprise segments for connecting the logic cells to one another; This is the typical case and is of particular importance because a particularly high and efficient data throughput is required within the logic cell array, without the processor module having to heat up due to high power losses.
  • the present invention can be used particularly efficiently here.
  • the bus system can be routed to internal and / or external units that configure and / or reconfigure the logic cells; the buses can in particular be routed past a multiplicity of data processing and / or storing logic cells to one or more such (re) configuration units, so that either the cells can communicate with one another and / or with the or a configuration unit.
  • the bus structure can be designed accordingly.
  • bus system is led to I / O interfaces and / or to external data memories.
  • segmentation structure can be used profitably both inside and outside the logic cell field.
  • I / O interfaces transfer internal bus systems to the external module. Any bus systems may be switched alternately for external output and / or input. In addition, it is possible to combine several bus systems in such a way that they are synchronized with one another. For example, two output bus systems or one input bus and one output bus can be synchronized together.
  • F- P F- PI 3 p CQ CQ ⁇ 0 3 ⁇ F- 3 ti 3 P CQ 3 t- 1 rt ⁇ ⁇ rt ⁇ 3 CQ 3 CQ 3 tsi ⁇ ⁇ F-
  • P- rt PJ CQ ⁇ 3 tr O F- rt F- ⁇ 3 ⁇ tö ⁇ CQ rt CQ tr Hi ⁇ 3 P 3 CQ 3 3 3 F 1 F- 3 0 CQ CQ 3 ⁇ tr rt N 3 ⁇ F- F. 3 C ⁇ 3 F- ⁇ XN ⁇ CQ D ) 0 F 1 rt Hi ⁇ CL rr F- O CL 3 3 CL ⁇ ! to ⁇ ⁇ ⁇ ⁇ ⁇
  • P 3 rt 3 ⁇ 3 3 CD ⁇ CQ tr ⁇ ⁇ ⁇ ⁇ o 3 P- P 3 ⁇ CQ 3 ⁇ ⁇ F- P CL o CQ 3 3 0 F- ⁇ Ol ⁇ ⁇
  • the bus structure is comparable to a road that has fast lanes and crawling lanes and enables lane changes at predetermined intermediate points.
  • the bus system comprises a multiplicity of parallel segment lines, several parallel segment lines with longer segments being provided.
  • the longer segments of the segment lines with longer segments need not all be of the same length; a staggering can be provided.
  • the segment line ends and / or intermediate line elements in the segment lines are arranged offset with respect to one another in the bus direction.
  • Intermediate line elements such as switches, registers, multiplexers and drivers are typically provided at the segment line ends or beginnings.
  • the hardware implementation of these elements now requires considerable space, which can be considerable compared to that of the lines to be arranged in intermediate layers.
  • the preferred offset arrangement of these elements now ensures that only space is required for line intermediate element arrangements of, for example, two or three segment lines, but not for line intermediate element arrangements of all existing segment lines. It is also possible not to provide drivers or registers for all line intermediate element arrangements, but to provide them only every nth segment end.
  • the bus structure is preferably comparable to a braid from a multiplicity of strands which intersect again and again, it being possible for a segment change to take place at the strand intersections and for changing among segment pairs or segment groups which vary along the bus. It is then possible and preferred that the segment line change circles are provided for the change from a first to a second segment line at a first point and the segment line change circles for the change from a second to a third segment line are provided at a second point. In addition to the change in pairs only, the possibility is preferably also created to choose at one point or a plurality of points from a plurality of segment lines to which the change is made and / or to which data are simultaneously applied.
  • the logic cell arrangement enables the cells to communicate in two directions.
  • Running directions are defined for bus arrangements with intermediate line elements such as drivers and / or registers;
  • intermediate line elements such as drivers and / or registers;
  • separate bus arrangements for opposite directions are therefore preferably provided.
  • At least in one direction can in turn be provided for at least different, in particular again generally parallel segment lines with shorter and longer segments.
  • registers are preferably provided for at least one running direction; the register is preferably provided in the backward-running bus system, as explained above, i.e. the bus system with which signals can be returned from an element output to an element input.
  • Control information can be provided; again, one or both bus systems can be formed with segment lines having short and long segments and the respective bus systems or bus arrangements can preferably be configured separately from one another, i.e. can be defined in their interconnection and / or can be determined with regard to the operations in linking registers or the output of look-up tables.
  • the bus system is preferably used in a logic cell arrangement in which a plurality of logic cells are arranged in a row next to one another; the longer segments are then guided past at least one logic cell; If the logic cell arrangement comprises even more logic cells in a row, the longest segments are preferably guided past more than one logic cell.
  • a segmented bus system can be provided in each row and in each column, which has the structure described above with long and short segments in parallel segment lines ,
  • the bus structure described is advantageous in all arrangements in which data processing, ie logic units, are to be linked together.
  • the logic cells are selected from, comprise and / or form arithmetic units, DPGAs, Kress arrays, systolic processors and RAW machines; digital signal processors (DSPs) that have more than one arithmetic unit, configurable (programmable) logic cells or other cores and / or PAEs, ALU, input / output functions (I / O) and / or memory management units (I / O), memory ,
  • DSPs digital signal processors
  • ALU input / output functions
  • I / O input / output functions
  • I / O memory management units
  • Such a processor will preferably have a large number of different communicating logic units arranged in an array, the logic units at least having storage and data modification units and the storage units being arranged close to the edge of the array. This allows data to run through the array and, if necessary, to be temporarily stored at the edge in order to effect a reconfiguration as required. It is also possible to run through parallel rows or columns and / or on meandering catfish in order to provide excessive computing power.
  • input / output units can also be arranged closer to the edge than the storage units; this allows data to be cached before processing under array traversal.
  • at least one bus system is provided for communication of the logic units, at least from edge to edge, which is in particular segmentable as described above. It is then possible, when operating a processor, to read data from a first memory close to the edge and to change it as required in a first data change unit close to this edge, and to transfer it from there to at least one further data change unit in order to make further data changes as required.
  • the data change units are re-configured in order to redetermine the data change and the data are optionally led in the opposite direction through at least some of the data change units. It can then also be provided for the operation that the forward flow takes place in one row and the return flow takes place in the row or a row below it, in order to take pipeline effects into account.
  • the processor can have at least one programmable gate field (PGA) ' and a plurality of data modification units with ALUs, it being possible for specific applications if at least one or more PGAs are surrounded by other data modification units, in particular ALUs, in order to easily obtain data from them for linking purposes and / or to be able to spend on them.
  • PGA programmable gate field
  • an array of reconfigurable units can have a plurality of, in particular identical (sub) arrays which can be brought into communication with one another.
  • a reconfiguration unit can be provided, which can be configured to reconfigure the reconfigurable elements of the array.
  • the bus structures described above then run within the array.
  • a reconfiguration management unit is thus assigned to each array, which can be arranged in particular on an array side on which no storage and / or I / O units are provided, the reconfiguration level preferably being based on the Width of the array extends, which has the advantage that an optimal chip shape can be generated.
  • a reconfiguration management unit common to the arrays is then optionally provided, which in particular extends over the width of more than one array and is designed for communication with at least several, preferably all, of the reconfiguration units.
  • ⁇ 0 3 et J ⁇ tr 3 3 ⁇ ⁇ 1 ⁇ DJ • 3 DJ P 3 ⁇ P P P rt ⁇ P 3 3 • ⁇ P- 3 ⁇ ⁇ DJ 3 ⁇
  • buses are bindable, the buses in particular extending beyond the edge of the array and being able to be routed there in particular to I / O interface units.
  • one or more data forwarding rule implementation means in particular a look-up table, is / are provided in the processor that enable data forwarding and in particular data translation in response to the common fulfillment of a number of criteria, in particular event-related Criteria is formed.
  • the data to be forwarded can in particular be data or trigger vectors which have to do with the reconfiguration and / or reconfigurability of logic cells.
  • the function or the translation of the respective data transmission rule implementation means is configured accordingly.
  • processors also and in particular with segmented bus structures in such a way that data modification units and data storage means are provided, at least some of the data modification units being associated locally with data storage means, and in particular means are provided for writing data locally written into the local data storage means read locally for new local data changes.
  • intermediate results can be stored in a logic cell and processed further with other data and / or using other links.
  • a cell array is reconfigured from logic cells which can be reconfigured in operation, which in particular allows a reconfiguration in response to the propagation of certain predetermined data, as is done in the publications describing the wave reconfiguration and referenced in particular property rights applications of the present applicant is particularly preferred if it is possible to select whether the reconfiguration takes place in response to the data propagation for all logic cells that are flown by the specified and / or derived data and / or only for a part, in particular a processing branch (for example an if-then) Branch), while at least one other branch remains unchanged, which reduces the reconfiguration effort and / or only a partial chain of a longer row of logic cells processing data, in particular one after the other, in particular up to a predetermined location. -t.
  • CQ P ⁇ DJ PJ 03 03 ⁇ 3 3 F 1 CL ⁇ 3 CQ CL rt fß ⁇ 3 X ⁇ P ⁇ 03 3 03 DJ ⁇ ⁇ CL F- 3 ⁇ tr rt 3 CQ Q ⁇ CQ F- CL 3 tr tr ⁇ 03 tr - tr 3 ⁇ p. -. > ⁇ F- PHP ⁇ ⁇ CL CQ 03 - ⁇ cq Ti H 2.
  • P c. P CL F- P PJ F- CQ tr tsi ⁇ o CL F- ⁇ F- ⁇ 3 öd rt rr p F- 03 P ⁇ PJ 3 ⁇ P 3
  • FIG. 1 shows the overall structure of a logic cell array designed according to the invention
  • FIG. 2 shows a more detailed view of this with partial arrays referred to as clusters, VPAEs in between and connection buses.
  • FIG. 3 shows an example of a forward register of a configuration bus.
  • FIG. 4 shows the hierarchy of configuration managers of a logic cell array designed according to the invention
  • Fig. 5 details of a PAE with details of what details can be found in various advance registrations. You can see the three data inputs ABC in the logic cell, the five trigger inputs for the trigger vector Reset Stop Step GO RELoad, the two data outputs H (igh) and L (ow) as well as the status signal outputs UVW and the bus coupling
  • Fig. 6 a the structure of the Logic cell in the block diagram Fig. 6b the structure of a register Fig. 6c the register structure of a backward register for event signals with the new optional look-up table here Fig. 6d a forward register with precharge option Fig.
  • FIG. 7 the detailed structure of a memory cell that has a different input from data changing logic cells (PAEs) 8 has a further detailed view of a backward register in the configuration bus with a look-up table for implementing boolean combinations of trigger vector bits.
  • FIG. 9 shows further processor details, in particular of the buses.
  • FIG. 10 unsynchronized I / O circuit with two buses.
  • FIG. 11 synchronized I / O switch with two buses
  • PAEs arithmetic logic unit processing array element
  • I / O elements input / output cells
  • bus system running through each field
  • CM Configuration managers
  • SCM is assigned to form an overcluster or the XPP, whereby it should be mentioned that it is possible, particularly by using tree-like hierarchical structures, to have more than two fields of processor elements work together; for example, a higher-level configuration manager can be superior to more than just two configuration managers (CM), which in turn are each assigned to a single PAE cluster, and / or it can be provided that a multi-level configuration manager hierarchy is built up, in which, first, actually a configuration manager of the middle level is assigned to the configuration manager (CM) and this in turn is subordinate to one or more hierarchy levels.
  • CM configuration manager
  • the tiling shown is arbitrary in particular lent the arrangement of memories and arithmetic units to one another, so that other arrangements, also with the inclusion of the I / O cells and / or using other elements, are possible without problems and can be easily adapted to a desired special computing task.
  • the illustration shown is also exemplary in that instead of a two-dimensional matrix, a three-dimensional arrangement of individual cells in space is also possible, provided the manufacturing technology of the semiconductor technology used allows this.
  • a single PAE now comprises a large number of inputs and outputs.
  • the individual PAE is provided on the one hand with data inputs and outputs (A, B, C) and on the other hand with control or control inputs and outputs (U, V, W).
  • the PAEs are arranged in horizontal rows, the cells being connected to one another via a bus system; these horizontal bus systems are connected in the middle of the field to the PAEs above or below them, and in the preferred example shown upwards and downwards only with these.
  • the data and status signals ie control signals
  • Example is a RAM-PAE or an ALU-PAE; Accordingly, all types of PAEs are preferably connected to the bus system in the same way and internally interconnected accordingly. In contrast to the illustration, it would in principle even be possible to design the I / O cells for connecting bus lines lying one above the other, but this has not been done in the present case.
  • the PAEs thus serve to forward data, i.e. data to be processed and control or control flow data in the vertical direction.
  • the PAEs are designed so that this forwarding takes place with data changes or unchanged.
  • the data change can initially take place in the actual functional unit of the PAE, for example if it is equipped as an arithmetic logic unit and data is linked in the arithmetic unit; In order to ensure that data are provided sufficiently quickly to be linked in the cell and to optimally utilize the cell clocking, three lines A, B, C are connected with the bit width, which can be processed in the cell, led to the cell, cf. Fig. 5. In particular, a preferred additive input linkage is also possible, which allows operations of the type (A + B) * C to be determined in a time- and space-efficient manner with the cell results. If no data change is required, the data can be directed past the functional unit.
  • data that is needed in a row below can be routed there without being subjected to a change in the PAE.
  • three data words corresponding to three inputs A, B, C are fed in simultaneously, they can be forwarded differently. For example, it is possible to forward only the data word on line C unchanged, while A and B are linked together in the ALU, for example by division A / B.
  • two data words can also be routed past the ALU, while a data word in the ALU is linked, for example, to a constant or another value temporarily stored there.
  • Constants can be configured by the configuration unit (CT / CM). Constants can remain unchanged during the entire operation of a configuration or during operation i.e. the execution of a configuration of new data of the configuration unit (CT / CM) and / or other sources such as PAEs are overwritten ..
  • the data can also be forwarded bypassing the actually data-changing PAE core unit such as the ALU in such a way that the data is nevertheless changed before or during the forwarding.
  • This can be done by changing the data using look-up tables and other linking units, for example units that sort the incoming data words according to their size. These units are preferred between the -t *. ⁇ ⁇ ü-v to to
  • the additional functions which are implemented by the register data forwarding functionality modules, particularly preferably include control operations in the forward register for the data flow, such as multiplexing or demultiplexing, as well as copying and / or other manipulation of data;
  • an ALU functionality for the data flow and / or a Boolean linkage of event signals is preferably implemented, i.e. Trigger signals.
  • the PAE thus consists of modules for manipulating data streams, for operatively linking and / or generating data packets, and for processing by mostly logically linking and generating event packets.
  • each of the input / output modules is provided with a plurality of channels which can work independently in the so-called PORT mode (FIG. 10) or in synchronization with one another in the so-called RAM mode (FIG. 11).
  • Each I / O module can be used by several algorithms using several algorithms at the same time, for which sorting algorithms can also be used.
  • the input / output module (I / O interface) works as an interface to external memory.
  • Write data and address data of each channel are synchronized, i.e. An external write process is only started when both data packets are available.
  • the EA unit sorts packets sent externally back to the internal channels.
  • the switch between write and read mode can e.g. by configuration or e.g. done by signals.

Abstract

Die Erfindung befaßt sich mit einer Zellanordnung mit Zwischenzellstruktur und gibt an, wie eine günstige Segmentierung der Zwischenzellstruktur vorgenommen werden kann, um das Zusammenwirken der Zellen zu verbessern.

Description

"Verfahren und Vorrichtung"
Beschreibung
Die vorliegende Erfindung betrifft das oberbegrifflich Beanspruchte. Damit befaßt sich die vorliegende Erfindung mit Verbesserungen an Logi zellenarrays . Logikzellenarrays, insbesondere auch rekonfigurierbare, sind bekannt. Zur Gattung dieser Bausteine zählen insbesondere sy- stolische Arrays, neuronale Netze, Mehrpozessorsysteme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen und/oder kommunikativen/peripheren Zellen (E/A, d.h. 10) , Vernetzungs- und/oder Netzwerkbausteine wie z.B. Crossbar- Schalter, ebenso wie bekannte Bausteine der Gattung FPGA, DPGA, Xputer, Chameleon etc.. Hingewiesen wird in diesem Zusammenhang insbesondere auf die folgenden auf die vorliegenden Anmelder zurückgehenden Schutzrechte, die zu Offenba- rungszwecken durch Bezugnahme vollumfänglich eingegliedert sind: DE 44 16 881, DE 197 81 412, DE 197 81 483, DE 196 54 846, DE 196 54 593, DE 197 04 044, DE 198 80 129, DE 198 61 088, DE 199 80 312, PCT/DE 00/01869, DE 100 36 627, DE 100 2Ϊ 397 DE 101 10 530, DE 101 11 014, PCT/EP 00/10516, EP 01 102 674 sowie Familienmitglieder hierzu. Logikzellen sind somit definiert als beliebige Logik und/oder Arithmetik und/oder Schalter und/oder Speicher und/oder Peripherie beinhaltender Zellen. Während für derartige Systeme im Stand der Technik, insbesondere dem vorstehend zitierten, eine Reihe von Ansätzen bekannt sind, um eine effiziente Verarbeitung von Daten prinzipiell zu ermöglichen, und diese Ansätze auch gut in Hardware- Architekturen implementierbar sind, besteht bei der prakti- sehen Umsetzung dennoch der Wunsch, möglichst günstige Auslegungen zu gewährleisten, die insbesondere platzsparend auf einem Wafer untergebracht werden und/oder energiesparend betrieben werden können;' überdies ist es wünschenswert, besonders vorteilhafte Arten des Betriebes zu finden.
BESTATIGUNGSKOPIE -t^ 4^ > t t o o o φ N CQ CQ DJ 3 r+ t? O S3 α 3 σ N M co DJ d. tu < O. « U3 <1 3 ω CQ tsi tr 03 Ω tsi CO H 3 rt t i tS3 ?V tsi O M
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sätzlich notwendigen Protokollleitungen; die Kommunikation eines Paares dicht beieinander liegenden Logikzellen stört dann die Kommunikation eines anderen, dicht beieinander liegenden Paares nicht. So kann die über das Bussystem übertra- gene Datenrate wesentlich gesteigert werden.
Problematisch ist allerdings, daß, wenn derartige Bussystemen, etwa in CMOS-Technik auf Haϊbleiterchips integriert werden, der Aufbau typisch komplex und der Betrieb energetisch ungünstig ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, Neues für die gewerbliche Anwendung bereitzustellen.
Die Lösung dieser Aufgabe wird in unabhängiger Form beansprucht. Bevorzugte Ausführungsformen finden sich in den Unteransprüchen .
Ein erster wesentlicher Aspekt der vorliegenden Erfindung schlägt somit vor, daß bei einer Logikzellenanordnung mit einer Anzahl Logikzellen und einem segmentierten Bussystem für die Logikzellenkommunikation, vorgesehen ist, daß das Bussystem unterschiedliche Segmentlinien mit kürzeren und längeren Segmenten zur Verbindung zweier Punkte umfaßt, um die Anzahl zu durchlaufender Buselemente bei auseinander beabstandeten Kommunikationsstart- und Endpunkten gering halten zu können.
Damit nutzt die vorliegende Erfindung in einem ersten Grund- gedanken, daß sich durch Ausbildung der Busse mit als einfache Leitung gestalteten Segmenten großer Länge für die Überbrückung großer Strecken in einer Logikzellenanordung eine besonders einfache Ausgestaltung und ein besonders sparsamer Betrieb ergibt. Indem zugleich kurze Segmentlinien vorgese- hen werden, ist sichergestellt, daß dennoch alle Punkte wie erforderlich ansprechbar sind.
Bevorzugt sind die Segmentlinien jeweils aus einer Mehrzahl paralleler Leitungen gebildet sind, deren Anzahl durch die Bus-Breite und/oder das Busprotokoll bestimmt ist. Es ist also jedes Segment durch ein Bündel paralleler Leitungen gebildet, so wie dies per se aus dem Stand der Technik bekannt ist. Es versteht sich, daß dann alle Leitungen eines Segmentes im wesentlichen die selben Längen aufweisen; im wesent- liehen bedeutet dabei, daß die Leitungen eines Leitungsbündels alle zu ein und derselben Endpunktlinie wie einem Dateneingang einer Logikzelle geführt sein können, wo sie an die ihnen bitweise zugeordneten Eingangsglieder gelegt werden können.
Es ist bevorzugt, wenn an datenverändernde Logikzellen wie Recheneinheiten drei der für die verarbeitete Bitbreite erforderlichen Leitungsbündel als Datenzuführungsleitungen zugeführt sind. Dies erlaubt es, innerhalb der Zelle eine Verknüpfung von Operanden A, B, C der Art AxB+C vorzunehmen. Diese Operation ist im Bereich digitaler Signalverarbeitung von besonderer Bedeutung und die Busstruktur somit für Lo- gikzellenarrays zum Aufbau echtzeitrekonfigurierbarer DSP- Arrays besonders geeignet.
Es ist insbesondere bei Logikzellenanordnung, mit denen eine arithmetisch-multiplikative Verknüpfung von Operanden vorgenommen werden kann, besonders bevorzugt, wenn aus den Zellen wenigstens zwei der für die verarbeitete Bitbreite erforderlichen Leitungsbündel für Daten weggeführt sind, insbesondere mit einem Leitungsbündel für höherwertige und einem Lei- tungsbündel für niederwertigere Bits; so kann bei einer Da- tenwortbreite von 32 Bit ein 64 Bit breiter Ausgang erzeugt werden, um das Ergebnis einer Multiplikation in voller Breite auszugeben.
Bei rekonfigurierbaren Logikzellen ist es bevorzugt, wenn insbesondere über das segmentierbare Bussystem Steuereingänge ansprechbar sind, die derart angeordnet sind, daß wenigstens die Steuersignale zur Ablaufsteuerung in der Logikzelle, wie z.B. die Signale Reset, Step, Stop, Go und Reload in die Zelle übertragbar sind. Mit diesen wird ausgelöst und/oder ermöglicht ein "Zurücksetzen, eine Umkonfigurierung und eine Aktivierung. Dazu kann eine entsprechende Anzahl von Bitleitungen vorgesehen werden; bevorzugt werden daher wenigstens zwei Bit breite Datenleitungen für Steuersi- gnaleingänge vorgesehen. Es ist besonders bevorzugt, wenn jedem der steuernden Signale ein separater Signaleingang zugeordnet ist; alternativ kann eine Eingangsverknüpfungschaltung auf einer mehreren Bit breiten Statusleitung für ein ordnungsgemäßes Ansprechen der Zelle sorgen.Diese Steuersi- gnaleingänge sind insofern Steuersignaleingänge, als über sie die konfigfurations- und/oder Rekonfigurationssteuernden (Kontrollfluß-) Signale, insbesondere Triggersignale wie aus dem vorerwähnten Stand der Technik bekannt, an die Zelle geleitet werden können. Die eigentliche Kommunikation der Zel- le mit der oder einer umkonfigurierenden Einheit wie einem Konfigurationsmänager (CT bzw. CM) kann dabei in per se be- kannter Weise z.B. über das sog. Ready/Ack/Rej -Protokoll erfolgen, das eine Umkonfiguration der Zelle nur unter bestimmten Bedingungen erlaubt. Für die Einzelheiten dieser Protokolle wird auf die einleitend durch Bezugnahme vollum- fänglich eingegliederten Schutzrechte des Anmelders und jedwede weiteren öffentlich zugänglichen Dokumente über die XPP/VPU-Architektur verwiesen.
Das Bussystem kann Segmente zur Verbindung der Logikzellen untereinander umfassen; dies ist der typische Fall und deshalb von besonderer Bedeutung, weil innerhalb des Logikzel- lenarrays ein besonders hoher und effizienter Datendurchsatz benötigt wird, ohne daß sich der Prozessorbaustein etwa durch hohe Verlustleistungen aufheizen soll. Hier ist die vorliegende Erfindung besonders effizient einsetzbar.
Alternativ und/oder zusätzlich kann das Bussystem an interne und/oder externe die Logikzellen konfigurierenden und/oder rekonfigurierenden Einheiten geführt sein; die Busse können insbesondere an einer Vielzahl von datenverarbeitenden und/oder speichernden Logikzellen vorbei zu einer oder mehreren solchen (re-) konfigurierenden Einheiten geführt sein, so daß entweder eine Kommunikation der Zellen untereinander und/oder mit der oder einer konfigurierend Einheit möglich ist. Es sei in diesem Zusammenhang erwähnt, daß prinzipiell ein simultanes Aussenden von Informationen an mehrere Empfänger möglich ist, etwa, um im Falle des Bootens alle Zellen gleichzeitig zurückzusetzen. Die Busstruktur kann dafür entsprechend ausgebildet sein.
Weiter ist es bevorzugt und möglich, wenn das Bussystem zu l/θ-Schnittstellen und/oder zu externen Datenspeichern geführt ist. Es kann mit anderen Worten die Segmentierungs- struktur sowohl innerhalb als auch außerhalb des Logikzel- lenfeldes mit Gewinn genutzt werden.
I/O-Schnittstellen übertragen bausteininterne Bussysteme nach extern. Dabei werden beliebige Bussysteme ggf. zeitlich alternierend zur externen Aus- und/oder Eingabe geschaltet. Zusätzlich kann die Möglichkeit bestehen mehrere Bussysteme derart zusammenzufassen, dass diese aufeinander synchronisiert werden. Beispielsweise können je zwei Ausgabebussysteme oder ein Eingabebus und ein Ausgabebus zusammen synchronisiert werden.
In einer praktischen Ausführung des Bussystem sind eine Reihe von Leitungszwischenelemente vorgesehen; Leitung meint *- > t t o o O Q N W 3= Φ Hl CQ 3 CQ tr 3 tr ≤ CQ < Hl φ rt α CQ rt 3= 3 CQ CQ CL tr O rt tr O: CQ Hl rt 01 Hi \~> Φ N CL tr
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Zwischenregister vorgesehen sind. Vergleichbar ist die Busstruktur dabei mit einer Straße, die Schnellspuren und Kriechspuren aufweist und an vorgegebenen Zwischenstellen einen Spurwechsel ermöglicht.
Bevorzugt ist es allgemein, wenn das Bussystem eine Vielzahl von parallelen Segmentlinien umfaßt, wobei mehrere parallele Segmentlinien mit längeren Segmenten vorgesehen sind. Die längeren Segmente der Segmentlinien mit längeren Segmenten brauchen nicht alle gleichlang sein; es kann eine Staffelung vorgesehen sein.
Bevorzugt ist es allgemein weiter, wenn bei einer größeren Anzahl von parallelen Segmentlinien die Segmentlinienenden und/oder Leitungszwischenelemente in den Segmentlinien in Busrichtung versetzt gegeneinander angeordnet sind. Typisch sind an den Segmentlinienenden bzw. -anfangen Leitungszwischenelemente wie Schalter, Register, Multiplexer und Treiber vorgesehen. Die hardwaretechnische Implementierung die- ser Elemente erfordert nun erheblichen Raum, der gegenüber dem von den in Zwischenschichten anzuordnenden Leitungen beachtlich sein kann. Die bevorzugte versetzte Anordnung dieser Elemente sorgt nun dafür, daß nur Raum für Leitungszwi- schenelementanordnungen von z.B. zwei oder drei Segmentlini- en erfoderlich ist, nicht jedoch für Leitungszwischenelemen- tanordnungen aller vorhandenen Segmentlinien. Auch ist es mögöich, nicht bei allen Leitungszwischenelementanordnungen Treiber oder Register vorzusehen, sondern diese nur jedes n.-tes Segmentende vorzusehen. Bevorzugt ist jedoch dann, daß wenigstens drei Segmentlinien mit längeren Segmenten für wenigstens zwei Segmentlinien bei vorgegebenen Stellen Seg- mentlinienwechselkreise angeordnet werden, insbesondere Multiplexer, als Leitungszwischenelemente vorgesehen sind. So kann der gewünschte Segmentwechsel wie erforderlich gestal- tet werden. Bevorzugt ist die Busstruktur einem Zopf aus einer Vielzahl sich immer wieder kreuzender Strähnen vergleichbar, wobei an den Strähnenkreuzungen ein Segmentwechsel erfolgen kann und Wechsel unter längs des Busses vari- iernden Segmentpaaren oder Segmentgruppen möglich sind. Es ist dann möglich und bevorzugt, daß die Segmentlinienwech- selkreise für den Wechsel von einer ersten auf eine zweite Segmentlinie an einer ersten Stelle und die Segmentlinien- wechselkreise für den Wechsel von einer zweiten auf eine dritte Segmentlinie an einer zweiten Stelle vorgesehen sind. Neben dem nur paarweisen Wechsel wird bevorzugt auch die Möglichkeit geschaffen, an einer Stelle oder einer Vielzahl von Stellen unter mehreren Segmentlinien zu wählen, auf die gewechselt wird und/oder auf welche simultan Daten aufgege- ben werden.
In einem weiteren Aspekt der vorliegenden Erfindung wird der Logikzellenanordnung die Kommunikation der Zellen in zwei Richtungen möglich. Bei Busanordnungen mit Leitungszwi- schenelementen wie Treibern und/oder Registern sind Laufrichtungen definiert; um die Kommunikation der Zellen in zwei Richtungen zu ermöglichen, sind daher bevorzugt getrennte Busanordnungen für entgegengesetzte Laufrichtungen vorgesehen. Wenigstens in einer Richtung können wiederum für wenigstens unterschiedliche, insbesondere wiederum allgemein parallel geführte Segmentlinien mit kürzeren und längeren Segmenten vorgesehen sind.
Bei getrennten Segmentlinien für beide Laufrichtungen ist bevorzugt für wenigstens eine Laufrichtung Register vorgesehen, bevorzugt ist dabei, wie vorstehend erläutert, das Register im rückwärtsgeführten Bussystem vorgesehen, d.h. jenem Bussystem, mit denen Signale von einem Elementausgang zu einem Elementeingang zurückgeführt werden können.
Es sei erwähnt, daß gemäß einem weiteren Aspekt der vorliegenden ein erstes Bussystem für die Übertragung zu bearbeitender Daten und ein zweites Bussystem für die Übertragung von Status- und/oder Kontroll-bzw. Steuerinformation vorge- sehen sein kann; wiederum kann ein oder beide Bussysteme mit kurzen und langen Segmenten aufweisenden Segmentlinien gebildet sein und es können bevorzugt die jeweiligen Bussysteme bzw. Busanordnungen separat voneinander konfigurierbar, d.h. in ihrer Verschaltung festlegbar und/oder hinsichtlich der Operationen in verknüpfenden Registern bzw. der Ausgabe von Nachschautabellen bestimmbar sein.
Im Regelfall wird das Bussystem bevorzugt Einsatz finden bei einer Logikzellenanordnung, bei welcher eine Mehrzahl von Logikzellen in Reihe nebeneinander angeordnet sind; es sind dann die die längeren Segmente an wenigstens einer Logikzelle vorbeigeführt; umfaßt die Logikzellenanordnung noch mehr Logikzellen in einer Reihe, sind bevorzugt die längsten Segmente an mehr als einer Logikzelle vorbeigeführt . Es sei darauf hingewiesen, daß bei wenigstens zweidimensio- nalen Logikfeldern, also wenigstens reihen- und spaltenweiser Anordnung von Logikzellen, in jeder Reihe und in jeder Spalte ein segmentiertes Bussystem vorgesehen sein kann, das die vorbeschriebene Struktur mit langen und kurzen Segmenten in parallelen Segmentlinien aufweist.
Die beschriebene Busstruktur ist vorteilhaft bei allen Anordnungen, bei welchen datenverarbeitende also Logik- Einheiten miteinander verküpft werden sollen. Besondere Vorteile bieten sich aber, wenn die Logikzellen ausgewählt sind aus, umfassen und/oder bilden Rechenwerke, DPGAs, Kress- Arrays, systolische Prozessoren und RAW-Machines; digitale Signalprozessoren (DSPs) , die mehr als ein Rechenwerk besit- zen, konfigurierbare (programmierbare) Logikzellen oder andere Cores und/oder PAEs, ALU, Eingabe- / Ausgäbefunktionen (I/O) und/oder Speichermanagementeinheiten (I/O), Speicher. Eine erfolgreiche Implementierung einer Busstruktur mit Segmentlinien mit kurzen und langen Segmenten ist die VPU / XPP-Prozessoreinheit des Anmelders.
Ein solcher Prozessor wird bevorzugt eine Vielzahl unterschiedlicher, in einem Array angeordneter kommunizierender Logikeinheiten aufweisen, wobei die Logikeinheiten wenig- stens Speicher- und Datenveränderungseinheiten aufweisen und die Speichereinheiten randnah am Array angeordnet sind. Dies erlaubt es, Daten durch das Array laufen zu lassen und am Rand erforderlichenfalls zwischenzuspeichern, um eine Umkon- figration wie erforderlich zu bewirken. Das Durchlaufen kann auch durch parallele Reihen oder Spalten erfolgen und/oder auf mäande nde Welse, um so exhöhte Rechenleistung bereitzustellen.
Auch können allenfalls Eingang/Ausgangseinheiten näher am Rand als die Speichereinheiten angeordnet sein; dies erlaubt die Zwischenspeicherung von Daten vor Verarbeitung unter Arraydurchlauf . In jedem Fall wird aber bevorzugt, wenn zur Kommunikation der Logikeinheiten wenigstens von Rand zu Rand wenigstens ein Bussystem vorgesehen ist, das insbesondere segmentierbar ist wie vorbeschrieben. Dann ist es möglich, wenn zum Betrieb eines Prozessors Daten aus einem ersten randnahen Speicher ausgelesen und in einer erste, diesem Rand nahe Datenveränderungseinheit wie erforderlich verändert werden, von dort in wenigstens eine weitere Datenverän- derungseinheit übertragen werden, um weitere Datenveränderungen wie erforderlich vorzunehmen, die Daten nach Durch- laufen mehrerer Datenveränderungseinheiten in einen zweiten randnahen Speichern an einer vom ersten Speicher entfernten Stelle eingespeichert werden, eine Umkofigurierung der Datenveränderungseinheiten zur Neubestimmung der Datenverände- rung vorgenommen wird und die Daten ggf. in entgegengesetzer Laufrichtung durch zumindest einen Teil der Datenveränderungseinheiten geführt werden. Auch kann dann zum Betrieb vorgesehen sein, daß der Hinlauf in einer Reihe erfolgt und der Rücklauf in der bzw. einer darunter liegenden Reihe, um so Pipelineeffekte zu berücksichtigen.
Der Prozessor kann wenigstens ein programierbares Gatterfeld (PGA)' und mehrere Datenveränderungseinheiten mit ALUs aufweisen, wobei anwendungsspezifisch bevorzugt sein kann, wenn wenigstens eine oder mehrere PGAs von anderen Datenveränderungseinheiten, insbesondere ALUs umgeben sind, um von diesen leicht Daten zu Verknüpfungszwecke erhalten und/oder an diese ausgeben zu können.
Es ist möglich, daß bei einem Array aus rekonfigurierbaren Einheiten mehrere miteinander in Kommunikation bringbare insbesondere identische (Teil-) Arrays vorgesehen sind. Hierzu kann jeweils eine Umkonfigurierungseinheit vorgesehen sein, die zur Umkon iguration der umkonfigurierbaren Elemen- te des Arrays ausgebildet sein kann. Innerhalb des Arrays verlaufen dann die entsprechend vorstehend beschriebenen BusStrukturen. Es ist damit jedem Array eine Umkonfigurie- rungsverwaltungseinheit zugeordnet ist, die insbesondere an einer Arrayseite angeordnet sein kann, an welcher keine Speicher- und/oder I/O-Einheiten vorgesehen sind, wobei sich die Umkonf±gurierungse±nhe.i-t bevorzugt über die Breite des Arrays erstreckt, was den Vorteil bietet, daß eine optimale Chipform erzeugt werden kann.
Es ist dann wahlweise eine den Arrays gemeinsame Umkonfigu- rierungsverwaltungsübereinheit vorgesehen, die sich insbesondere über die Breite von mehr als einem Array erstreckt und die für die Kommunikation mit zumindest mehreren, bevorzugt allen der Umkonfigurierungsüberienheiten ausgelegt ist.
Alternativ und/oder zusätzlich ist es möglich, bei einem solchen Prozessor mit miteinander in Kommunikation bringbaren, insbesondere identischen Arrays, die umkonfigurierbare Datenveränderungseinheiten aufweisen, zwischen den Arrays Vermittlungseinheiten (VPAEs) vorzusehen sind, die zur Kommunikationsvermittlung unter den Feldern angeordnet sind. 4^ .J to t >_. o Π
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bindbar sind, wobei die Busse insbesondere über den Array- rand hinauslaufend ausgebildet und dort insbesondere weiter zu I/O-Schnittstelleneinheiten führbar sein können.
Wie vorstehend erläutert, ist es besonders bevorzugt, wenn im Prozessor ein oder mehrere Datenweiterleitungsregelimple- mentierungsmittel, insbesondere eine Nachschautabelle vorgesehen ist/sind, das zur Ermöglichung der Datenweiterleitung und insbesondere Datenübersetzung im Ansprechen auf die ge- meinsame Erfüllung einer Vielzahl von Kriterien, insbesondere ereignisbezogener Kriterien ausgebildet ist. Bei den Weiterzuleitenden Daten kann es sich insbesondere um Daten bzw. Triggervektoren handeln, die mit der Umkonfigurierung und/oder Umkonfigurierbarkeit von Logikzellen zu tun haben. Die Funktion bzw. die Übersetzung des jeweiligen Datenwei- terleitungsregelimplementierungsmittel wird entsprechend konfiguriert .
Es ist möglich, den Prozessor auch und gerade mit segmen- tierten Busstrukturen so aufzubauen, daß Datenveränderungs- einheiten und Datenspeichermittel vorgesehen sind, wobei zumindest einigen der Datenveränderungseinheiten Datenspeichermittel lokal zugeordnet sind, und insbesondere Mittel vorgesehen sind, um in die lokalen Datenspeichermittel lokal eingeschriebene Daten zur lokalen neuerlichen Datenveränderung lokal auszulesen. Mit anderen Worten können in einer Logikzelle Zwischenergebnisse gespeichert werden und mit anderen Daten und/oder unter Verwendung anderer Verknüpfungen weiterverarbeitet werden.
Wenn eine Umkonfigurierung eines Zellarrays aus im Betrieb rekonfigurierbaren Logikzellen erfolgt, das insbesondere eine Umkonfigurierung im Ansprechen auf die Propagation bestimmter vorgegebener Daten erlaubt, wie dies in der die Wa- ve-Rekonfiguration beschreibenden und unter Bezug genommen Veröffentlichungen insbesondere Schutzrechtsanmeldungen des vorliegenden Anmelders tun, so ist besonders bevorzugt, wenn auswählbar ist, ob die Rekonfiguration im Ansprechen auf die Datenpropagation für alle Logikzellen erfolgt, die von den vorgegebenen und/oder daraus hergeleiteten Daten angeströmt werden und/oder nur für einen Teil, insbesondere einen Verarbeitungszweig (zB einen if-then-Zweig) , während wenigstens ein anderer Zweig unverändert bleibt, was den Umkonfigurati- onsaufwand verringert und/oder nur eine Teilkette einer län- geren Reihe von insbesondere nacheinander Daten verarbeitenden Logikzellen insbesondere bis zu einer vorgegebenen Lo- -t-. *» ι-υ to to o o o tr rt 03 tr < CQ tr CQ 3 tr rt CL CL Ti 3 CL 3 D) $ Hl φ P Öd td CL CL CL CL CQ Ω CL td d CL Hi 3 03 rt rt LQ φ φ Ω Φ DJ Φ Φ Φ 3^ 3 F- Φ 3 Φ φ P F- DJ Ti 3 3 Φ 3= F- Φ 3 03 F- 3 Φ Φ F- tr F- 03 > P- Φ 3 0 DJ 3 F- F-
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konstante Datenberechnung möglich. Es sei als einleuchtend erwähnt, daß sich diese Art der Approximation auf mehrdimensionale Fälle durch Arbeitswertumklammerung in mehr als einer Richtung und entsprechendes Überschreiben der nach Über- schreiten eines n-dimensionalen Arbeitswertintervalls nicht mehr dem aktuellen Arbeitswertintervall benachbarter Intervalle übertragen läßt und schutzrechtlich als umfaßt angesehen wird.
Die Erfindung wird im Folgenden nur beispielsweise anhand der Zeichnung beschrieben. In dieser zeigt:
Fig.l den Gesamtaufbau eines erfindungsgemäß ausgestalteten Logikzellenarrays Fig.2 eine detailliertere Ansicht hierzu mit als Clu- stern bezeichneten Teilarrays, VPAEs dazwischen und Anschlußbussen Fig. 3 ein Beispiel für ein Vorwärtsregister eines Konfigurationsbusses Fig. 4 die Hierarchie von Konfigurationsmanagern eines erfindungsgemäß ausgestalteten Logikzellenarrays
Fig. 5 Details einer PAE mit Angaben, welche Details in verschiedenen Voranmeldungen partiell zu entnehmen sind. Erkennbar sind die drei Dateeingänge A B C in die Logikzelle, die fünf Triggereingänge für den Triggervektor Reset Stop Step GO RELoad, die beiden Daten-Ausgänge H(igh) und L(ow) sowie die Statussignalausgänge UVW und ie Busaufkopplung Fig .6 a den Aufbau der Logikzelle im Blockbild Fig. 6b den Aufbau eines Registers Fig. 6c den Registeraufbau eiens Rückwärtsregisters für Eventsignale mit der hier neuen optionalen Nachschautabelle Fig. 6d ein Vorwärtsregister mit Vorlademöglichkeit Fig 7 den Detailaufbau einer Speicherzelle, die eine von datenverändernden Logikzellen (PAEs) unterschiedlichen Eingang mit entsprechender anderer erforderlicher Busbreite aufweist Fig. 8 eine weitere Detailansicht eines Rückwärtsregi- sters im Konfigurationsbus mit Nachschautabelle für die Implementierung boolscher Verknüpfungen von Triggervektorbits Fig. 9 weitere Prozessordetails insbesondere der Busse Fig. 10 unsynchronisierte I/O Schaltung mit zwei Bussen Fig. 11 synchronisierte I/O Schaltung mit zwei Bussen Nach Fig.l umfaßt ein allgemein mit 1 bezeichneter Prozessor 1, der eine als XPP (xtreme processing platform) bezeichen- bare Einheit bilden kann, zwei Felder oder Cluster -einer Anzahl von arithmetischen Logikzellen (ALU-
PAEs=arithmetic logic unit processing array ele- ment) , -Speicherzellen (RAM-PAEs= Random acces memory processing array element) -mehreren, dargestellt vier Eingangs-/Ausgangszellen (E/A-Elemente, Input -Output -processing aray element) , -ein durch jedes Feld verlaufendes Bussystem, und -einen Konfigurationsmanager, der dem Feld zugeordnet ist, wobei diese Elemente zusammen als Cluster eine Einheit bilden, die für sich in der Lage ist, Daten zu verarbeiten und zwar als rekonfigurierbare Einheit und wobei den beiden Konfigurationsmanagern (CM) der Cluster ein übergeordneter Konfigurationsmanager
(SCM) zugeordnet ist, um so ein Übercluster bzw. die XPP zu bilden, wobei erwähnt sei, daß es insbesondere unter Ausnutzung baumartiger Hierarchiestrukturen möglich ist, mehr als zwei Felder von Prozessorelementen zusammenarbeiten zu lassen; so kann ein übergeordneter Konfigurationsmanager mehr als nur zwei Konfigurationsmanagern (CM) übergeordnet sein, welche ihrerseits jeweils nur einem einzelnen PAE-Cluster zugeordnet sind, und/oder es kann vorgesehen sein, daß eine mehrstufige Konfigurationsmanager-Hierarchie aufgebaut ist, worin, ersten, eigentlich dem Cluster zugeordneten Konfigurationsmanagern (CM) ein Konfigurationsmanager mittlerer Ebene zugeordnet ist und diese wiederum einer oder mehreren Hierarchieebenen unterstehen.
Fig. 1 gibt dabei die Anordnung der Zellen zueinander in einer zweidimensionalen Matrix und deren relative Größe näherungsweise zumindest insofern korrekt wieder, als daß die einzelnen Zellen sehr regelmäßig angeordnet sind und insbesondere die PAEs, also die speichernden und arithmetischen Logikzellen näherungsweise die gleiche Größe besitzen, was es erlaubt, bei der allgemein rechteckigen und/oder regulären Zellstruktur mit annähernd gleicher Anbindung an das Bussystem eine Kachelung vorzunehmen; die gezeigte Kachelung ist dabei aber insbesondere insofern willkürlich hinsicht- lieh der Anordnung von Speichern und Arithmetikeinheiten zueinander, als daß andere Anordnungen, auch unter Miteinbeziehung der I/O-Zellen und/oder unter Verwendung noch anderer Elemente problemfrei möglich sind, und ohne weiteres an eine gewünschte spezielle Rechenaufgabe anpaßbar sind. Die gezeigte Darstellung ist auch insofern beispielhaft, als statt einer zweidimensionalen Matrix auch eine dreidimensionale Anordnung von Einzelzellen im Raum möglich ist, sofern die Herstellungstechnik der verwendeten Halbleitertechnolo- gie dies erlaubt .
Eine einzelne PAE umfaßt nun eine Vielzahl von Ein- und Ausgängen. Dabei ist die einzelne PAE einerseits mit Datenein- und Ausgängen (A,B,C) versehen und andererseits mit Steuer- bzw. Kontrollein- und ausgängen (U,V,W) . Wie aus Fig. 1 ersichtlich, sind die PAEs in horizontalen Reihen angeordnet, wobei die Zellen untereinander über ein Bussystem miteinander verbunden sind; diese horizontalen Bussystem sind in der Feldmitte verbunden mit den darüber bzw. darunter liegenden PAEs und zwar im gezeigten bevorzugten Beispiel nach oben und unten nur mit diesen. Damit erfolgt der Transfer von Daten und Statussignalen (d.h. Steuersignalen) nach oben und unten durch die PAEs hindurch und zwar bevorzugt wie dargestellt in Fig. 1 unabhängig davon, um welche Art von PAEs es sich handelt, also unabhängig davon, ob es sich im vorliegenden Beispiel um eine RAM-PAE oder eine ALU-PAE handelt; es sind demnach alle Sorten von PAEs bevorzugt auf die gleiche Weise an das Bussystem angeschlossen und intern entsprechend verschaltet. Anders als dargestellt, wäre es prinzipi- eil sogar möglich, auch die E/A-Zellen zur Verbindung übereinander liegender Buslinien auszugestalten, was vorliegend allerdings unterblieben ist.
Die PAEs dienen somit der Weiterleitung von Daten, also zu verarbeitende sowie Steuer- bzw. Kontrollflußdaten in vertikaler Richtung. Die PAEs sind dabei so ausgebildet, daß diese Weiterleitung unter Datenveränderung oder unverändert erfolgt .
Die Datenveränderung kann zunächst in der eigentlichen Funktionseinheit der PAE erfolgen, z.B. wenn diese als arithmetische Logikeinheit ausgestattet ist und Daten in der Arithmetikeinheit verknüpft werden; um sicherzustellen, daß Daten hinreichend schnell bereitgestellt werden, um in der Zelle verknüpft zu werden und eine optimale Ausnutzung der Zell- taktung zu bewirken, sind drei Leitungen A,B,C mit der Bit- breite, die in der Zelle verarbeitet werden kann, an die Zelle geführt, vgl. Fig. 5. Dabei ist insbesondere auch eine bevorzugte additive EingangsVerknüpfung möglich, was es erlaubt, mit der Zelle Ergebnisse Operationen der Art (A+B) *C zeit- und platzeffizient zu bestimmen. Wenn keine Datenveränderung erforderlich ist, können die Daten an der Funktionseinheit vorbeigeleitet werden. So können z.B. Daten, die in einer Reihe weiter unten benötigt werden, dorthin durchgeleitet werden, ohne einer Veränderung in der PAE unterwor- fen zu werden. Es sei erwähnt, daß bei der simultanen Zuleitung von z.B. drei Datenwörtern entsprechend drei Eingänge A, B, C diese unterschiedlich weitergeleitet werden können. So ist es z.B. möglich, nur das Datenwort auf Leitung C unverändert weiterzuleiten, während A und B in der ALU mitein- ander verknüpft werden, z.B. durch Division A/B. Alternativ können auch zwei Datenworte an der ALU vorbeigeleitet werden, während ein Datenwort in der ALU z.B. mit einer Konstanten oder einem dort zwischengespeicherten anderen Wert verknüpft wird. Die Übertragbarkeit auf andere Datenwortmen- gen, die simultan der PAE zugeleitet werden, ist offensichtlich, d.h. es können auf Wunsch auch z.B. mehr als drei Datenworte an die PAE geführt sein; das einzelne Wort hat dabei die prozessorspezifische Bitbreite, vorliegend z.B. 32 Bit. Beliebige Eingänge und/oder Ausgänge von PAEs können mit
Konstanten von der Konfigurationseinheit (CT / CM) konfiguriert werden. Dabei können Konstante während des gesamten Betriebs einer Konfiguration unverändert konstant bleiben oder während des Betriebs d.h. der Ausführung einer Konfigu- ration von neuen Daten der Konfigurationseinheit (CT/CM) und/oder anderer Quellen wie z.B. PAEs überschrieben werden..
Auch ist einsichtig, daß anders als bei PAEs mit ALUs etwa in RAM-PAEs statt einer Verknüpfung aller oder eines Teils der Daten eine vollständige oder partielle Speicherung und/oder eine vollständige oder partielle Weiterleitung erfolgen kann.
Die Weiterleitung der Daten kann des weiteren unter Umgehung der eigentlich datenverändernden PAE-Kern-Einheit wie der ALU dergestalt erfolgen, daß dennoch eine Veränderung der Daten vor bzw. während der Weiterleitung erfolgt. Dies kann durch Veränderung der Daten unter Heranziehung von Nachschautabellen und anderen Verknüpfungseinheiten geschehen, z.B. Einheiten, die die eintreffenden Datenworte der Größe nach sortieren. Diese Einheiten sind bevorzugt zwischen die -t*. ^ ω ü-v to to
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len auf die zentrale Bedeutung und Wirkung der jeweiligen PAE. Die Zusatzfunktionen, die durch die Registerdatenwei- terleitungsfunktionalitätmodule implementiert sind, umfassen insbesondere bevorzugt im Vorwärtsregister für den Datenfluß Kontrolloperationen wie das Multiplexen oder Demultiplexen sowie das Kopieren und/oder andere Manipulieren von Daten; im Rückwärtsregister wird bevorzugt implementiert eine ALU- Funktionalität für den Datenfluß und/oder eine Boolsche Verknüpfung von Eventsignalen, d.h. Triggersignalen. Somit be- steht die PAE aus Modulen zur Manipulation von Datenströmen, zur operativen Verknüpfung und/oder Generierung von Datenpaketen sowie aus der Verarbeitung durch zumeist logische Verknüpfung und Generierung von Eventpaketen.
Die Ein-Ausgabemodule sind in ihrer Struktur gleichfalls in besonderer Weise an die Anforderungen der Datenverarbeitungsaufgabe angepaßt. Dazu ist jedes der Ein-Ausgabemodule mit mehreren Kanälen versehen, die unabhängig voneinander im sog. PORT-Modus (Fig. 10) arbeiten können oder in Synchroni- sation zueinander im sog. RAM-Modus (Fig. 11) arbeiten können. Jedes E/A-Modul kann dabei von mehreren Algorithmen unter Verwendung mehrerer Algorithmen gleichzeitig verwendet werden, wozu auch Sortieralgorithmen herangezogen werden können .
Mit anderen Worten arbeitet im Speicher- (RAM) -Modus (Fig. 11) das Ein/Ausgabemodul (I/O Schnittstelle) als Schnittstelle zu externem Speicher. Es werden dabei Schreibedaten und Adressdaten eines jeden Kanals synchronisiert, d.h. erst wenn bei- de Datenpakete vorhanden sind, wird ein externer Schreibvorgang gestartet. Im Lesemodus sortiert die EA Einheit von extern gesendete Pakete wieder an die internen Kanäle. Die Umschaltung zwischen Schreib- und Lesemodus kann z.B. per Konfiguration oder z.B. durch Signale erfolgen.

Claims

PCT-Anmeldung "Verfahren und Vorrichtung"Patentansprüche
1. Logikzellenanordnung mit einer Anzahl Logikzellen und einem seg entierten Bussystem für die Logikzellenkommunikation, dadurch gekennzeichnet, daß das Bussystem unterschiedliche Segmentlinien mit kürzeren und längeren Segmenten zur Verbindung zweier Punkte umfaßt, um die Anzahl zu durchlaufender Buselemente bei auseinander beabstandeten Kommunikationsstart- und Endpunkten gering halten zu können.
2. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die Segmentlinien jeweils aus einer Mehrzahl paralleler Leitungen gebildet sind, deren Anzahl durch die Bus-Breite und/oder das Buspro- tokoll bestimmt ist.
3. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß datenverändernden Logikzellen drei der für die verarbeitete Bitbreite er- forderlichen Leitungsbündel als Datenzuführungsleitungen zugeführt sind.
. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß von datenverändernde Logikzellen zwei der für die verarbeitete Bitbreite erforderlichen Leitungsbündel für Daten weggeführt sind, insbesondere mit einem Leitungsbündel für höherwertige und einem Leitungsbündel für niederwerti- gere Bits.
Logikzellehanordnung insbesondere nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei rekonfigurierbaren Logikzellen an deren Steuereingänge Leitungsbündel geführt sind, die derart angeordnet sind, daß wenigstens Signale in die Zelle übertragbar sind, die alternativ wenigstens eine Art der Aktivie- rung (Step, Stop, Go) , ein Zurücksetzen (Reset) und ein Rekonfigurieren (Reload) bewirken können.
6. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Bussystem Segmente zur Verbindung der Logikzellen -untereinander und/oder mit
- internen und/oder externen, die Logikzellen -konfigurierenden und/oder rekonfigurierenden Einheiten, und/oder
-I/O-Schnittstellen und/oder zur Logikzellenanordnung externen Datenspeichern umfaßt .
7. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Busystem neben Leitungen weiter Leitungszwischenelemente umfaßt, insbesondere zumindest eines der Buselemente Verbindungs-Schalter,
Multiplexer, Register, insbesondere algebraisches verknüpfendes Register, insbesondere addierendes und/oder multiplizierendes Register, insbesondere nur zwei Operanden algebraisches verknüpfendes Register
Logikverknüpfungsschaltungen boolscher Art, insbesondere Nachschautabellen, und/oder
Leitungstreiber .
8. Logikzellenanordnung nach dem vorhergehenden Anspruch, worin Logikverknüpfungsschaltungen als Buselemente vor- gesehen sind, dadurch gekennzeichnet, daß die Logikverknüpfungsschaltungen von einer Logikzellenrekonfigurie- rungseinheit , insbesondere einer Konfigurationsmanagin- geinheit und/oder einer Logikzelle beschreibbar ist .
9. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Übergangsmöglich- keiten von einem Segment einer ersten Segmentlinie auf ein Segment einer zweiten Segmentlinie vorgesehen sind.
10. Logikzellenanordnung nach einem der vorhergehenden An- sprüche, dadurch gekennzeichnet, daß das Bussystem eine Vielzahl von parallelen Segmentlinien umfaßt, wobei mehrere parallele Segmentlinien mit längeren Segmenten vorgesehen sind.
11. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß für unterschiedliche der Mehrzahl an parallelen Segmentlinien mit längeren Segmenten die Segmentlinienenden und/oder Leitungszwi- schenelemente in den Segmentlinien in Busrichtung versetzt gegeneinander angeordnet sind, insbesondere um jeweils mindestens eine Logikzelenein- heit versetzt.
12. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß bei wenigstens drei Segmentlinien mit längeren Segmenten für wenigstens zwei Segmentlinien bei vorgegebenen Stellen Segmentlinien- wechselkreise, insbesondere Multiplexer, als Leitungs- Zwischenelemente vorgesehen sind.
13. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die Segmentlinienwechsel- kreise für den Wechsel von einer ersten auf eine zweite Segmentlinie an einer ersten Stelle und die Segmentli- nienwechselkreise für den Wechsel von einer zweiten auf eine dritte Segmentlinie an einer zweiten Stelle vorgesehen sind.
14. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß zumindest ein Segmentlini- enwechselmultiplexer vorgesehen ist, der den Übergang von einer Segmentlinie auf wenigstens eine wahlweise einer Vielzahl von Segmentlinien ermöglicht .
15. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß getrennte Busanordnungen für entgegengesetzte Laufrichtungen ausgebildet sind, wobei für wenigstens eine Laufrichtung unterschiedliche Segmentlinien mit kürzeren und längeren Segmenten vorgesehen sind.
16. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß bei getrennten Segmentlini- en für beide Laufrichtungen und für wenigstens eine Laufrichtung Register vorgesehen sind.
17. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß Register in rückwärtsgeführten Bussystemen vorgesehen sind, d.h. Bussystemen, mit denen Signale von einem Elementausgang zu einem Elementeingang zurückgeführt werden können.
18. Logikzellen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wahlweise zuschaltbare Re- gister zwischen zumindest zwei Segmenten wenigstens einer Segmentlinie vorgesehen sind.
19. Logikzellen nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß wenigstens ein wahlweise zuschalt- bares Register in einem vorwärtsgeführten Register vorgesehen ist.
20. Logikzellen nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, worin ein Mittel vorgesehen ist, um das Register bei Ausführung eines Programmes nach Wahl des Compilers zuzuschalten.
21. Logikzellenanordnung insbesondere nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein erstes Bussystem für die Übertragung zu bearbeitender Daten und ein zweites Bussystem für die Übertragung von Status- und/oder Kontroll-bzw. Steuerinformation vorgesehen ist .
22. Logikzellenanordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß wenigstens bei einem der
Bussystem unterschiedliche Segmentlinien mit parallelen kürzeren und längeren Segmenten zur Verbindung zweier Punkte vorgesehen sind, um bei auseinander beabstandeten Logikzellen die Anzahl zu durchlaufender Buselemen- te gering halten zu können.
23. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigßtens eine Reihe mit wengistens drei Logikzellen vorgesehen ist und die längeren .Segmente an wenigstens einer Logikzelle vorbeigeführt sind.
24. Logikzellenanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens eine Reihe mit mehr als drei Logikzellen vorgesehen ist und die längsten Segmente an mehr als einer Logikzelle vorbeigeführt sind.
25. Logikzellenanordung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Logikzellen ausgewählt sind aus, umfassen und/oder bilden Rechenwerke, DPGAs, Kress-Arrays, systolische Prozessoren und RAW-Machines; digitale Signalprozessoren (DSPs), die mehr als ein Rechenwerk besitzen, konfigurierbare (programmierbare) Logikzellen oder andere Cores und/oder PAEs, ALU, Eingabe- / Ausgabefunktionen (I/O) und Speichermanagementeinheiten (I/O) , Speicher.
26. Prozessor mit einer Vielzahl unterschiedlicher, in einem Array angeordneter kommunizierender Logikeinheiten, dadurch gekennzeichnet, daß die Logikeinheiten wenigstens Speicher- und Datenveränderungseinheiten aufweisen und die Speichereinheiten randnah am Array angeordnet sind.
27. Prozessor nach dem vorhergehenden Anspruch, dadurch ge- ken1" eichnet, daß allenfalls Eingang/Ausgangseinheiten näher am Rand als die Speichereinheiten angeordnet sind.
28. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß zur Kommunikation der Logikeinheiten wenigstens von Rand zu Rand wenigstens ein Bussystem vorgesehen ist.
29. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die Speichereinheiten am Rand des Bussystems angeordnet sind.
30. Prozessor nach einem der vorhergehenden Ansprüche, da- durch gekennzeichnet, daß mehrere miteinander in Kommunikation bringbare insbesondere identische Arrays vorgesehen sind.
31. Verfahren zum Betrieb eines Prozessors nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß
Daten aus einem ersten, insbesondere randnahen Speicher ausgelesen und in einer erste, diesem Speicher nahe Datenveränderungseinheit wie erforderlich verändert werden, insbesondere von dort in wenigstens eine weitere Datenveränderungseinheit übertragen werden, um weitere Datenveränderungen wie erforderlich vorzunehmen, die
Daten nach Durchlaufen einer oder mehrerer Datenveränderungseinheiten in einen zweiten Speicher an einer vom ersten Speicher insbesondere entfernten Stelle eingespeichert werden^, eine Umkofigurierung der Datenverän- derungseinheiten zur Neubestimmung der Datenveränderung vorgenommen wird, wonach insbesondere möglich ist, daß die so veränderten und/oder erzeugten Daten neuerlich insbesondere in entgegengesetzter Laufrichtung und insbesondere durch zumindest einen Teil der Datenveränderungseinheiten geführt werden.
32. Verfahren zum Betrieb eines Prozessors nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, wobei der Hinlauf in einer Reihe erfolgt und der Rücklauf in der bzw. einer darunter liegenden Reihe, um so Pipelineeffekte zu berücksichtigen.
33. Prozessor insbesondere nach einem der vorhergehenden
Ansprüche mit einem wenigstens zweidimensionalen Array unterschiedlicher Datenveränderungseinheiten, die wenigstens eine programmierbares Gatterfeld (PGA) und mehrere Datenveränderungseinheiten mit ALUs aufweisen, dadurch gekennzeichnet, daß das wenigstens eine oder mehrere PGAs von anderen Datenveränderungseinheiten, insbesondere ALUs umgeben sind.
34. Prozessor insbesondere nach einem der vorhergehenden Ansprüche, mit miteinander in Kommunikation bringbaren insbesondere identische Arrays, die umkonfigurierbare
Datenveränderungseinheiten und eine Umkonfigurierungs- einheit aufweisen, dadurch gekennzeichnet, daß jedem Array eine Umkonfigurierungsverwaltungseinheit zugeordnet ist, die insbesondere an einer Arrayseite angeordnet ist, an welcher keine Speicher- und/oder I/O-Einheiten vorgesehen sind, wobei sich d,ie Umkonfigurierungseinheit bevorzugt über die Breite des Arrays erstreckt.
35. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine den Arrays gemeinsame Umkonfigurierungsverwaltungsübereinheit vorgesehen ist, die sich insbesondere über die Breite von mehr als einem Array erstreckt und die für die Kommunikation mit zumindest mehreren, bevorzugt allen der Umkonfigurie- rungsüberienheiten ausgelegt ist.
36. Prozessor mit miteinander in Kommunikation bringbaren insbesondere identische Arrays, die umkonfigurierbare Datenveränderungseinheiten aufweisen, wobei zwischen den Arrays Vermittlungseinheiten (VPAEs) vorgesehen sind, die zur Kommunikationsvermittlung angeordnet sind.
37. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die Konfigurationseinheiten von we- nigstesn zwei der Arrays direkt in Verbindung miteinan- der stehen, insbesondere über dedizierte Festleitungen und/oder über beim Booten vorkonfigurierte Datenleitungen.
38. Prozessor nach einem der beiden vorhergehenden Ansprü- ehe, dadurch gekennzeichnet, daß die Vermittlungseinheiten (VPAEs) zwei Konfigurationsregister aufweisen, wobei das erste Konfigurationsregister vom ersten Array und das zweite Konfigurationsregister vom zweiten Array ansprechbar ist, um so ein schleusenartiges Übertragen von Daten durch die VPAEs zu ermöglichen.
39. Prozessor insbesondere nach einem der beiden vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Arrays über eine Reihe Datenveränderungs- und/oder transfereinheiten (VPAE) miteinander in Komunikation bringbar sind.
40. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die kommunikationsermöglichenden Da- tenveränderungseinheiten beidseits über längs des
Arrays verlaufende Busse an das Array verbindbar sind, wobei die Busse insbesondere über den Arrayrand hinauslaufend ausgebildet und dort insbesondere weiter zu I/O-Schnittstelleneinheiten führbar sein können.
41. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß an den Array-Außenrändern, die nicht an Nachbararrays angrenzen, längs des Arrays verlaufende Busse an das Array Vorgesehen sind, die insbesondere über den Arrayrand hinauslaufend ausgebildet und dort insbesondere weiter zu I/O-Schnittstelleneinheiten führbar sind.
42. Prozessor insbesondere nach einem der vorhergehenden Ansprüche mit einer umkonfigurierbaren Datenveränderungseinheit, die von Daten in einer durch I/O- Anschlüsse vorgegebenen Richtung durchströmt ist, wobei die Daten dadurch gekennzeichnet, daß ein Vorwärtsregister zur Datenweiterleitung im Ansprechen auf vorgege- bene Ereignisse vorgesehen ist.
43. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Datenweiterleitungsrege- limplementierungsmittel, insbesondere eine Nachschauta- belle vorgesehen ist, das zur Ermöglichung der Datenweiterleitung im Ansprechen auf die gemeinsame Erfüllung einer Vielzahl von Kriterien, insbesondere ereignisbezogener Kriterien ausgebildet ist, bei Auslegung des Arrays mit reihenweise angeordneten Datenveränderungs- und/oder -
Verknüpfungseinheiten insbesondere auf die gemneinsame Erfüllung einer Vielzahl von in einer Reihe erfüllten Kriterien.
44. Prozessor insbesondere nach einem der vorhergehenden Ansprüche wobei Datenveränderungseinheiten und Datenspeichermittel vorgesehen sind, dadurch gekennzeichnet, daß zumindest einigen der Datenveränderungseinheiten Datenspeichermittel lokal zugeordnet sind, und insbesondere Mittel vorgesehen sind, um in die lokalen Datenspeichermittel lokal eingeschriebene Daten zur lokalen neuerlichen Datenveränderung lokal auszulesen.
45. Prozessor mit einer Mehrzahl umkonfigurierbarer Logikzellen, wobei wenigstens eine und bevorzugt eine Vielzahl von Logikzellen wenigstens einen Eingang zum Zurücksetzen der Lo- gikzelle (Reset) , wenigstens einen Eingang zum Umkonfigurieren der Logikzelle (Rekonfig) und wenigstens einen Eingang und bevorzugt mehrere Eingänge zum Aktivieren der Logikzelle (Step, Stop, Go)
und/oder worin die Vielzahl von Zellen
Statuseingänge aufweisen, welche dazu ausgelegt sind, angelegte Status -Eingangssignale zu unterscheiden in wenigstens einen Eingangsstatus zum Zurücksetzen der Logikzelle (Reset) , wenigstens einen Eingangstatus zum Umkonfigurieren der Logikzelle (Rekonfig) und wenigstens einen Eingang zum Aktivieren der Logkizelle (Step, Stop, Go) .
46. Verfahren zur Umkonfigurierung eines Zellarrays aus im Betrieb rekonfigurierbaren Logikzellen, wobei die Umkonfigurierung im Ansprechen auf die Propagation be- stimmter vorgegebener Daten erfolgt, dadurch gekennzeichnet, daß auswählbar ist, ob die Rekonfiguration für alle Logikzellen erfolgt, die von den vorgegebenen und/oder daraus hergeleiteten Daten angeströmt werden und/oder nur für einen Teil, insbesondere einen Verarbeitungszweig (zB einen if -then-Zweig) , während wenigstens ein anderer Zweig unverändert bleibt, und/oder nur eine Teilkette einer längeren Reihe von nacheinander Daten verarbeitenden Logikzellen isnbesodnere bis zu einer vorgegebenen Logikzelle, und/oder, um die Rekonfiguration sofort oder nach der bzw. einer weiteren Datenverarbeitung zu gestatten und eine solche Auswahl vorgenommen wird.
47. Verfahren zur vorladbare Logikeinheiten verwendenden Approximation des Verhaltens nichtlinearer Systeme, insbesondere unter Verwendung von Logikzellenanordungen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für eine Reihe aneinander angrenzender Arbeitsbereiche jeweilige geeignete Approximationen bestimmt werden, zu einem augenblicklichen Arbeitsbereich (n) sowie zu dessen unten und oben ( (n-1) , (n+1) ) angrenzenden Arbeitsbereichen die Approximationen ermöglichenden Parameter vorgeladen werden, das Verhalten mit dem mittleren (n) Arbeitsbereich approximiert wird, bis der Arbeitsbereich, innerhalb dessen die Approximation geeignet ist, überschritten wird, dann mit jener der Approximation (n-1) weiter gearbeitet wird, welche^ zu dem Arbeitsbereich gehört, in wel- chen hinein die Überschreitung erfolgte und bevorzugt die Approximation zu jenem Arbeitsbereich (n+1) , in welchen hinein die Überschreitung nicht erfolgte, überschrieben wird mit einer Approximation (n-2) , die gemeinsam mit der zuvor verwendeten Approximation (n) die derzeit verwendete Approximation (n-1) bzw. die zugehörigen Arbeitsbereiche umklammert.
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