EP1454258A2 - Verfahren und vorrichtungen zur datenbe- und/oder verarbeitung - Google Patents

Verfahren und vorrichtungen zur datenbe- und/oder verarbeitung

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Publication number
EP1454258A2
EP1454258A2 EP02712937A EP02712937A EP1454258A2 EP 1454258 A2 EP1454258 A2 EP 1454258A2 EP 02712937 A EP02712937 A EP 02712937A EP 02712937 A EP02712937 A EP 02712937A EP 1454258 A2 EP1454258 A2 EP 1454258A2
Authority
EP
European Patent Office
Prior art keywords
data
bus
transmitter
identifier
transmitters
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02712937A
Other languages
English (en)
French (fr)
Inventor
Martin Vorbach
Volker Baumgarte
Armin Dr. NÜCKEL
Frank May
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PACT XPP Technologies AG
Original Assignee
Pact Informationstechnologie GmbH
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Filing date
Publication date
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Priority claimed from PCT/EP2001/008534 external-priority patent/WO2002008964A2/de
Priority claimed from US09/967,847 external-priority patent/US7210129B2/en
Priority claimed from PCT/EP2001/011593 external-priority patent/WO2002029600A2/de
Application filed by Pact Informationstechnologie GmbH filed Critical Pact Informationstechnologie GmbH
Priority to EP02712937A priority Critical patent/EP1454258A2/de
Priority claimed from PCT/EP2002/002403 external-priority patent/WO2002071249A2/de
Priority claimed from DE10129237A external-priority patent/DE10129237A1/de
Publication of EP1454258A2 publication Critical patent/EP1454258A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/44—Encoding
    • G06F8/447—Target code generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form

Definitions

  • the invention describes methods and methods for managing and transferring data within multidimensional arrangements of transmitters and receivers. Dividing a data stream into a plurality of independent branches, and the subsequent merging of the individual branches to a data stream to be easy to carry out, with the individual data streams are sa ⁇ vmengerezt again moving within the correct temporal sequence ⁇ . This process is particularly important for the processing of relevant code.
  • the described method is particularly suitable for configurable architectures, the efficient control of the configuration and reconfiguration is given special attention.
  • the object of the invention is to provide something new for commercial use.
  • the solution to the problem is claimed independently.
  • Preferred embodiments are in the subclaims.
  • a reconfigurable architecture is understood to mean modules (VPU) with configurable function and / or networking, in particular integrated modules with a plurality of arithmetic and / or logical and / or logical and / or analog and / or storing and / or internal / external arranged in one or more dimensions networking modules that are connected to each other directly or through a bus system.
  • the genus of these modules includes, in particular, systolic arrays, neural networks, multiprocessor systems, processors with several arithmetic units and / or logical cells and / or communicative / peripheral cells (10), networking and network modules such as crossbar switches, as well as known modules of the genus FPGA, DPGA, Chameleon, XPUTER, etc.
  • systolic arrays neural networks
  • multiprocessor systems processors with several arithmetic units and / or logical cells and / or communicative / peripheral cells (10)
  • networking and network modules such as crossbar switches
  • FPGA field-programmable gate arrays
  • the above architecture is used as an example for clarification. used and hereinafter referred to as VPU.
  • The. Architecture consists of any arithmetic, logical (also memory) rather) and / or memory cells and / or network cells and / or communicative / peripheral (10) cells (PAEs), which can be arranged in a one- or multi-dimensional matrix (PA), the matrix being able to have different cells of any design , the bus systems are also understood as cells.
  • a configuration unit (CT) is assigned to the matrix as a whole or in part, which influences the networking and function of the PA.
  • the configurable cells of a VPU must be synchronized with each other for the correct processing of data. Two different protocols are used for this purpose, one for the synchronization of the data traffic and another for the sequence control of the data processing.
  • Data is preferably transmitted via a plurality of configurable bus systems. Configurable bus systems mean in particular that any PAEs send data and the connection to the receiver PAEs, and in particular the receiver PAEs, can be configured as desired.
  • the data traffic is preferably synchronized using handshake protocols which are transmitted with the Date_n.
  • handshake protocols which are transmitted with the Date_n.
  • the following description describes simple handshakes and complex processes, the preferred use of which depends on the particular application or application quantity to be carried out.
  • the sequence control is carried out by signals (triggers) that indicate the status of a PAE.
  • Triggers can be routed independently of the data via freely configurable bus systems, ie different transmitters and / or receivers can be zen and preferably also have handshake protocols.
  • Triggers are generated by a status of a sending PAE (e.g. zero flag, overflow flag, negative flag) by forwarding individual states or combinations.
  • Data processing cells (PAEs) within a VPU can assume different processing states, which depend on the configuration state of the cells and / or incoming or arriving triggers: "not configured":
  • STOP incoming data are not calculated. STEP exactly one calculation is carried out.
  • GO, STOP and STEP are triggered by the trigger described below.
  • a particularly simple, yet very powerful handshake protocol which is preferably used for the transmission of data and triggers, is described below.
  • the control of the handshake protocols is preferably predetermined in the hardware and can represent an essential part of the data processing paradigm of a VPU.
  • the basics of this protocol are already described in PACT02. 'With each from a transmitter via any bus gesende- th information a RDY signal -is also sent that indicates the validity of the information. The receiver only processes information with an RDY signal, all other information is ignored.
  • synchronization and data processing can be carried out by a permanently implemented state machine (see PACT02), by a finely configured state machine (see PACT01, PACT04) or, preferably, by a programmable sequencer (PACT13).
  • the programmable state machine is configured according to the procedure to be carried out.
  • the block EPS448 from Altera (ALTERA Data Book 1993) realizes such a programmable sequencer, for example.
  • a special task of handshake protocols for VPUs is to carry out pipeline-like data processing, in which data in every clock cycle in particular PAE can be administered. This requirement leads to special demands on the functioning of handshakes.
  • the problem and solution of this task is shown using the example of an RDY / ACK protocol:
  • Figure la shows a structure of a pipeline within a VPU.
  • the data are led via (preferably configurable) bus systems (0107, 0108, 0109) to registers (0101, 0104), which are followed by data processing logic (0102, 0105), if applicable.
  • This is assigned an output stage (0103, 0106), which preferably again contains a register in order to connect the results to a bus again.
  • Both the bus systems (0107, 0108, 0109) and the data processing logic preferably (0102, 0105) transmit the RDY / ACK protocol for synchronization.
  • ACK means "Receiver will take over data", with the effect that the pipeline works in every cycle.
  • ACK means "Receiver has taken over data”, with the effect that the ACK only ever runs to the next level and there is a register there. The problem that arises from this is that the pipeline only works in every second cycle due to the delay in the register required in the hardware implementation.
  • protocol b On the bus systems (0107, 0108, 0109) protocol b) is used in that a register (0110) delays the incoming RDY by one clock with the writing of the transmitted data into an input register and forwards it on the bus as ACK.
  • This stage (0110) works as a kind of protocol converter between a bus protocol and the protocol within a data processing logic.
  • the data processing logic uses the protocol a). This is generated by a downstream protocol converter (Olli). The special thing about Olli is that a prediction must be made as to whether the incoming data are actually taken from the data processing logic by the bus system. This is solved by an additional buffer register (0112) in the output stages (0103, 0106) for the data to be transferred to the bus system is introduced. The data generated by the data processing logic are simultaneously written to the bus system and in the buffer register. If the bus cannot accept the data, i.e. the ACK of the bus system is absent, the data are available in the uPffer register and are switched to the bus system via a multiplexer (0113) as soon as the bus system is ready.
  • Olli downstream protocol converter
  • the data is forwarded directly to the bus via multiplexer (0113).
  • the buffer register enables acknowledgment with the semantics a), since "Receiver will accept data" can be acknowledged as long as the buffer register is empty, since writing to the buffer register ensures that the data is not lost.
  • Triggers are used in VPU modules for the transmission of simple information PACT08 are described. Triggers are transmitted using a one- or multi-dimensional bus system divided into segments. The individual segments can be equipped with drivers to improve the signal quality.
  • the respective trigger connections which are implemented by interconnecting several segments, are programmed by the user and configured via the CT.
  • triggers primarily, but not exclusively, transmit the following information or any combination of these
  • Triggers are generated by any cells and are triggered by any events in the individual cells. In particular, triggers from your own CT or an external unit that are generated outside the cell array or the module can.
  • Triggers are received by any cells and evaluated in any way.
  • triggers from a CT or an external unit that are evaluated outside the cell array or the module can be evaluated.
  • Triggers are mainly used for process control within a VPU, for example for comparisons and / or loops. Data paths and / or branches can be enabled or disabled using triggers. Another important area of application for triggers is the synchronization and control of sequencers, as well as their information exchange; as well as the control of data processing in the cells.
  • the management of triggers and the control of data processing can be done according to the state of the art by a permanently implemented state machine (see PACT02, PACT08), by a finely configured state machine (see PACT01, PACT04, PACT08, [Chameleon]) or preferably by a programmable state machine (PACT13).
  • the programmable state machine is configured according to the procedure to be carried out.
  • RDY is pulsed, ie lies exactly for a clock so that the data is not incorrectly read multiple times. If the RDY controls multiplexers and / or gates and / or other suitable transmission elements that control the data transfer depending on the implementation, this control is stored for the period of the data transmission (RdyHold). The effect of this is that the position of the gates and / or multiplexers and / or other suitable transmission elements remains valid even after the RDY pulse and thus there is still valid data on the bus. As soon as a recipient has accepted the data, it acknowledges with an ACK (see PACT02). It should be mentioned again that the correct data is available on the bus until acceptance by the recipient (s). ACK is preferably also transmitted as a pulse. If an ACK passes through a multiplexer and / or gate and / or another suitable one
  • One solution to this is to basically pulse ACK and that store incoming ACK of each branch on a branch. Only when the ACKs of all branches arrive will an ACK pulse be forwarded towards the transmitter and at the same time all stored ACKs (AckHold) and possibly the RdyHold will be deleted.
  • Figure lc shows the basics of the method.
  • a transmitter 0120 sends data via a bus system 0121 together with an RDY 0122.
  • Several receivers (0123, 0124, 0125, 0126) receive the data and the associated RDY (0122).
  • Each receiver generates an ACK (0127, 0128, 0129, 0130), each of which uses suitable Boolean logic (0131, 0132, 0133) e.g. a logical AND function can be linked and sent to the transmitter (0134).
  • Figure lc shows a possible preferred embodiment with 2 receivers (a, b).
  • An output stage (0103) sends data and the associated RDY (0131) pulsed in this example.
  • RdyHold levels (0130) in front of the target PAEs translate the pulsed RDY into a standing RDY.
  • a standing RDY should have the boolean value b'l.
  • the outputs (0132) of the RdyHold stages can also be used to control bus switches as already described.
  • a logical b'O is added to the last input of an OR chain so that the chain functions properly.
  • a simple n: 1 transmission can be realized by routing several data paths to the inputs of PAEs.
  • the PAEs are configured as multiplexer stages. Incoming triggers control the multiplexer and each select one of the plurality of data paths.
  • tree structures can be constructed from PAEs configured as multiplexers in order to combine a large number of data streams (large n). The procedure requires special attention from the programmer - in order to correctly sort the different data streams in time. In particular, all data paths should be of the same length and / or
  • FIG. 2 shows a first possible implementation example.
  • a FIFO (0206) is used to correctly store and process the chronological order of transmission requests to a bus system (0208).
  • each transmitter (0201, 0202, 0203, 0204) is assigned a unique number that represents its address.
  • Each transmitter requests data transmission to the 0208 bus system by displaying its address on a bus (0209, 0210, 0211, 0212).
  • the respective addresses are stored in a FIFO (0206) via a multiplexer (0205) in accordance with the sequence of the send requests.
  • the FIFO is processed step by step and the address of the respective FI-FO entry is displayed on another bus (0207).
  • This bus addresses the transmitters and the transmitter with the appropriate address receives access to bus 0208.
  • the internal memory of the VPU technology can be used as a FIFO (see PACT04, PACT13).
  • An additional counter (REQCNT, 0301) counts the number of clocks T.
  • Each transmitter (0201, 0202, 0203, 0204) that requests transmission at clock t stores the value of REQCNT (REQCNT (t)) at clock t as his address.
  • Each ' transmitter that stores the transmission request at clock t + 1 has the value of REQCNT (REQCNT (t + 1)) at
  • Each transmitter that stores the transmission request at clock t + n stores the value of REQCN (REQCN (t + n)) at clock t + n as its address.
  • the FIFO (0206) now stores the values of REQCNT (tb) at a particular clock tb.
  • the FIFO shows a stored value of REQCNT as a request to send on a separate bus (0207).
  • Each transmitter compares this value with the one it has saved. If the values are the same, it sends the data. If several transmitters have the same value, i.e. if data are to be transmitted at the same time, the transmission is now arbitrated using a suitable arbiter (CHNARB, 0302b) and switched to the bus using a multiplexer (0302a) controlled by the arbiter.
  • CHNARB CHNARB, 0302b
  • a multiplexer 0302a
  • the FIFO advances to the next value. If the FIFO no longer contains any valid entries (empty), the values are marked as invalid so that no incorrect bus accesses occur.
  • REQCNT are stored in the FIFO (0206) in which there was a bus request from a transmitter (0201, 0202, 0203, 0204). For this purpose, each transmitter signals its bus request (0310, 0311, 0312, 0313). These are logically linked (0314), e.g. through an OR function.
  • the resulting send request from all transmitters (0315) is routed to a gate (0316) that only routes the values from REQCNT to the FIFO (0206). who actually had a bus request.
  • REQCNT (0410) generates a linear sequence of values (REQCNT (tb)) if only the clocks are counted instead of all clocks t, in which a bus request from a transmitter (0315) exists. Due to the seamless linear sequence of values generated by REQCNT, the FIFO can be replaced by a simple counter (SNDCNT, 0402), which also counts linearly and whose value (0403) enables the respective transmitters in accordance with 0207. SNDCNT continues to count as soon as no transmitter responds to the value of SNDCNT. As soon as the value of REQCNT is equal to the value of SNDCNT, SNDCNT stops counting because the last value has been reached.
  • the maximum required width of REQCNT is log 2 (number_of_sender). If the largest possible value is exceeded, REQCNT and SNDCNT start again at the minimum value (usually. 0).
  • arbiters can be used as CHNARB according to the prior art. Depending on the application, better prioritized or unprioritized arbiters are suitable, with prioritized ones offering the advantage that they can prefer certain tasks for real-time tasks.
  • a serial arbiter is described below, which can be implemented particularly simply and in a resource-saving manner in VPU technology. In addition, the. «Arbiter offers the advantage of working with priority, which enables the preferred processing of certain transmissions.
  • Blocks of the VPU type have a network of parallel data bus systems (0502), each
  • PAE has to transfer data at least subsequent to a data 'bus.
  • a network is usually built up from several equivalent parallel data buses (0502), whereby One data bus each can be configured for data transmission. The remaining data buses can be freely available for other data transfers.
  • the data buses can be segmentable, i.e. configuration (0521) enables a bus segment (0502) to be switched through to the neighboring bus segment (0522) via gates (G).
  • the gates (G) can be constructed from transmission gates and preferably have signal amplifiers and / or registers.
  • a PAE (0501) preferably taps data from one of the buses (0502) via multiplexers (0503) or a comparable circuit.
  • the activation of the multiplexer arrangement is
  • the data (results) generated by a PAE (0510) are preferably connected to a bus (0502) via a similar, independently configurable • (0505) multiplexer circuit.
  • bus nodes The circuit described in FIG. 5 is referred to as bus nodes.
  • a simple arbiter for a bus node can be implemented as follows, as shown in FIG. 6:
  • the basic element 0610 of a simple serial arbiter can be constructed using two AND gates (0601, 0602). Figure 6a-.
  • the basic element has an input (RDY, 0603) through which an input bus indicates that it is transmitting data and requests activation on the receiver bus.
  • Input (ACTIVATE, 0604) which in this example indicates by a logic 1 level that none of the previous ones
  • gang RDY_OUT (0605) indicates to a downstream bus node that the basic element enables bus access (if there is a bus request (RDY)) and ACTIVATE_OUT (0606) indicates that the basic element currently does not (no longer) activate, since none Bus request (RDY) (more) exists and / or no previous arbiter stage has occupied the receiver bus (ACTIVE).
  • serial prioritizing arbiter By serial concatenation in accordance with figure 6b of ACTIVATE and ACTIVATE_OUT the basic elements 0610, a serial prioritizing arbiter, 'wherein the first basic element has the highest priority and the ACTIVATE input is always activated arises.
  • Locality and duration Basically, the method can be used over long distances. From a length dependent on the system frequency, the transmission of data and execution of the protocol are no longer possible in one cycle.
  • One solution is to design the data paths to be exactly the same length and to merge them in exactly one place. This means that all control signals for the protocol are local, which makes it possible to increase the system frequency.
  • a much more optimal solution in which data paths can also be merged in a tree, can be constructed as follows:
  • FIG. 7a shows an example of a CASE-like construct.
  • a REQCNT (0702) is assigned, which assigns a value (timestamp) to each data word, which is subsequently always transmitted together with the data word.
  • REGCNT counts linearly with each data word, so that a unique value the position of a data word within a, data stream can be determined.
  • the data words subsequently branch into several different data paths (0703, 07-04, 0705). With each data word, the value assigned to it (timestamp) is routed through the data paths.
  • a multiplexer (0707) sorts the data words back into the correct order before the PAE (0708) that processes the merged data path.
  • a linearly counting SNDCNT (0706) is assigned to the multiplexer for this purpose.
  • the data paths In order to achieve the highest possible clock frequency, the data paths must be combined very locally. This minimizes the cable lengths and keeps the associated runtimes short.
  • the lengths of the data paths are offset by register stages (pipelines) 'can be up to all the data paths together at a common point. Care should be taken to ensure that the lengths of the pipelines are approximately the same in order not to get too large a time shift between the data words.
  • PAE-S PAE-S
  • PAE-E PAE-E
  • the ' PAE-E each have a different, permanently configured address, which is compared with the TimeStamp bus.
  • the PAE-S selects the receiving PAE by outputting the address of the receiving PAE on the TimeStamp bus. This addresses the PAE for which the data is intended.
  • Speculative Execution and Task S itch The problem of speculative execution is known from classic microprocessors. This occurs when the processing of data is dependent on a result of the previous data processing; but with the processing However, for performance reasons, the dependent data is started in advance - without the required result being available. If the result is different than previously assumed, the processing of the data based on incorrect assumptions must be carried out again (incorrect speculation). In general, this can also occur in VPUs.
  • a similar problem exists if a data processing unit e.g. the task scheduler of an operating system, real-time request, etc. interrupts the data processing before it has been carried out completely by a unit that is superior to the data processing in one half of the PA.
  • a data processing unit e.g. the task scheduler of an operating system, real-time request, etc.
  • the state of the pipeline must be saved in such a way that data processing starts again after the location of the operands that led to the calculation of the last finished result.
  • RD At the beginning of a pipeline, it is indicated that new data is accepted or requested.
  • DONE At the end of a pipeline, the correct processing of data for which no throat speculation has occurred is displayed.
  • the state MISS_PREDICT can also be used, which indicates that a false speculation occurred. Alternatively, this state can also be generated by negating the DONE state at a suitable time.
  • Data is usually processed linearly in VPUs, so that the FIFO operating mode is often preferred.
  • a special expansion of the memory for the FIFO operating mode is to be presented as an example, which directly supports speculation and, in the event of incorrect speculation, enables repeated processing of the incorrectly speculated data.
  • the FIFO also supports task switches at any time.
  • the extended FIFO operating mode is carried out using the example of a memory which is accessed for reading (reading page) as part of a specific data processing.
  • the exemplary FIFO is shown in FIG. 8.
  • the structure of the write circuit corresponds to the state of the art with a conventional write pointer (WR_PTR, 0801), which moves on with each write access (0810).
  • the read circuit has, for example, the usual counter (RD_PTR, 0802), which counts each word read according to a read signal (0811) and modifies the read address of the memory (0803) accordingly.
  • DONE_PTR (0804), which does not document the read data, but the read and correctly processed, in other words, only the data in which no errors occurred and the result of which was output at the end of the calculation and the correct end of calculation a signal (0812) was displayed. Possible circuits are described below.
  • the FULL flag (0805) (according to the prior art), which indicates that the FIFO is full and no further data can be stored, is now generated by a comparison (0806) of DONE_PTR with WR_WTR. This ensures that data that may need recourse due to a possible wrong speculation is not overwritten.
  • the EMPTY flag (0807) is generated according to the usual structure by comparing (0808) the RD_PRT with the WR_PTR. If an incorrect speculation occurred (MISS_PREDICT, 0809), the read pointer is loaded with the value DONE_PTR + 1. This starts the data processing again at the value that triggered a false speculation.
  • Two possible configurations of the DONE_PTR are to be carried out in more detail by way of example: a) Implementation by a counter
  • DONE_PTR is implemented as a counter, which is set to RD_PTR when the circuit is reset or at the start of data processing.
  • An incoming signal (DONE) indicates that the data would be processed successfully, ie without incorrect speculation. This modifies DONE_PRT to open. shows the next 1 data word being processed.
  • a subtractor can be used. The length of the pipeline from the connection of the memory to the detection of a possible false speculation is stored in an assigned register. As a result, data processing must be restarted after incorrect speculation on the data word, which can be calculated by the difference.
  • a correspondingly configured memory is required on the write side in order to save the result of the data processing of a configuration, the function of the DONE_PRT for the write pointer being implemented in order to return already (incorrectly) calculated results when the data processing is run through again overwrite.
  • the function of the read / write pointer is reversed according to the addresses bracketed in the drawing.
  • FIFOs for input / output levels e.g. 0101, 0103
  • FIFOs have adjustable latency times so that the delay of different edges / branches, i.e. the runtime of data via different but mostly parallel data paths, can be coordinated.
  • a FIFO stage can be constructed as follows, for example, as shown in ... Figure 9: A register (0901) is followed by a multiplexer (0902). The register stores the data (0903) and its correct existence, ie the associated RDY (0904). The register is written to the register when the neighboring FIFO stage, which is closer to the output (0920) of the FIFO, indicates that it is full (0905) and there is an RDY (0904) for the data.
  • the multiplexer forwards incoming data (0903) directly to the output (0906) until data has been written into the register and the FIFO stage itself is thus full, which is to the neighboring FIFO stage that is closer to the input (0921) of the FIFO is displayed (0907).
  • the acceptance of data in a FIFO stage is confirmed with an input acknowledge (IACK, 0908).
  • the acceptance of data from a FIFO is confirmed by output acknowledge (OACK, 0909).
  • OACK reaches all FIFO levels and causes the data in the FIFO to be pushed on by one level at a time.
  • the data word is routed past the registers via the multiplexers of the individual FIFO stages.
  • the first full FIFO stage (1001) indicates that 'the D present stage (1002) from the stored RDY that it can not accept data.
  • the previous stage (1002) has no RDY saves, but knows the "Noll" state of the following (1001). Therefore, the stage stores the data and RDY (1003); and acknowledges the storage by an ACK to the transmitter.
  • the multiplexer (1004) of the FIFO stage switches over in such a way that it no longer forwards the data path to the subsequent stage, but the content of the register.
  • a switch (0930). in the FIFO stage shown by way of example in FIG. 9, individual multiplexers of the FIFO switch that the corresponding register is always switched on. This means that a fixed latency or delay time for data transmission can be configured via the switch.
  • a total of 3 methods are available for merging the data streams, which are suitable depending on the application: a) Local Merge b) Tree Merge c) Memory Merge
  • a local SNDCNT uses a multiplexer to select exactly the data word whose timestamp corresponds to the value of SNDCNT and is therefore currently expected. Two options will be explained in more detail with reference to FIGS. 7a and 7b: a) A counter SNDCNT. (0706) continues to count for each incoming data packet. Each data path is switched downstream a comparator which in each case with the timestamp of the Da-TENP 'fades compares the count. If the values match, the current data packet is forwarded to the subsequent PAEs via the multiplexer.
  • a target data path is assigned.
  • the source data path is determined by comparing (0712) the timestamp arriving with the data in accordance with method a) with an SNDCNT (0711) and addressing (0714) the corresponding data path and selecting it via a multiplexer (0713).
  • the address (0714) is assigned to a target data path address (0715) by means of the exemplary lookup table (0710) which uses a demultiplexer (0716) to select the target path.
  • the data connection to the PAE (0718) assigned to the bus node can also be established via the exemplary lookup table (0710), for example via a gate function (transmission gates) (0717) to the input of the PAE.
  • a PAE (0720) has 3 data inputs (A, B, C), such as in the XPU128ES.
  • Bus systems (0733) may be configurable and / or multiplexable and per clock cycle selektierba 'r are switched to the data inputs.
  • Each bus system transmits data, handshakes and the assigned timestamp (0721).
  • Inputs A and C of the PAE (0720) are used to forward the timestamp of the data channels to the PAE (0722, 0723).
  • Timestamp can be bundled, for example, by the SIMD bus system described below.
  • the bundled timestamp is separated again in the PAE and each timestamp individually (0725, 0726, 07-27) is compared (0728) with an SNDCNT (0724) implemented / configured in the PAE.
  • the results of the comparisons are used to control the input multiplexer (0730) in such a way that the bus system with the correct timestamp on a busbar (0731) is switched through.
  • the busbar is preferably connected to input B in order to enable data to be forwarded to the PAE in accordance with 0717, 0718.
  • the output demultiplexers (0732) for forwarding the data to different bus systems are also controlled by the results, the results preferably being rearranged by a flexible translation, for example by a lookup table (0729), so that the results are freely available Demultiplexer (0732) to be selected bus systems can be assigned.
  • Points to merge parts of a data stream The result is a tree-like structure.
  • the problem arises that a central decision about the selection of a data word cannot be made, but that the decision is distributed over several nodes. It is therefore necessary to transmit the respective value of SNDCNT to all nodes. At high clock frequencies, however, this is only possible with a latency period that arises, for example, from several register stages during the transmission. As a result, this solution initially does not offer meaningful performance.
  • a method of improving the. Performance is that local decisions are allowed in every node regardless of the value of SNDCNT.
  • An example simple approach is to select the data word with the respectively smallest timestamp at a node '. However, this approach becomes problematic when. a data path at a node does not supply a data word for a clock. Now it cannot be decided which data path is the preferred one.
  • Each node receives an independent SNDCNT counter SNDCNT K.
  • Each node should have n input data paths (P 0 ..P n ).
  • Each node can have several output data paths which are selected depending on the input data path by means of a translation method, for example a lookup table that can be configured by a higher-level configuration unit CT.
  • the root node has the main SNDCNT to which all SNDCNTK are synchronized if necessary.
  • the root node has the SNDCNT, which counts with each selection of a valid data word and the correct one
  • FIG. 11 shows a possible tree which, for example, is based on PAEs similar to those of the VPU XPU128ES.
  • a root node (1101) has an integrated SNDCNT, the value of which is available at output H (1102).
  • the data words at inputs A and C are selected in accordance with the described method and the data word is led to output L in the correct order.
  • the PAEs of the next hierarchy level (1103) and at every further higher hierarchy level (1104, 1105) work accordingly, but have the following difference:
  • the integrated SNDCNT K is local, the respective value is not passed on.
  • SNDCNT K is synchronized with SNDCNT, the value of which is present at input B, in accordance with the method described.
  • SNDCNT can between all nodes, but especially between the different levels of hierarchy, for example, be pipelined 'using tabs.
  • This method uses memory to merge data streams.
  • a memory location is assigned to each value of the timestamp.
  • the data are then stored in the memory according to the value of their timestamp; in other words, the timestamp serves as the address of the storage location for the assigned data. This creates a
  • Data space linear to the timestamp. is, ie accordingly the timestamp is sorted. Only when the data space is complete, ie all data has been saved, is the memory released for further processing or read out linearly. This can be easily determined, for example, by counting how much data has been written to a memory. If as much data has been written as the memory has data entries, it is full.
  • a timestamp is a number from a finite linear number space (TSR).
  • TSR finite linear number space
  • the assignment of timestamps is strictly monotonous, which means that each timestamp assigned is unique within the TSR number space. If the end of the number range is reached when a time stamp is assigned, the assignment is continued at the start of TSR; this creates a point of discontinuity.
  • the timestamps now assigned are no longer unambiguous compared to the previous ones. It must always be ensured that these discontinuities are taken into account during processing.
  • TSR number space
  • Storage ' can respond to it in any case. It must be assumed that after an overflow, some data with the timestamp before the overflow ("old data”) and some wise data with the timestamp after the overflow (“new data”) will be contained in the memories.
  • the new data cannot be written to the storage locations of the old data, since these have not yet been read out. Therefore, several (at least two) independent memory blocks must be provided so that the old and new data can be written separately.
  • Any method can be used to manage the memory blocks. Two options are explained in more detail: a) "If it is always ensured that the old data of a certain timestamp value arrive before the new data of this timestamp value, it is tested whether the storage location for the old data is still free in this case there is old data and the storage location is written, if there are no new data and the storage location for the new data is written, b) it is not certain that the old data of a certain timestamp value before the new data this
  • the timestamp may be provided with an identifier, the old and -New timestamps differ.
  • This identifier can be one or more bits wide. If the timestamp overflows, the identifier is changed linearly. As a result, old and new data are now provided with clear timestamps. According to the identifier, the data is assigned to one of several memory blocks.
  • identifiers are preferably used, the maximum numerical values of which are considerably smaller than the maximum numerical value of the timestamps.
  • a preferred ratio can be specified using the following formula: identifier max ⁇ TimeStamp max / 2
  • Edges (1201/1202, 1203) are present at the interface (1204).
  • the partitioning can be carried out according to the invention in such a way that all edges are cut according to FIG. 12b.
  • the data of each edge of a first configuration (1213) is written into a separate memory (1211).
  • the data and / or status information is read from a subsequent configuration (1214) from the memories and processed further by this configuration.
  • the memories work as data receivers of the first configuration (ie in a mainly descriptive mode of operation) and as data transmitters of the subsequent configuration (ie in a mainly read-out mode of operation).
  • the memories (1211) themselves are part / resources of both configurations.
  • this can be ensured by either sorting the data streams when writing them into a memory and / or b) sorting them when reading them out of a memory and / or c) storing the sorting order with the data and making it available for subsequent data processing is provided.
  • control units are assigned to the memories, which ensure the management of the data sequences and data dependencies both when writing the data (12-10) into the memories (1211) and when reading out the data from the memories (1212).
  • different types of administration and corresponding control mechanisms are used.
  • the memories are assigned to an array (1310, 1320) made of PAEs: a) In FIG. 13a, the memories generate their addresses synchronously, for example by common address generators and independent but synchronously switched. In other words, the write address (1301) is incremented per cycle, regardless of whether a memory actually has valid data to store. A plurality of memories (1303, 1304) thus have the same time base or write / read address. An additional flag (VOID, 1302) for each data storage location in the memory indicates whether valid data has been written to a memory address.
  • the VOID flag can be generated by the RDY (1305) assigned to the data; accordingly, when a memory is read out, the RDY (1306) data is generated from the VOID flag. For reading out the data by the subsequent configuration, a common read address (1307) is generated in accordance with the writing in of the data and is switched on per cycle.
  • Memory has independent write pointers (1313, 1314) for the data-writing configuration and read pointers (1315, 1316) for the subsequent data-reading configuration. decision speaking of the known methods (for example corresponding to FIG. 7a or FIG. 11), the data word which is correct in terms of time in each case is selected on the basis of the assigned and stored timestamp (1312).
  • the sorting of the data into the memories / from the memories can thus be carried out according to different algorithmic methods, for example by a) allocation of a memory space by the TimeStamp b) sorting in the data stream according to the TimeStamp c) storage per cycle together with a VALID -Flag d) Save the TimeStamp and pass it on to the subsequent algorithm when reading the memory
  • a method is described below for assigning timestamps to 10 channels for peripheral components and / or external memories.
  • the assignment can serve different purposes, for example to allow correct sorting of data streams between sender and receiver and / or to clearly select sources and / or destinations of data streams.
  • the following explanations are illustrated using the example of the interface cells from PACT03.
  • PACT03 describes a procedure for bundling VPU internal buses and data exchange between different VPUs or VPUs and peripherals (10).
  • a disadvantage of the method is that the data source can no longer be identified at the receiver and the correct chronological order is also not ensured.
  • the following new methods solve this problem. Depending on the application, some or more of the methods described can be used and combined if necessary:
  • FIG. 14 describes, by way of example, such identification between arrays (PAs, .1408) from reconfigurable elements (PAEs) of two VPUs. (1410, 1420)
  • An arbiter (1401) selects one of the possible data sources (1405) on a data-sending module (VPU, 1410) in order to switch this to the 10 via a multiplexer (1402).
  • the address of the data source (1403) is sent to the 10 along with the data (1404).
  • the rtzemp Serial 'e block (VPU 1411) is selected according to the address (1403) of the data source to the corresponding receiver (1406) through a demultiplexer (1407).
  • a translation method for example ' .
  • a lookup table which can be configured, for example, by a higher-level configuration unit (CT), enables flexible assignment between the transmitted address (1403) and the receiver (1406).
  • CT higher-level configuration unit
  • interface modules are connected upstream of the multiplexers (1402) and / or downstream of the demultiplexers (1407) PACT03 and / or PACT15 can be used for configurable connection of bus systems.
  • the timestamp is decoded by the arbiter, who only selects the transmitter with the correct timestamp and sends it to the 10. The recipient receives the data in the correct order.
  • the procedure can also be expanded by assigning and identifying channel numbers.
  • a channel number identifies a specific station area.
  • a channel number can consist of several identifications, such as information about the bus, within a module, the module, the module group. , This provides easy identification even in applications with a large number of PAEs and / or a combination of many modules. '
  • individual data words are preferably not transmitted, but rather one. Majority of data words become. summarized in a data packet and then transmitted stating the channel number.
  • the combination of the individual data words can be done using, for example a suitable memory, as described for example in PACT18 (BURST-FIFO).
  • the transmitted addresses and / or timestamp can preferably be used as identifiers or part of identifiers in bus systems according to PACT15.
  • time stamps or comparable processes enables sequencers to be easily assembled from groups of PAEs.
  • the buses and basic functions of the circuit are configured, the detailed function and data addresses are flexibly set at runtime using an OpCode.
  • sequencers can be set up and operated simultaneously within a PA (array of PAEs).
  • sequencers within a VPU can be constructed in accordance with the algorithm, examples have already been given in several fully integrated documents of the inventor.
  • PACT13 describes the construction of sequencers from a plurality of PAEs, which serves as an exemplary basis for the following description.
  • the following designs of sequencers can be freely adapted:
  • Type and amount of IO / memory • Type and amount of interrupts (e.g. via trigger)
  • a simple sequencer can be created, for example, from 1.
  • sequencer is expanded by IO elements (PACT03, PACT22 / 24).
  • PAEs can be connected as data sources or receivers.
  • the procedure according to PACT08 can be used, which allows the direct setting of OpCodes of a PAE via data buses, as well as the specification of the data sources / targets.
  • the addresses of the data sources / destinations can be transferred, for example, using the Ti eStamp method.
  • the bus can also be used to transmit OpCodes. be used.
  • a sequencer consists of a RAM for storing the program (1501), a PAE to calculate the data (ALU) (1502), a PAE to calculate the program pointer (1503), a memory as a register set (1504) and a 10 for external devices (1505).
  • Wiring creates two bus systems, an input bus to the ALU IBUS (1506) and an output bus from the ALU OBUS (1507).
  • a 4-bit wide timestamp is assigned to the buses, which addresses the source IBUS-ADR (1508) or the destination OBUS-ADR (1509).
  • the program pointer (1510) is passed to 1501.
  • 1501 returns the OpCode (1511).
  • the OpCode is split into commands for the ALU (1512) and the program pointer (1513), as well as the data addresses (1508, 1509).
  • the SIMD methods and bus systems described below can be used to split the bus.
  • 1502 is designed as an accumulator machine and supports, for example, the following functions: ld ⁇ reg> Load accumulator (1520) from register add_sub ⁇ reg> Add / Subtract register to accumulator sl_sr Push accumulator rl__rr Rotate accumulator - st ⁇ reg> Write accumulator in register
  • the commands require 3-bit ...
  • a fourth bit specifies the type of operation: add or subtract, shift right or left.
  • ⁇ reg> is coded as follows:
  • 1503 supports the following operations via the program pointer: jmp jump to address in input register (2321) jtO jump to address in input register if triggerO is set jtl jump to address in input register if trigger1 is set jt2 jump to address in input register is specified, if trigger2 is set j pr jump to PP plus address in the input register 3-bit commands are necessary.
  • a fourth bit indicates the type of operation: add or subtract.
  • the OpCode 1511 is broken down into 3 groups of 4 bits each: (1508, 1509), 1512, 1513, 1508 and 1509 can be identical for the given instruction set.
  • 1512, 1513 are, for example, passed to the C register of the PAEs (see PACT22 / 24) and decoded as a command within the PAEs (see PACT08).
  • the sequencer can be built into a more complex structure.
  • Data sources and receivers can be any, in particular PAEs.
  • Circuitry only requires 12-bit OpCode 1511. With a 32-bit architecture 20-bit are optionally available for expanding the basic circuit.
  • the multiplexer functions of the buses can be implemented according to the time stamping procedure described. Other configurations are also possible, for example PAEs could be used as multiplexer stages.
  • SIMD arithmetic units and SJMD bus systems When using reconfigurable technologies for processing algorithms, an essential paradox arises: On the other hand, complex ALUs are required to obtain the highest possible computing power, whereby the effort for reconfiguration should be minimal; on the other hand, the ALUs should be as simple as possible to enable efficient processing at the bit level; on the other hand, the reconfiguration and data management should be done so intelligently and quickly that it is efficient and easy to program.
  • VPU technology represents the most powerful technology
  • an optimized process should be created based on it. It is expressly pointed out that this process can also be used for the other architectures.
  • the area required for efficient control of reconfiguration is approx. 10,000 to 40,000 gates per PAE are comparatively high. Below this set of gates, only simple sequential controls can be implemented, which considerably restrict the programmability of VPUs and exclude use as a general purpose processor. If a particularly fast reconfiguration is aimed at, additional memories must be provided, as a result of which the required number of gates increases again considerably.
  • the configuration specifies for each arithmetic unit whether an arithmetic unit should work undivided or whether the arithmetic unit should be broken down into one or more blocks, each of the same or different width.
  • an arithmetic unit can also be broken down in such a way that different word widths within one arithmetic unit are configured the same way (e.g. width 32-bit, broken down into 1x16-, 1x8- and 2x4-bit).
  • SIMD-WORD disassembled data words
  • the network always transmits a complete packet, i.e. H . all data words are valid within one packet and are transmitted using the well-known handshake procedure.
  • the bus switches according to FIGS. 5 and 7b, c can be modified in such a way that the individual SIMD-WORD can be networked flexibly.
  • the multiplexers are designed to be divisible in accordance with the arithmetic units, in such a way that
  • a second PAE receives differently sorted sub-buses on its two input buses (1604, 1605).
  • the handshakes of the buses between two PAEs with, for example, a double SIMD arithmetic logic unit (1614, 1615) are logically linked in FIG. 16a in such a way that a common handshake (1610) for the rearranged bus (1611) is generated from the handshakes of the original buses ,
  • a common handshake (1610) for the rearranged bus (1611) is generated from the handshakes of the original buses
  • an RDY for a newly sorted bus can be generated from a logical AND operation of all RDYs of the data supplying buses for this bus.
  • the ACK of a bus providing data can be generated from an AND operation of the ACKs of all buses that process the data further.
  • the common handshake controls a control unit (1613) for the administration of the PAE (1612).
  • the PAE bus 1611 is split internally between two arithmetic units (1614, 1615).
  • the handshakes are linked within each bus node. This makes it possible to assign only one handshake protocol to a bus system of width m, consisting of n sub-buses of width b.
  • all bus systems are configured in width b, which corresponds to the smallest feasible input / output data width b of a SIMD word.
  • width b corresponds to the smallest feasible input / output data width b of a SIMD word.
  • a PAE with 3 32-bit input buses and 2 32-bit output buses with a smallest SIMD word width of 8 actually has 3x4 8-bit input buses and 2x4 8-bit output buses.
  • All handshake and control signals are assigned to each of the sub-buses.
  • the output of a PAE sends the same control signals for all n sub-buses.
  • Incoming acknowledgment signals of all sub-buses are logically linked to each other, e.g. B. through an AND function.
  • the bus systems can freely interconnect each sub-bus and route independently.
  • the bus system and in particular the bus nodes do not process and link the handshake signals of the individual buses, regardless of their routing, their arrangement and sorting.
  • the control signals of all n sub-buses are linked to one another in such a way that a generally applicable control signal is virtually. as .
  • Bus control signal - for the data path is generated.
  • RdyHold levels can be used for each individual data path and only when all RdyHold levels signal pending data are they accepted by the PAE.
  • the data of each sub-bus are written and acknowledged individually in the input register of the PAE, whereby the sub-bus is immediately free for the next data transfer.
  • the presence of all required data from all sub-buses in the input registers is detected within the PAE by means of a suitable logic combination of the RDY signals stored in the input register for each sub-bus, whereupon the PAE begins with the data processing.

Abstract

Die Erfindung beschriebt Verfahren und Methoden zur Verwaltung und zum Transfer von Daten innerhalb von mehrdimensionalen Anordnungen von Sendern und Empfängern. Das Aufteilen eines Datenstromes in mehrere unabhängige Zweige und das nachfolgende Zusammenfassen der einzelnen Zweige zu einem Datenstrom soll einfach durchführbar sein, wobei die einzelnen Datenströme in der korrekten zeitlichen Reihenfolge wieder zusammengefasst werden. Insbesondere zur Abarbeitung von reentrantem Code ist dieses Verfahren von besonderer Wichtigkeit. Das beschriebene Verfahren ist insbesondere für konfigurierbare Architekturen geeignet, die effiziente Steuerung der Konfiguration und Rekonfiguration findet besondere Beachtung.

Description

Verfahren und Vorrichtungen zur Datenbe- und/oder Verarbeitung
Beschreibung
Die Erfindung beschriebt Verfahren und Methoden zur Verwaltung und zum Transfer von Daten innerhalb von mehrdimensionalen Anordnungen von Sendern und Empfängern. Das Aufteilen eines Datenstromes in mehrere unabhängige Zweige und das nachfolgende Zusammenfassen der einzelnen Zweige zu einem Datenstrom soll einfach durchführbar sein, wobei die einzelnen Datenströme in der korrekten zeitlichen ΛReihenfolge wieder zu- saπvmengefasst werden. Insbesondere zur Abarbeitung von reen- trantem Code ist dieses Verfahren von besonderer Wichtigkeit. Das beschriebene Verfahren ist insbesondere für konfigurierbare Architekturen geeignet, die effiziente Steuerung der Konfiguration und .Rekonfiguration findet besondere Beachtung.
Aufgabe der Erfindung ist es, Neues für die gewerbliche Nutzung bereitzustellen. Die Lösung der Aufgabe wird unabhängig beansprucht. Bevorzugte Ausführungsformen befinden sich in den Unteransprüchen.
Unter einer rekonfigurierbaren Architektur werden vorliegend Bausteine (VPU) mit konfigurierbarer Funktion und/oder Vernetzung verstanden, insbesondere integrierte Bausteine mit einer Mehrzahl von ein- oder mehrdimensional angeordneten arithmetischen und/oder logischen und/oder analogen und/oder speichernden und/oder intern/extern vernetzenden Baugruppen, die direkt oder durch ein Bussystem miteinander verbunden sind.
• Zur Gattung dieser Bausteine zählen insbesondere systolische Arrays, neuronale Netze, Mehrprozessor Systeme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen und/oder kommunikativen/peripheren Zellen (10) , Vernetzungs- und Netzwerkbausteine wie z.B. Crossbar-Schalter, ebenso wie bekannte Bausteine der Gattung FPGA, DPGA, Chameleon, XPUTER, etc.. Hingewiesen wird insbesondere in diesem Zusammenhang auf die folgenden Schutzrechte und Anmeldungen desselben Anmelders: P 44 16 881.0-53, DE 19? 81 412.3,' DE 197 81 483.2, DE 196 54 846.2-53, DE 196 54 593.5-53, DE 197 04 044.6-53, DE 198 80 129.7, DE 198 61 088.2-53, DE 1.99 80 312.9, PCT/DE 00/01869, DE 100 36 627.9-33, pj3 100 28 397.7, DE 101 10 530.4, DE 101 11 014.6, PCT/EP 00/10516,
EP 01 102 674.7-, PACT02, PACT04, PACT05, PACT08, PACT10, PACT11, PACT13, PACT21, PACT13, PACT15b, PACT18 (a) , PACT25(a,b). Diese sind hiermit zu Offenbarungszwecken vollumfänglich eingegliedert-
Die o.g. Architektur wird beispielhaft zur Verdeutlichung. herangezogen und im folgenden VPU genannt. Die. Architektur besteht aus beliebigen arithmetischen, logischen- (auch Spei- eher) und/oder Speicherzellen und/oder Vernetzungszellen und/oder kommunikativen/peripheren (10) Zellen (PAEs), die zu einer ein- oder mehrdimensionalen Matrix (PA) angeordnet sein können, wobei die Matrix unterschiedliche beliebig ausgestal- tete Zellen aufweisen kann, auch die Bussysteme werden dabei als Zellen verstanden. Der Matrix als ganzes oder Teilen davon zugeordnet ist eine Konfigurationseinheit (CT) , die die Vernetzung und Funktion des PA beeinflußt.
Beschreibung der Erfindung
Die konfigurierbaren Zellen einer VPU müssen zur korrekten Verarbeitung von Daten miteinander synchronisiert werden. Dazu dienen zwei unterschiedliche Protokolle, eines zur Syn- chronisation des Datenverkehrs und ein weiteres zur Ablaufsteuerung der Datenverarbeitung. Daten werden bevorzugt über eine Mehrzahl konfigurierbarer Bussysteme übertragen. Konfigurierbare Bussysteme bedeutet insbesondere, dass beliebige PAEs Daten senden und die Verbindung zu den Empfänger-PAEs, sowie insbesondere die Empfänger-PAEs beliebig konfigurierbar sind.
Die Synchronisation des Datenverkehrs erfolgt bevorzugt durch Handshake-Protokolle, die mit den Date_n übertragen werden. In der nachfolgenden Beschreibung werden einfache Handshakes sowie komplexe Verfahren beschrieben, deren bevorzugte Anwendung von der jeweilig auszuführenden Applikation oder Applikationsmenge abhängig ist.
Die Ablaufsteuerung erfolgt durch Signale (Trigger) die den Status einer PAE anzeigen. Trigger können unabhängig von den Daten über frei konfigurierbare Bussysteme geführt werden, d.h. können unterschiedliche Sender und/oder Empfänger besit- zen und weisen bevorzugt ebenfalls Handshake-Protokolle auf. Trigger werden durch einen Status einer sendenen PAE generiert (z.B. Zero-Flag, Overflow-Flag, Negativ-Flag) , indem einzelne Zustände oder Kombinationen weitergeleitet werden.
Datenverarbeitende Zellen (PAEs) innerhalb einer VPU können verscheidene Verarbeitungszustände annehmen, die vom Konfigurationszustand der Zellen und/oder eintreffenden oder eingetroffenen Triggern abhängen: „not configured" :
Keine Datenverarbeitung „configured" :
GO alle eintreffenden Daten werden berechnet.
STOP eintreffende Daten werden nicht berechnet. STEP genau eine Berechnung wird durchgeführt.
GO, STOP und STEP werden durch im folgenden beschriebene Trigger ausgelöst.
Handshake Synchronisation
Ein besonders einfaches und dennoch sehr leistungsfähiges Handshake-Protokoll, das bevorzugt bei der Übertragung von Daten und Triggern Anwendung findet, wird nachfolgend beschrieben. Die Steuerung der Handshakes-Protokolle ist bevor- zugt fest in der Hardware vorgegeben und kann einen wesentlichen Bestandteil des Datenverarbeitungparadigmas einer VPU darstellen. Die Grundlagen dieses Protokolles sind bereits in PACT02 beschrieben.' Mit jeder von einem Sender über einen beliebigen Bus gesende- ten Information -wird ein RDY-Signal mitgesendet, das die Gültigkeit der Information anzeigt. Der Empfänger verarbeitet nur Informationen die mit einem RDY-Signal versehen sind, alle anderen Informationen werden ignoriert.
Sobald die Informationen vom Empfänger verarbeitet wurden und der Empfänger neue Informationen entgegennehmen kann, zeigt er durch senden eines Quittierungssignales (ACK) dem Sender an, daß dieser nehe Informationen absenden darf. Der Sender wartet immer auf das Eintreffen von ACK, bevor er erneut Daten absendet. Es wird zwischen zwei Betriebsarten unterschieden: a) „dependend" : Alle Eingänge, die Informationen entgegennehmen müssen ein gültiges RDY besitzen bevor die Information verarbeitet wird. Erst dann wird das ACK generiert. b) „independent" : Sobald ein Eingang, der Informationen ent- gegennimmt ein gültiges RDY besitzt, wird für diesen bestimmten Eingang ein ACK generiert, sofern der Eingang Daten entgegennehmen kann, d.h. die vorhergegangenen Daten verarbeitet wurden; ansonsten wird auf die Verarbeitung der Daten gewartet. Die Durchführung der Synchronisation und die Steuerung der Datenverarbeitung kann nach dem Stand der Technik durch eine fest implementierte Statemachine (siehe PACT02) , durch eine feingranular konfigurierte Zustandsmaschine (siehe PACT01, PACT04) oder vorzugsweise durch einen .programmierbaren Se- quenzer (PACT13) erfolgen. Die programmierbare Statemachine wird entsprechend des auszuführenden Ablaufes konfiguriert. Der Baustein EPS448 von Altera (ALTERA Data Book 1993) realisiert beispielsweise einen derartigen programmierbaren Se- quenzer.
Eine besondere Aufgabe von Handshake-Protokolle für VPUs ist die Durchführung einer pipeline-artigen Datenverarbeitung, bei welcher insbesondere in jedem Taktzyklus Daten in jeder PAE verabeitet werden können. Diese Forderung führt zu besonderen Ansprüchen an die Funktionsweise von Handshakes. Am Beispiel eines RDY/ACK Protokolls wird die Problemstellung und Lösung dieser Aufgabe aufgezeigt:
Figur la zeigt einen Aufbau einer Pipeline innerhalb einer VPU. Die Daten werden über (vorzugsweise konfigurierbare) Bussysteme (0107, 0108, 0109) an Register (0101, 0104) geführt, denen eine ggf. datenverarbeitende Logik (0102, 0105) nachgeschaltet ist. Dieser ist eine Ausgabestufe (0103, 0106) zugeordnet, die bevorzugt wieder ein Register enthält, um die Ergebnisse wieder auf einen Bus aufzuschalten. Sowohl über die Bussysteme (0107, 0108, 0109) als auch durch die datenverarbeitende Logik wird bevorzugt (0102, 0105) das RDY/ACK Protokoll zur Synchronisation übertragen.
Zwei Semantiken kommen für das RDY/ACK Protokoll in Frage: a) ACK bedeutet "Empfänger wird Daten übernehmen", mit dem Effekt, dass die Pipeline in jedem Takt arbeitet. Es entsteht jedoch das Problem, dass aufgrund der hardwaretechnischen Realisierung im Fall eines Pipeline-Stall das ACK asynchron über alle angehaltenen Stufen der Pipeline läuft. Dies führt zu erheblichen Problemen beim Zeitverhalten, insbesondere bei großen VPUs und/oder hohen Taktfrequenzen. b) ACK bedeutet "Empfänger hat Daten übernommen", mit dem Ef- fekt, dass das ACK immer jeweils nur bis zur nächsten Stufe läuft und dort ein Register vorhanden ist. Das dadurch entstehende Problem ist, dass die Pipeline aufgrund der Verzögerung des in der hardwaretechnischen Realisierung notwendigen Registers nur noch in jedem, zweiten Takt arbeitet.
Die Lösung der Aufgabe liegt in der Kombination beider Semantiken wie in Figur lb dargestellt, die die Stufen 0101 bis 0103 ausschnittsweise verdeutlicht. Auf den Bussystemen (0107, 0108, 0109) wird das Protokoll b) verwendet, indem ein Register (0110) das eintreffende RDY mit dem Einschreiben der übertragenen Daten in ein Eingangsregister um einen Takt verzögert und als ACK wieder auf den Bus weiterleitet. Diese Stufe (0110) arbeitet quasi als Protokollkonverter zwischen einem Busprotokoll und dem Protokoll innerhalb einer datenverarbeitenden Logik.
Die datenverarbeitende Logik verwendet das Protokoll a) . Dieses wird erzeugt durch einen nachgeschalteten Protokollkon- verter (Olli) . Das besondere an Olli ist, dass eine Voraussage getroffen werden muss, ob die eintreffenden Daten von der datenverarbeitenden Logik auch tatsächlich vom Bussystem abgenommen werden.. Dies wird dadurch gelöst, dass ein zusätzliches Pufferregister (0112) in den Ausgangsstufen (0103, 0106) für die auf das Bussystem zu übertragenden Daten eingeführt wird. Die durch die datenverarbeitende Logik generierten Daten werden zugleich an das Bussystem und in das Pufferregister geschrieben. Kann der Bus die Daten nicht abnehmen, d.h. das ACK des Bussystems bleibt aus, sind die Daten im uPffer- register vorhanden und werden sobald das Bussystem bereit ist über einen Multiplexer (0113) auf das Bussystem geschaltet. Ist das Bussystem sofort zur Abnahme der Daten bereit, werden die Daten über Multiplexer (0113) den direkt auf den Bus weitergeleitet. Das Pufferregister ermöglicht die Quittierung mit der Semantik a) , da so lange mit "Empfänger wird Daten übernehmen" quittiert werden kann, wie das Pufferregister leer ist, da durch das Einschreiben in das Pufferregister sichergestellt ist, dass die Daten nicht verloren gehen.
Trigger
In VPU Bausteinen werden zur Übertragung einfacher Informa.- tionen sogenannte Trigger verwendet, deren Gründlagen in PACT08 beschrieben sind. Trigger werden mittels eines in Segmente aufgeteilten ein- oder mehrdimensionalen Bussystems übertragen. Die einzelnen Segmente können mit Treibern zur Verbesserung der Signalqualität ausgestattet sein. Die jewei- ligen Triggerverbindungen, die über eine Verschaltung mehrere Segmente realisiert wird, wird vom Anwender programmiert und über die CT konfiguriert.
Trigger übertragen beispielsweise vor allem, jedoch nicht ausschließlich, die nachfolgenden Informationen oder beliebi- ge Kombinationen dieser
* Statusinformationen von Rechenwerken (ALUs) , z.B.
- Carry
- Division by Zero
- Zero - Negativ
- Under-/Overflow
* Ergebnisse von Vergleichen und/oder Schleifen
* n-bit Informationen (für kleine n)
* Interruptanforderungen, die intern oder extern gene- riert werden
Trigger werden von beliebigen Zellen generiert und werden durch beliebige Ereignisse in den einzelnen Zellen angesteuert. Insbesondere können Trigger von eigner CT oder einer ex- ternen Einheit, die außerhalb des Zellarrays oder des Bausteines generiert werden.
Trigger werden von beliebigen Zellen empfangen und auf beliebige Art ausgewertet. Insbesondere können Trigger von einer CT oder einer externen Einheit, die außerhalb des Zellarrays oder des Bausteines ausgewertet werden.
Trigger dienen hauptsächlich der Ablaufsteuerung innerhalb einer VPU, beispielsweise für Vergleiche und/oder Schleifen. Datenpfade und/oder Verzweigungen können durch Trigger freigeschaltet (enabled) oder gesperrt (disabled) werden. Ein weiterer wesentlicher Einsatzbereich von Triggern ist das Synchronisieren und Ansteuern von Sequenzern, sowie deren In- • formationsaustausch; ebenso wie die Steuerung der Datenverarbeitung in den Zellen.
Die Verwaltung von Triggern und die Steuerung der Datenverarbeitung kann nach dem Stand der Technik durch eine fest implementierte Statemachine (siehe PACT02, PACT08) , durch eine feingranular konfigurierte Zustandsmaschine (siehe PACT01, PACT04, PACT08, [Chameleon] ) oder vorzugsweise durch eine programmierbare Statemachine (PACT13) erfolgen. Die programmierbare Statemachine wird entsprechend des auszuführenden Ablaufes konfiguriert. Der Baustein EPS448 von Altera [ALTERA Data Book 1993] • realisiert beispielsweise einen derartigen programmierbaren Sequenzer.
Grundverfahren Die einfachen Synchronisationsverfahren mit Rdy/Ack Protokollen erschweren die Verarbeitung von komplizierten Datenströmen, da der Aufwand zur Einhaltung der korrekten Reihenfolge sehr hoch ist.- Die korrekte Implementierung ist Aufgabe des Programmierers. Weiterhin werden zusätzliche Ressourcen für die Implementierung benötigt.
Im Folgenden wird ein einfaches Verfahren beschrieben, das diese Aufgabe löst.'
Übertragung l:n Dieser Fall ist trivial: Der Sender schreibt die Daten auf den Bus. Die Daten liegen so lange stabil am Bus an, bis das
ACK. als Quittierung von allen Empfängern eingetroffen ist
(die Daten „stehen"). RDY wird gepulst, d.h. liegt genau für einen Takt an, damit die Daten nicht fälschlicherweise mehrfach gelesen werden. Sofern das RDY implementierungsabhängig Multiplexer und/oder Tore und/oder weitere geeignete Übertragungselemente ansteuert, die den Datentransfer steuern, wird diese Ansteuerung für den Zeitraum der Datenübertragung gespeichert (RdyHold) . Dies bewirkt dass die Stellung der Tore und/oder Multiplexer und/oder weitere geeignete Übertragungselemente auch nach dem RDY-Puls gültig bleibt und damit weiterhin gültige Daten auf dem Bus anliegen. Sobald ein Empfänger die Daten übernommen hat, quittiert er mittels eines ACK (vgl. PACT02) . Es soll nochmals erwähnt werden, dass die korrekten Daten bis zur Abnahme durch den oder die Empfänger auf dem Bus anliegen. ACK wird vorzugsweise ebenfalls als Puls übertragen. Durchläuft ein ACK einen Multiplexer und/oder Tor und/oder ein weiteres geeignetes
Übertragungselement, in welchen das RDY zuvor zur Speicherung der Ansteuerung diente (s. RdyHold), wird diese Ansteuerung nunmehr gelöscht. Zur Übertragung von l:n ist es sinnvoll das das ACK so lange zu halten, d.h. kein gepulstes ACK zu verwenden, bis ein neues RDY eintrifft, d.h.- das ACK „steht" ebenfalls. An jedem Busknoten, welcher eine Verzweigung zu mehreren Empfängern darstellt, werden die eintreffenden ACKs miteinander verundet (AND) . Da die ACKs „stehen" ergibt siςji letzendlich ein „ste- hendes" ACK beim Sender, das die ACKs aller Empfänger repräsentiert'. Um die Laufzeit der ACK-Kette durch die UND-Gatter möglichst gering zu halten, wird empfohlen eine baumförmige Busstruktur zu wählen, bzw. während des Routings des abzuarbeitenden Programmes zu erzeugen. Stehende ACKs können nunmehr implementierungsabhängig zu dem Problem führen,' dass RDY Signale geACKt werden, für die eigentlich kein ACK vorlag, da ein altes ACK zu lange stand.
Eine Lösung dafür ist, ACK grundsätzlich zu pulsen und das eintreffende ACK jedes Zweiges an einer Verzweigung zu speichern. Erst wenn die ACKs aller Zweige eintrafen wird ein ACK-Puls in Richtung Sender weitergeleitet und gleichzeitig alle gespeicherten ACKs (AckHold) und ggf. die RdyHold ge- löscht.
Figur lc zeigt die Grundlagen des Verfahrens. Ein Sender 0120 versendt Daten über ein Bussystem 0121 zusammen mit einem RDY 0122. Mehrere Empfänger (0123, 0124, 0125, 0126) erhalten die Daten und das dazugehörenden RDY (0122) . Jeder Empfänger generiert ein ACK (0127, 0128, 0129, 0130), die jeweils über eine geeignete boolsche Logik (0131, 0132, 0133) z.B. eine logische UND-Funktion verknüpft und an den Sender geleitet werden (0134) .
Figur lc zeigt eine mögliche bevorzugte Ausgestaltung mit 2 Empfängern (a, b) . Eine Ausgabestufe (0103) versendet Daten und das zugeordnete in diesem Beispiel gepulste RDY (0131) . RdyHold-Stufen (0130) vor den Ziel-PAEs übersetzen das gepul- ste RDY in ein stehendes RDY. Ein stehendes RDY soll in diesem Beispiel den boolschen Wert b'l aufweisen. Die Inhalte sämtlicher RdyHold-Stufen werden über eine Kette logischer ODER-Funktioηen (0133) an 0103 zurückgeführt. Bestätigt eine Ziel-PAE die Annahme der Daten, wird lediglich durch das ein- treffende ACK (0134) die jeweils entsprechende 'RdyHold-Stufe zurückgesetzt .' Die Semantik des zurückgeführten Signals lautet somit, b'l = "irgendeine PAE hat die Daten' nicht abgenommen". Sobald alle RdyHold-Stufen zurückgesetzt sind, gelangt über die ODER-Kette (0133) die Information b'O = "alle PAEs haben die Daten- abgenommen" an 0103, was- als ACK gewertet wird. Die Ausgänge (0132) der RdyHold-Stufen können wie bereits beschrieben zur Ansteuerung von Busschaltern mitverwendet werden. Dem letzten Eingang einer ODER-Kette wird ein logischen b'O aufgeschaltet, damit die Kette ordentlich funktioniert.
Übertragung n:l Dieser Fall ist vergleichsweise komplex. (FI) Einerseits müssen mehrere Sender auf einen Empfänger gemultiplext werden, (F2) andererseits muß zumeist auch die zeitliche Reihenfolge der Sendungen eingehalten werden. Nachfolgend werden mehrere Verfahren zur Lösung der Aufgabe beschrieben. Es soll darauf hingewiesen werden, daß kein Verfahren grundsätzlich zu bevorzugen' ist . Vielmehr ist je nach System und auszuführenden Algorithmen das jeweils aus Sicht der Programmierbarkeit, des Aufwands und der Kosten am besten Geeignete zu wählten.
Eine einfache n:l Übertragung kann dadurch realisiert werden, dass. jeweils mehrere Datenpfade auf die Eingänge von PAEs geführt werden. Die PAEs werden als Multiplexerstufen konfiguriert. Eingehende Trigger steuern den Multiplexer und selektieren jeweils einen der Mehrzahl von Datenpfaden. Sofern er- forderlich, können Baumstrukturen aus als Multiplexer konfigurierten PAEs aufgebaut werden um eine Vielzahl von Daten- - ströme (grosse n)' zusammenzuführen. Das Verfahren erfordet die besondere Aufmerksamkeit des Programmierers - um die unterschiedlichen Datenströme zeitlich korrekt zu sortieren. Ins- besondere sollten alle Datenpfade dieselbe Länge und/oder
Verzögerung aufweisen, um die korrekte Reihenfolge der Daten zu gewährleisten.
Leistungsfähigere Zusammenführungsmethoden werden nachfolgend beschieben:
Da Fl zunächst .trivial durch einen beliebigen Arbiter mit nachgeschaltetem Multiplexer lösbar scheint, soll die Überlegung mit F2 begonnen werden. Die Einhaltung der zeitlichen Reihenfolge ist mit einfachen Arbitern nicht möglich. Figur 2 zeigt ein erstes mögliches Implementierungbeispiel. Ein FIFO (0206) wird verwendet, um die zeitliche Reihenfolgen von Übertragungsanforderungen auf ein Bussystem (0208) korrekt abzulegen und abzuarbeiten. Hierzu wird jedem Sender (0201, 0202, 0203, 0204) eine eindeutige Nummer zugeordnet, die seine Adresse darstellt. Jeder Sender fordert eine Datenübertragung auf das Bussystem 0208 an, indem er seine Adresse auf einem Bus (0209, 0210, 0211, 0212) anzeigt. Die jeweiligen Adressen werden über einen Multiplexer (0205) in einem FIFO (0206) entsprechend der Reihenfolge der Sendeanforderungen gespeichert. Das FIFO wird schrittweise abgearbeitet und die Adresse des jeweiligen FI- FO-Eintrages wird auf einem weiteren Bus (0207) angezeigt. Dieser Bus adressiert die Sender und der Sender mit der entsprechenden passenden Adresse erhält den Zugriff auf den Bus 0208. Für ein derartiges Verfahren können beispielsweise die internen Speicher der VPU Technologie als FIFO verwendet wer- den (vgl. PACT04, PACT13) .
Bei näherer Betrachtung entsteht jedoch, folgendes Problem: Sobald mehrer Sender gleichzeitig auf den Bus zugreifen wollen, muß ein Sender ausgewählt werden,, dessen Adresse dann in das FIFO gespeichert wird. Im nächsten Takt wird dann der
-nächste Sender, ausgewählt, usw. Die Auswahl kann durch einen Arbiter (0205) erfolgen. Dadurch wird die Gleichzeitigkeit aufgelöst, was- jedoch zumeist kein Problem darstellt. Für. Realtime-Anwendungen könnte ein priorisierender Arbiter ver- wendet werden. Das Verfahren scheitert jedoch an einer einfachen Überlegung: ' Zum Zeitpunkt t fordern drei Sender S1,S2 und S3 den Empfänge E an. Bei t wird SI, bei t+1 wird S2 und bei t+2 wird S -gespeichert. Bei t+1 fordert jedoch S4 und S5, bei t+2 zusätzlich S6 und wieder SI den Empfänger an. Da nun neue Anforderungen mit Alten überlappen, wird die Abarbeitung sehr schnell äußerst komplex und erfordert einen erheblichen zusätzlichen Hardwareaufwand. Somit ist das in Figur 2 beschriebene Verfahren bevorzugt für einfache n:l Übergänge die nach Möglichkeit keine gleichzeitigen Busanforderungen aufweisen anzuwenden.
Nach dieser Überlegung scheint es sinnvoll nicht einen Sender je Takt zu speichern, sondern die Menge aller Sender die zu einem bestimmten Takt die Übertragung anfordern. Zum jeweils darauffolgenden Takt wird dann die jeweils neue Menge gespeichert. Sofern mehrere Sender zum gleichen Takt die Übertragung anfordern, werden diese bei der Abarbeitung, des Spei- chers arbitriert.
Das Speichern mehrerer Senderadressen zugleich ist jedoch ebenfalls sehr aufwendig. Eine einfache Realisierung wird durch folgende Ausführung in Figur 3 erreicht:
• Ein zusätzlicher Zähler (REQCNT, 0301) zählt die Zahl der Takte T. Jeder Sender (0201, 0202, 0203, 0204), der beim Takt t die Übertragung anfordert, speichert den Wert von REQCNT (REQCNT (t) ) beim Takt t als seine Adresse.
• Jeder ' Sender, der beim Takt t+1 die Übertragung anfor- dert speichert, den Wert von REQCNT (REQCNT (t+1) ) beim
. Takt t+1 als seine Adresse.
•
• Jeder Sender, der beim- Takt t+n die Übertragung anfordert speichert, den Wert von REQCN (REQCN (t+n) ) beim Takt t+n als seine Adresse. Das FIFO (0206) speichert nunmehr die Werte von REQCNT (tb) bei einem bestimmten Takt tb.
Das FIFO zeigt einen gespeicherten Wert von REQCNT als Sendeaufforderung auf einem separaten Bus (0207) an. Jeder Sender vergleicht diesen Wert mit dem von ihm gespeicherten. Sind die Werte gleich sendet er die Daten. Besitzen mehrere Sender denselben Wert, d.h. wollen gleichzeitig Daten übertragen, so wird die Übertragung jetzt mittels eines geeigneten Arbiters (CHNARB, 0302b) arbitriert und mittels eines durch den Arbi- ter angesteuerten Multiplexers (0302a) auf den Bus geschaltet. Eine beispielsweise mögliche Ausgestaltung des Arbiters wird nachfolgend beschrieben.
Sobald keine Sender mehr auf einen REQCNT Wert ansprechen, d.h. dem Arbiter liegen keine Busanforderungen zur Arbitrie- rung mehr vor (0303) , schaltet das FIFO zum nächsten Wert weiter. Beinhaltet das FIFO keine gültigen Einträge mehr (empty) , werden die Werte als ungültig gekennzeichnet, damit keine fälschlichen BusZugriffe entstehen. In einer bevorzugten Ausgestaltung werden nur die Werte von REQCNT in den FIFO (0206) gespeichert bei denen eine Busanforderung eines Senders (0201, 0202, 0203, 0204) vorlag. Dazu signalisiert jeder Sender seine Busänforderung (0310, 0311, 0312, 0313). Dieser werden logisch verknüpft (0314), z.B. durch eine ODER-Funktion. Die entstehende Sendeanforderung aller Sender (0315) auf ein Tor (0316) geführt, das nur die Werte von REQCNT an das FIFO (0206) leitet, an bei. denen tatsächlich eine Busanforderung vorlag.
Das beschriebene .Verfahren kann ein einer bevorzugten Ausfüh- rung entsprechend Figur 4 wie folgt weiter optimiert werden: Durch REQCNT (0410) wird eine lineare Folge von Werten (REQCNT (tb) ) generiert, wenn statt aller Takte t nur die Takte gezählt werden, in denen eine Busanforderung eines Senders (0315) existiert. Durch die von REQCNT generierte nun lückenlose lineare Folge von Werten ist das FIFO durch einen einfachen Zähler (SNDCNT, 0402) ersetzbar, der ebenfalls linear zählt und dessen Wert (0403) entsprechend 0207 die jeweiligen Sender freischaltet. Dabei zählt SNDCNT weiter sobald kein Sender mehr auf den Wert von SNDCNT reagiert. Sobald der Wert von REQCNT gleich dem Wert von SNDCNT ist, zählt SNDCNT nicht mehr weiter, da der letzte Wert erreicht ist.
Für sämtliche Implementierungsarten gilt, daß die maximal erforderliche Breite von REQCNT gleich log2 (Anzahl_der_Sender) ist. Bei Überschreiten des größtmöglichen Wertes beginnt REQCNT und SNDCNT wieder beim minimalen Wert (für gewöhnlich. 0) .
Arbiter
Eine Vielzahl von Arbitern sind nach dem Stand der Technik als CHNARB einsetzbar. Je nach Anwendung eignen sich besser priorisierte oder unpriorisierte Arbiter, wobei priorisierte den Vorteil bieten, daß sie bei Realtime-Aufgaben bestimmte Tasks bevorzugen können. Im folgenden wird ein serieller Arbiter beschrieben, - der in der VPU-Technologie besonders einfach und resourcensparend implementierbar ist. Zudem bietet der .«Arbiter den Vorteil priorisierend zu arbeiten, wodurch die bevorzugte Bearbeitung bestimmter Übertragungen ermöglicht wird.
Zunächst wird ein möglicher Grundaufbau eines Bussystems in
Figur 5 beschrieben. Bausteine der Gattung VPU besitzen ein Netzwerk aus parallelen Daten-BusSystemen (0502) , wobei jede
PAE zur Datenübertragung mindestens Anschluß an einen Daten-' bus besitzt. Für gewöhnlich ist ein Netzwerk aus mehreren gleichwertigen parallelen Datenbussen (0502) aufgebaut, wobei je ein Datenbus für eine Datenübertragung konfiguriert sein kann. Die verbleibenden Datenbusse können für andere Datenübertragungen zur freien Verfügung stehen.
5 Es soll weiterhin erwähnt werden, daß die Datenbusse segmen- tierbar sein können, d.h. durch Konfiguration (0521) kann ein Bussegment (0502) über Tore (G) auf das benachbarte Bussegment (0522) durchgeschaltet werden. Die Tore (G) können aus Transmission-Gates aufgebaut sein und bevorzugt Signalver- 10 stärker und/oder Register aufweisen.
Eine PAE (0501) greift vorzugsweise über Multiplexer (0503) oder eine vergleichbare Schaltung Daten von einem der Busse (0502) ab. Die Freischaltung der Multiplexeranordung ist kon-
15 figurierbar (0504) .
Bevorzugt werden die von einer PAE (0510) generierten Daten (Ergebnisse) über eine ähnliche unabhängig konfigurierbare • (0505) Multiplexer-Schaltung auf einen Bus (0502) aufgeschaltet .
20 Die in Figur 5 beschriebene Schaltung wird mit Busknöten bezeichnet.
Ein einfacher Arbiter für einen Busknoten kann fol-genderma- ssen, wie in Figur 6 dargestellt, implementiert sein:
25 Durch zwei AND-Gatter (0601, 0602) kann das Grundelement 0610 eines einfachen seriellen Arbiters aufgebaut werden .Figur 6a-. Das Grundelement besitzt einen Eingang (RDY, 0603) durch den ein Eingangsbus anzeigt, dass er Daten überträgt und eine Freischaltung auf den Empfängerbus anfordert. Ein weiterer
30. Eingang (ACTIVATE, 0604) der in diesem Beispiel durch einen logischen 1-Pegel anzeigt, daß keines der vorhergehenden
Grundelemente aktuell den Bus arbitr'iert hat und somit eine
Arbitrierung durch dieses 'Grundelement zulässig ist. • Der Aus- gang RDY_OUT (0605) zeigt beispielsweise einem nachgeschalteten Busknoten an, daß das Grundelement den Buszugriff freischaltet (wenn eine Busanforderung (RDY) besteht) und ACTIVA- TE_OUT (0606) zeigt an, daß das Grundelement aktuell keine Freischaltung (mehr) durchführt, da keine Busanforderung (RDY) (mehr) besteht und/oder keine vorherige Arbiterstufe den Empfängerbus (ACTIVE) belegt hat.
Durch die serielle Verkettung entsprechend Figur 6b von ACTI- VATE und ACTIVATE_OUT über die Grundelemente 0610 entsteht ein serieller priorisierender Arbiter, 'wobei das erste Grundelement die höchste Priorität besitzt und dessen ACTIVATE Eingang immer aktiviert ist.
Durch das bereits beschriebene Protokoll ist sichergestellt, daß innerhalb desselben SNDCNT-Wertes jede PAE nur eine Datenübertragung durchführt, da eine nachfolgende Datenübertragung einen anderen SDNCNT-Wert besitzen würde. Diese Bedingung ist für eine störungsfreie Funktion der seriellen Arbi- ters erforderlich, da damit die für die Priorisierung notwendige Abarbeitungsreihe'nfolge der Freischaltungsanforderungen (RDY) gewährleistet wird-. Mit anderen Worten, kann eine Freigabeanforderung (RDY) nicht während einer Arbitrierung nachträglich an Grundelementen auftreten, ..die bereits durch ACTI- VATE_0UT anzeigen, daß sie keine Freischaltung eines Buszugriffs ermöglichen.
Lokalität und Laufzeit Grundsätzlich, ist das Verfahren über lange Strecken hinweg einsetzbar. Ab einer von der Systemfrequenz abhängigen Länge ist die Übertragung der Daten und Ausführung des Protokolls nicht mehr in einem Takt möglich. Eine Lösung ist die Datenpfade exakt gleich lang auszulegen und die Zusammenführung an genau einer Stelle durchzuführen. Damit sind sämtliche Steuersignale für das Protokoll lokal, wodurch eine Erhöhung der Systemfrequenz möglich wird. Zum Ausbalancieren der Datenpfade bieten sich FIFO-Stufen an, die als Verzögerungsstufen (delayline) mit konfigurierbarer Verzögerund arbeiten, die nachfolgend genauer beschrieben werden.
Eine weitaus optimalere Lösung, bei der auch Datenpfade baum- förmig zusammengeführt werden können, ist wie folgt aufbaubar:
Abgewandeltes Protokoll, Timestamp
Vorbedingung ist, daß ein Datenpfad in mehrere Zweige aufge- trennt und später wieder zusammengeführt wird. Dies geschieht gewöhnlicherweise bei Verzweigungen wie bei den Programmier- konstrukten-, „IF"- oder „CASE" . In Figur 7a ist ein CASE- ähnliches Konstrukt beispielhaft dargestellt. Spätestens der letzten PAE vor einer Verzweigung (0701) wird ein REQCNT (0702) zugeordnet, der jedem Datenwort einen Wert (Timestamp) zuweist, der im weiteren immer zusammen mit dem Datenwort übertragen wird..REGCNT zählt linear mit jedem Datenwort weiter, sodass durch einen eindeutigen Wert die Position eines Datenwortes innerhalb eines, Datenstroms bestimmbar ist. Die Datenworte verzweigen sich nachfolgend in mehrere unterschiedliche Datenpfade (0703, 07-04, 0705) . Mit jedem Datenwort wird der ihm zugeordneten Wert (Timestamp) durch die Datenpfade geleitet. Vor der/den PAE (0708) die den zusammengeführten Da.tenpfad weiterverarbeiten, sortiert ein Multiplexer (0707) die Datenworte wieder in die richtige Reihenfolge. Dazu ist dem Multiplexer ein linear zählender SNDCNT (0706) zugeordnet. Der
Wert (Timestamp) der jedem Datenwort zugewiesen wurde, wird mit dem Wert von SNDCNT verglichen. Das jeweils passende Datenwort wird durch den Multiplexer selektiert. Paßt zu einem bestimmten Zeitpunkt kein Datenwort, wird keine Selektion durchgeführt. SNDCNT zählt nur dann weiter, wenn ein passen- des Datenwort selektiert wurde.
Um eine möglichst hohe Taktfrequenz zu erreichen ist dabei die Zusammenführung der Datenpfade sehr lokal durchzuführen. Damit werden die Leitungslängen minimiert und die damit verbundenen Laufzeiten gering gehalten. Gegebenenfalls sind die Längen der Datenpfade durch Registerstufen (Pipelines) auszugleichen,' bis sämtliche Datenpfade an einem gemeinsamen Punkt zusammengeführt werden können. Dabei sollte darauf geachtet werden, daß die Längen der Pipelines in etwa gleich sind, um keine allzu großen Zeitverschiebungen zwischen den Datenworten zu erhalten.
Verwendung der Timestamp zum Multiplexen
Der Ausgang einer PAE (PAE-S) wird an mehrere PAE (PAE-E) weitergeleitet. Nur eine der PAEs soll die Daten je TaktZyklus verarbeiten. Die 'PAE-E haben eine jeweils unterschiedliche, fest konfigurierte Adresse, die jeweils mit dem TimeStamp-Bus verglichen wird. Die PAE-S selektiert die empfangende PAE dadurch, daß sie die Adresse der empfangenden PAE auf den TimeStamp Bus ausgibt. Dadurch wird die PAE adressiert, für die die Daten jeweils bestimmt ist.
Spekulative Ausführung und Task-S itch Von klassischen Mikroprozessoren ist das Problem der spekulativen Ausführung- bekannt. Dieses tritt auf, wenn die Verarbeitung von Daten von einem Ergebnis- der vorhergehenden Datenverarbeitung abhängig ist; aber jedoch mit der Verarbei- tung der abhängigen Daten aus Performance-Gründen jedoch schon vorab - ohne daß das erforderliche Ergebnis vorliegt - begonnen wird. Ist das Ergebnis ein anderes als vorab angenommen, muß die Verarbeitung der auf fehlerhaften Annahmen basierenden Daten neu durchgeführt werden (Fehlspekulation) . Generell kann dies auch in VPUs auftreten.
Durch Umsortierung und ähnliche Verfahren kann dieses Problem minimiert werden, wobei jedoch dessen Auftreten niemals ausgeschlossen werden kann.
Ein ähnliches Problem liegt dann vor, wenn durch eine, der Datenverarbeitung in einerhalb des PAs übergeordnete, Einheit (z.B. der Task-Scheduler eines Betriebssystem, Echtzeitanforderung, usw.) die Datenverarbeitung abbricht, bevor diese vollständig ausgeführt wurde. In diesem Fall muß der Zustand der Pipeline derart gesichert werden, daß die Datenverarbeitung wieder nach der Stelle der Operanden beginnt, die zur Berechnung des letzen fertigen Ergebnisses geführt haben.
Innerhalb einer Pipeline treten zwei relevante Zustände auf: RD Am Beginn einer Pipeline wird angezeigt, daß neue Daten angenommen oder angefordert werden. DONE Am Ende einer Pipeline wird die korrekte Verarbeitung von Daten angezeigt, bei denen keine Kehlspekulation auftrat. Weiterhin kann der Zustand MISS_PREDICT verwendet werden, der anzeigt, daß eine Fehlspekulation auftrat. Hilfsweise kann dieser Zustand auch durch eine Negierung des Zustandes DONE zu geeignetem Zeitpunkt generiert- werden.
Spezielle. FIFOs
Aus PACT04 und PÄCT13 sind. Verfahren bekannt, bei welchen Daten in Speichern gehalten werden und aus diesen zur Verarbei- tung ausgelesen werden, bzw. Ergebnisse in diese abgelegt werden. Dazu können mehrere unabhängige Speicher verwendet werden. Die Speicher können in unterschiedlichen Betriebsarten arbeiten, insbesondere kann ein wahlfreier Zugriff, ein Stack- oder FIFO-Betriebsmodus verwendet werden.
Daten werden in VPUs für gewöhnlich linear verarbeitet, so- dass der FIFO-Betriebsmodus häufig bevorzugt zum Einsatz kommt. Es soll beispielhaft eine besondere Erweiterung der Speicher für den FIFO Betriebsmodus vorgestellt werden, der Spekulation direkt unterstützt und im Fall einer Fehlspekulation die wiederholte Verarbeitung der fehlspekulierten Daten ermöglicht. Desweiteren unterstützt der FIFO Taskswitches zu beliebigen Zeitpunkten.
Zunächst wird der erweiterte FIFO Betriebsmodi am Beispiel eines Speichers ausgeführt, auf den im Rahmen einer bestimmten Datenverarbeitung lesend (Leseseite) zugegriffen wird. Der beispielhafte FIFO ist in Figur 8 dargestellt. Der Aufbau der Schreibschaltung entspricht mit einem gewöhn- liehen Schreibzeiger (WR_PTR, 0801) dabei dem Stand der Technik, der sich mit jedem Schreibzugriff (0810) weiterbewegt. Die Leseschaltung besitzt z.B. den üblichen Zähler (RD_PTR, 0802) , der entsprechend eines Lesesignals (0811) jedes gelesene Wort zählt und entsprechend die Leseadresse des Spei- chers (0803) modifiziert. Neu gegenüber dem Stand der Technik ist eine zusätzliche Schaltung DONE_PTR (0804), die nicht die ausgelesenen Daten dokumentiert, sondern die ausgelesenen und korrekt verarbeiteten, mit anderen Worten also nur die Daten bei denen kein Fehler auftrat und deren Ergebnis am Ende der Berechnung ausgegeben und das korrekte Berechnungsende ein Signal (0812) angezeigt wurde. Mögliche Schaltungen werden nachfolgend beschrieben. Das FULL-Flag (0805) (nach den Stand der Technik), das anzeigt, daß der FIFO voll ist und keine weiteren Daten mehr gespeichert werden können, wird nunmehr durch einen Vergleich (0806) von DONE_PTR mit WR_WTR generiert. Dadurch wird si- chergestellt, dass Daten, auf die bedingt durch eine mögliche Fehlspekulation ein Rückgriff notwendig wird, nicht überschrieben werden.
Das EMPTY-Flag (0807) wird entsprechend dem üblichen Aufbau durch Vergleich (0808) des RD_PRT mit dem WR_PTR generiert. Trat eine Fehlspekulation (MISS_PREDICT, 0809) auf, wird der Lesezeiger mit dem Wert DONE_PTR + 1 geladen. Damit wird die Datenverarbeitung wieder bei dem Wert begonnen, der eine Fehlspekulation auslöste. Zwei mögliche Ausgestaltungen des DONE_PTR sollen beispiel- haft genauers ausgeführt werden: a) Implementierung durch einen Zähler
DONE_PTR ist als Zähler implementiert, der bei einem Reset der Schaltung oder zu Beginn einer Datenverarbeitung gleich dem RD_PTR gesetzt wird. Durch ein eingehendes Signal (DONE) wird angezeigt, daß die Daten erfolgreich, d.h. ohne Fehlspe- kulatipn verarbeitet würden. Dadurch wird DONE_PRT derart modifiziert, daß er auf. das nächste1 sich in Verarbeitung befindende Datenwort zeigt. b) Implementierung durch einen Subtrahierer Sofern die Länge der datenverarbeitenden Pipeline immer exakt bekannt ist und sichergestellt ist, daß die Länge konstant ist (also keine Verzweigung in unterschiedlich lange Pipelines stattfindet) , kann ein Subtrahierer eingesetzt werden. In einem zugeordneten Register wird die Länge der Pipeline vom Anschluß des Speichers bis zum Erkennen einer möglichen Fehlspekulation gespeichert. Dadurch muß die Datenverarbeitung nach einer Fehlspekulation bei dem Datenwort wieder aufgesetzt werden, das durch- die Differenz berechnet werden kann. Auf der Schreibseite, um das Ergebnis der Datenverarbeitung einer Konfiguration zu sichern, ist ein entsprechend ausgestalteter Speicher erforderlich, wobei die Funktion des DO- NE_PRT für den Schreibzeiger implementiert ist, um bereits (fehl-) berechnete Ergebnisse bei einem erneuten Durchlauf der Datenverarbeitung wieder zu überschreiben. Mit anderen Worten ist die Funktion des Schreib-/Lesezeigers entsprechend der in der Zeichnung geklammerten Adressen vertauscht.
Wird die' Verarbeitung der Daten von einer anderen Quelle unterbrochen (z.B. Taskswitch eines Betriebssystems) ist es hinreichend den DONE_PTR zu sichern und die Datenverarbeitung zu einem späteren Zeitpunkt bei DONE_PTR + 1 wieder aufzuset- zen.
FIFOs für Input/Output-Stufen, z.B. 0101, 0103
Zum Ausbalancieren von Datenpfaden und/oder Zuständen unter- schiedlicher Kanten eines Graphen, bzw. unterschiedlicher Zweige der - Datenverarbeitung (Trigger, vgl. PACT08, PACT13) ist es sinnvoll konfigurierbare FIFOs an den Ausgängen oder Eingängen der PAEs einzusetzen. Die FIFOs besitzen einstellbare Latenzzeiten, sodass die Verzögerung unterschiedlicher Kanten/Zweige, also die Laufzeit von Daten über unterschiedliche aber zumeist parallele Datenpfade, aufeinander abgestimmt werden kann.
Da es innerhalb einer VPU zum Anhalten einer Pipeline aufgrund -ausstehender Daten oder eines ausstehenden Triggers. kommen kann,' sind die FIFOs ebenfalls zum Ausgleichen derartiger Verzögerungen sinnvoll. Die nachfolgend beschriebenen FIFOs lösen beide Aufgaben: Eine FIFO-Stufe kann beispielsweise wie in... Figur 9 dargestellt folgendermassen aufgebaut sein: Einem Register (0901) ist ein Multiplexer (0902) nachgeschaltet. Das Register speichert die Daten (0903) und auch deren korrekte Existenz, d.h. das dazugehörende RDY (0904) . Das Einschreiben in das Register erfolgt genau dann, wenn die benachbarte FIFO-Stufe, die näher zum Ausgang (0920) des FIFOs liegt anzeigt, dass sie voll ist (0905) und ein RDY (0904) für die Daten anliegt. Der Multiplexer leitet Eingehende Daten (0903) so lange direkt auf den Ausgang weiter (0906) , bis Daten in das Register geschrieben wurden und die FIFO-Stufe damit selbst voll ist, was der benachbarten FIFO-Stufe, die näher zum Eingang (0921) des FIFOs liegt angezeigt wird (0907) . Die Annahme von Daten in einer FIFO-Stufe wird mit einem Input-Acknowledge (IACK, 0908) bestätigt. Die Abnahme von Daten aus einem FIFO wird durch Output-Acknowledge (OACK, 0909) bestätigt. OACK gelangt zugleich an alle FIFO-Stufen und bewirkt das weiters.chieben der Daten im FIFO um jeweils eine Stufe.
Einzelne FIFO-Stufen können zum Aufbau beliebig langer FIFOs kaskadiert werden Figur 9a. Dazu werden alle IACK-Ausgänge logisch miteinander verknüpft, beispielsweise 'durch eine ODER-Funktion (0910).
Die Funktionsweise wird am Beispiel von Figur 10a,b erläutert:
Hinzufügen eines Dätenwortes
Ein neues. Datenwort wird über die Multiplexer der einzelnen FIFO-Stufen an den Registern vorbeigeleitet. Die erste volle FIFO-Stufe (1001) signalisiert' der d vorliegenden Stufe (1002) anhand des gespeicherten RDY, daß sie keine Daten annehmen kann. Die davorliegende Stufe (1002) hat kein RDY ge- speichert, kennt aber den "Noll"-Zustand der Nachfolgenden (1001) . Daher speichert die Stufe die Daten und das RDY (1003) ; und quittiert die Speicherung durch ein ACK an den Sender. Der Multiplexer (1004) der FIFO-Stufe schaltet dabei derart um, dass er nicht mehr den Datenpfad an die nachfolgende Stufe weiterleitet, sondern den Inhalt des Registers.
Entfernen eines Datenwortes Geht ein ACK (1011) bei der letzten FIFO-Stufe ein, werden die Daten jeder vorhergehenden Stufe an die jeweils Nachfolgende übertragen (1010) . Dies geschieht durch Anlegen eines globalen Schreibtaktes an jede Stufe. Da sämtliche Multiplexer bereits entsprechend der Registerbelegung gestellt sind, rutschen somit alle Daten im FIFO um eine Zeile nach unten.
Entfernen und gleichzeitiges Hinzufügen eines Datenwortes .Liegt der globale. Schreibtakt an, wird in der ersten freien Stufe kein Datenwort gespeichert. Da der Multiplexer dieser Stufe die Daten noch an die Nachfolgende weiterleitet, speichert die erste volle Stufe (1012) die Daten. Deren Daten werden wie zuvor beschrieben im selben Takt von der nachfolgenden Stufe gespeichert. Mit anderem Worten: Neu einzu- schreibenden Daten rutschen automatisch in die nunmehr erste ■ freie FIFO-Stufe ■ (1Ö12) , d.h. die vormals letzte volle FIFO- Stufe, die durch eintreffen von ACK geleert wurde, nach.
Konfigurierbare Pipeline
Es kann für bestimmte Anwendungen von Vorteil sein, mittels eines Schalters (0930). in den beispielhaft in Figur 9 gezeigten FIFO-Stufe einzelne Multiplexer des FIFOs derart zu schalten, daß grundsätzlich das entsprechende Register eingeschaltet ist. Damit ist eine feste Latenz- bzw. Verzügerungs- zeit bei der Datenübertragung einstellbar über den Schalter konfigurierbar.
Zusammenführen von Datenströmen ( ergen)
Zum Zusammenführen der Datenströme stehen insgesamt 3 Verfahren zur Verfügung, die je nach Anwendung unterschiedlich gut geeignet sind: a) Local Merge b) Tree Merge c) Memory Merge
Lokales Zusammenführen (Local Merge)
Die einfachste Variante ist der local merge. Dabei werden alle Datenströme bevorzugt an einem einzigen Punkt oder vergleichsweise lokal zusammengeführt und gegebenenfalls sofort wieder aufgetrennt. Ein lokaler SNDCNT selektiert über einen Multiplexer genau das Datenwort, das dessen Timestamp dem Wert von SNDCNT entspricht und daher, aktuell erwartet wird. Zwei Möglichkeiten sollen anhand der Figuren 7a und 7b nähers erläutert werden: a) Ein Zähler SNDCNT .(0706) zählt bei jedem .eintreffenden Datenpaket weiter. Je Datenpfad ist ein Vergleicher nachge- schaltet, der den Zählerstand jeweils mit der Timestamp des Da-tenp'fades vergleicht. Stimmen die Werte überein, wird das aktuelle Datenpaket über den Multiplexer an die nachfolgenden PAEs weitergeleitet. b) Die Lösung nach a> wird derart erweitert, daß nach der Auswahl des jeweils aktiven '.Datenpfades als Herkunftsdäten- pfad diesem beispielsweise mittels einer bevorzugt über ein Übersetzungsverfahren, z.B. eine CT konfigurierbaren Lookup- Tabelle (0710), ein Zieldatenpfad zugeordnet wird. Der Herkunftsdatenpfad wird ermittelt indem die mit den Daten eintreffenden Timestamp entsprechend Verfahren a) mit einem SNDCNT (0711) verglichen (0712) werden und der übereinstimmende Datenpfad adressiert (0714) und über einen Multiplexer (0713) selektiert wird. Die Adresse (0714) wird mittels der beispielhaften Lookup-Tabelle (0710) einer Zieldatenpfada- dresse (0715) zugeordnet die über einen Demultiplexer (0716) den Zielpfad auswählt. Sofern die beschriebene Struktur in
Busknoten ähnlich Figur implementiert ist, kann über die beispielhafte Lookup-Tabelle (0710) die Datenverbindung auch der dem Busknoten zugeordnete PAE (0718) aufgebaut werden, beispielsweise über eine Tor-Funktion (Transmission-Gates) (0717) zum Eingang der PAE.
Ein besonders leistungsfähiges Schaltungsbeispiel ist in Figur 7c dargestellt. Eine PAE (0720) besitzt 3 Dateneingänge (A,B,C), wie beispielsweise in der XPU128ES. Bussysteme (0733) können konfigurierbare und/oder multiplexbar und je Taktzyklus selektierba'r auf die Dateneingänge aufgeschaltet werden. Jedes Bussystem überträgt Daten, Handshakes und die zugeordnete Timestamp (0721) . Die Eingänge A und C der PAE (0720) werden dazu verwendet, die Timestamp der Datenkanäle an die PAE weiterzuleiten (0722, 0723) . Die einzelnen
Timestamp können beispielsweise durch das nachfolgend beschriebene SIMD-Bussyste gebündelt werden. Die gebündelten Timestamp werden in der PAE wieder aufgetrennt und jede Timestamp je einzeln (0725, 0726, 07-27) mit einem in der PAE realisierten/konfigurierten SNDCNT (0724) verglichen (0728) . Die Ergebnisse der Vergleiche werden verwendet um die Ein- gangsmultiplexer (0730) derart anzusteuern, dass das Bussystem mit der korrekten Timestamp auf eine- Sammelschiene (0731) durchgeschaltet wird. Die Sammelschiene ist bevorzugt mit dem Eingang B verbunden, um eine Datenweiterleitung an die PAE entsprechend 0717, 0718 zu ermöglichen. Die Ausgangs- demultiplexer (0732) zur Weiterleitung der Daten auf unter- schiedliche Bussysteme werden ebenfalls durch die Ergebnisse angesteuert, wobei bevorzugt eine Umordnung der Ergebnisse durch eine flexible Übersetzung, z.B. durch eine Lookup- Tabelle (0729) stattfindet, sodass den Ergebnissen frei über Demultiplexer (0732) zu selektierende Bussysteme zugeordnet werden können.
Baumartiges Zusammenfügen (Tree Merge)
In vielen Applikationen ist es wünschenswert an mehreren
Punkten Teile eines Datenstromes zu mergen. Es ergibt sich daraus eine Baum ähnliche Struktur. Dabei entsteht das Problem, daß keine zentrale Entscheidung über die Selektion eines Datenwortes gefällt werden kann, sondern daß die Entscheidung über mehrere Knoten verteilt ist. Daher ist erforderlich an alle Knoten den jeweiligen Wert von SNDCNT zu übertragen. Bei hohen Taktfrequenzen ist das jedoch nur mit einer Latenzzeit, die beispielsweise durch mehrere Registerstufen während der Übertragung, entsteht, möglich. Damit bietet diese Lösung zunächst keine sinnvolle Performance. Ein Verfahren zum Verbessern der. Performance ist, daß lokale Entscheidungen in jedem Knoten unabhängig vom Wert von SNDCNT zugelassen werden. Ein beispielsweise einfacher Ansatz ist, das Datenwort mit der jeweils kleinsten Timestamp an einem Knoten zu selektieren'. Dieser Ansatz wird jedoch problematisch, wenn. ein Datenpfad an einem Knoten zu einem Takt kein Datenwort liefert. Nun kann nicht entschieden werden, welcher Datenpfad der zu bevorzugende ist.
Der nachfolgende Algorithmus verbessert dieses Verhalten: a) Jeder Knoten erhält einen eigenständigen SNDCNT Zähler SNDCNTK. b) Jeder Knoten soll n Eingangsdatenpfade (P0..Pn) besitzen. c) Jeder Knoten kann mehrere Ausgangsdatenpfade besitzen, die mittels eines ÜberSetzungsverfahrens, z.B. einer durch eine übergeordnete Konfigurationseinheit CT konfigurierbare Lookup-Tabelle, abhängig vom Eingangsdatenpfad selektiert werden. d) Der Root-Knoten besitzt den Haupt-SNDCNT auf den alle SNDCNTK gegebenenfalls synchronisiert werdem.
Zur Selektion des korrekten Datenpfades wird folgender Algorithmus angewendet : I. Sofern Daten an allen Pn Eingangsdatenpfaden anstehen gilt: a) Auswahl des Datenpfades P(TS) mit der kleinsten Timestamp Ts. b) Zuweisung von K := Ts+1; SNDCNT > Ts+1 gilt SNDCNTK := SNDCNT .
II.Wenn nicht an allen Pn Eingangsdatenpfaden Daten anstehen gilt: a) Auswahl eines Datenpfades nur, wenn die Timestamp Ts == SNDCNTK b) SNDCNTK := SNDCNT + 1 c) SNDCNT := SNDCNT + 1
III. Wird in einem Takt keine Zuweisung durchgeführt gilt: a) SNDCNTK := SNDCNT
IV. Der Root-Knoten besitzt den SNDCNT, der bei jeder Selektion eines gültigen Datenwortes weiterzählt und die korrekte
Reihenfolge der Datenwörter bei der Root des Trees sicher- stellt. Alle andern Knoten werden auf Wert...von SNDCNT synchronisiert, sofern erforderlich (siehe 1-3) . Dabei tritt eine Latenzzeit auf, die der Anzahl der Register entspricht, die zu Überbrückung der Strecke von SNDCNT nach SNDCNTK ein- gefügt werden müssen.
Figur 11 zeigt einen möglichen Baum, der beispielsweise auf PAEs ähnlich denen der VPU XPU128ES aufgebaut sind. Ein Root- Knoten (1101) besitzt einen integrierten SNDCNT, dessen Wert am Ausgang H (1102) zur Verfügung steht. Die Datenworte an den Eingänge A und C werden entsprechend des beschriebenen Verfahrens selektiert und jeweils das Datenwort mit der korrekten Reihenfolge auf den Ausgang L geführt. Die PAEs der nächsten Hierarchiestufe (1103) und auf jeder weiteren höheren Hierarchiestufe (1104, 1105) arbeiten entsprechend, weisen jedoch folgenden Unterschied auf: Der integrierte SNDCNTK ist lokal, der jeweilige Wert wird nicht weitergeleitet. SNDCNTK wird entsprechend des beschriebenen Verfahrens mit SNDCNT, dessen Wert am Eingang B anliegt synchro- nisiert.
SNDCNT kann zwischen sämtlichen Knoten, insbesondere aber auch zwischen den einzelnen Hierarchiestufen, beispielsweise ' über Register gepipelinet sein.
Zusammenfügen mittels Speicher (Memory Merge)'
Bei diesem Verfahren werden zum Zusammenführen von Datenströmen Speicher verwendet. Dabei wird jedem Wert der Timestamp ein Speicherplatz zugewiesen.. Die Daten- werden dann entspre- chend des Wertes ihrer Timestamp in dem Speicher abgelegt; mit anderen Worten dient die Timestamp als Adresse der Speicherstelle für die zugeordneten Daten. Dadurch entsteht ein
Datenraum der linear zu den Timestamp. ist, d.h. entsprechend der Timestamp sortiert ist. Erst wenn der Datenraum vollständig ist, d.h. alle Daten gespeichert wurden, wird der Speicher zur weiteren Verarbeitung freigegeben, bzw. linear ausgelesen. Dies ist kann beispielsweise einfach festgestellt werden, indem gezählt wird, wieviele Daten in einen Speicher geschrieben wurden. Wurden soviele Daten geschrieben wie der Speicher Dateneinträge besitzt ist er voll.
Bei der Durchführung des Grundprinzipes tritt folgendes Pro- blem auf: Bevor der Speicher lückenlos gefüllt ist, kann ein Überlauf der Timestamp stattfinden. Ein Überlauf ist folgendermaßen definiert: Eine Timestamp ist eine Zahl aus einem endlichen linearen Zahlenraum (TSR) . Die Vergabe von Timestamps erfolgt streng monoton, wodurch innerhalb des Zah- lenraumes TSR jede vergebene Timestamp eindeutig ist. Wird bei der Vergabe einer Timestamp das Ende des Zahlenraumes erreicht wird die Vergabe beim Beginn von TSR fortgesetzt; dadurch entsteht eine Unstetigkeitsstelle. Die nunmehr vergebenen Timestamp sind nicht mehr eindeutig gegenüber den vorher- gehenden. Es ist grundsätzlich sicherzustellen, daß diese Un— Stetigkeitsstellen bei der Verarbeitung berücksichtigt werden. Der Zahlenraum (TSR) ist daher so groß zu wählen, daß im ungünstigsten Fall keine Doppeldeutigkeit dadurch entsteht, daß zwei identische Timestamp- innerhalb der Datenverarbeitung auftreten. Mit anderen Worten muß TSR so groß sein, daß im ungünstigsten Fall, der -innerhalb der nachfolgenden Verarbeitungspipelines und/oder Speicher auftreten kann, keine identischen Timestamp innerhalb der Verarbeitungspipelines und/oder Speicher existieren. Tritt nunmehr ein Überlauf der Timestamp auf, müssen die'
Speicher' in jedem Fall darauf reagieren können. Es muss davon ausgegangen werden, daß nach einem Überlauf teilweise Daten mit der Timestamp vor dem Überlauf („alte Daten") und teil- weise Daten mit der Timestamp nach dem Überlauf („neue Daten") in den Speichern enthalten sein werden.
Die neuen Daten können nicht in die Speicherstellen der alten Daten geschrieben werden, da diese noch nicht ausgelesen wur- den. Daher sind mehrere (mindestens zwei) unabhängige Speicherblöcke vorzusehen, sodaß die alten und neuen Daten getrennt geschrieben werden können.
Zur Verwaltung der Speicherblöcke können beliebige Verfahren eingesetzt werden. Zwei Möglichkeiten werden nähers ausge- führt: a) " Sofern immer sichergestellt ist, daß die alten Daten eines bestimmten Timestamp-Wertes vor den neuen Daten dieses Timestamp-Wertes eintreffen, wird getestet, ob die Speicherstelle für die alten Daten noch frei ist. Ist dies der Fall liegen alte Daten vor und die Speicherstelle wird beschrieben, wenn nicht liegen neue Daten an und die Speicherstelle für die neuen Daten wird beschrieben, b) Ist nicht sichergestellt, daß die alten Daten eines be- stimmten Timestamp-Wertes vor den neuen Daten dieses
Timestamp-Wertes 'eintreffen, kann die Timestamp mit einer Kennung versehen werden, die alte und -neue Timestamps unterscheidet. Diese Kennung kann ein oder mehrere Bits breit sein. Bei einer Überlauf der Timestamp wird die Kennung linear verändert. Dadurch sind nunmehr alte und neue Daten mit eindeutigen Timestamps versehen. Entsprechend der Kennung werden die Daten einem von mehreren Speicherblöcken zugewiesen.
Bevorzugt werden daher Kennungen verwendet, deren maximaler, numerischer Werte berächtlich kleiner sind als der maximale numerische Wert der Timestamps. Ein bevorzugtes Verhältnis kann durch folgende Formel angegeben werden: Kennungmax < TimeStampmax / 2
Verwendung von Speichern zur Partitionierung breiter Graphen
Wie aus PACT13 bekannt ist es erforderlich, große Algorithmen zu paritionieren, d.h. in eine Mehrzahl von Teilalgorithmen zu zerteilen, damit dies jeweils auf eine vorgegebene Anord- nung und Menge von PAEs einer VPU passen. Die Partitionierung ' ist dabei einerseits performanceeffizient andererseits natürlich unter Beibehaltung der Korrektheit des Algorithmus durchzuführen. Ein wesentlicher Aspekt ist dabei die Verwaltung der Daten und Zustände (Trigger) der jeweiligen Daten- pfade. Im Folgenden werden Verfahren zur verbesserten und vereinfachten Verwaltung vorgestellt.
In vielen Fällen ist es nicht möglich einen Datenflußgraphen an nur einer Kante zu schneiden (Beispiels siehe Figur 12a) , da der Graph beispielsweise zu breit ist, bzw. da zu viele
Kanten (1201/ 1202, 1203) an der Schnittstelle (1204) vorhanden sind.
Die Partitionierung kann erfindungsgemäß derart durchgeführt werden, daß entsprechend Figur 12b entiang aller Kanten ge- schnitten wird. Die Daten jeder Kante einer ersten Konfiguration (1213) werden in einen separaten Speicher (1211) geschrieben-.
Es soll ausdrücklich angemerkt werden, daß zusammen mit . (oder ggf. auch getrennt von) den Daten auch sämtliche relevanten Statusinformationen der Datenverarbeitung über die Kanten (beispielsweise in Figur 12b) laufen und in die Speicher geschrieben werden können. Die Statusinformationen sind in der VPU-Technologie beispielsweise durch Trigger (vgl. PACT08) repräsentiert .
Nach der Rekonfiguration werden die Daten und/oder Statusin- formationen von einer nachfolgeden Konfiguration (1214) aus den Speichern , ausgelesen und durch diese Konfiguration weiterbearbeitet .
Die Speicher arbeiten als Datenempfänger der ersten Konfigu- ration (also in einer hauptsächlich beschreibenden Arbeitsweise) und als Datensender der nachfolgenden Konfiguration (also in einer hauptsächlich auslesenden Arbeitsweise).. Die Speicher (1211) selbst sind Teil/Ressourcen beider Konfigurationen.
Zur korrekten Weiterverarbeitung der Daten ist es notwendig die ordentliche zeitliche Reihenfolge zu kennen, in der die Daten in die Speicher geschreiben wurden.
Grundlegend kann dies gewährleistet werden, indem die Daten- ströme entweder a) beim Einschreiben in einen Speicher sortiert werden und/oder b) beim Auslesen aus einem Speicher sortiert werden und/oder c) die Sortierreihenfolge mit den Daten gespeichert und der nachfolgenden Datenverarbeitung zur Verfügung gestellt wird.
Dazu werden den Speichern Steuereinheiten zugeordnet, die sowohl beim Einschreiben der Daten (12-10) in die Speicher (1211) , als auch beim Auslesen der Daten aus den Speichern (1212) für die Verwaltung der Datenreihenfolgen und Datenabhängigkeiten sorgen. Je nach Ausgestaltung können unter- schiedliche Verwaltungsarten und entsprechende Steuermechanismen eingesetzt werden.
Zwei mögliche entsprechende Verfahren sollen anhand Figur 13 ausführlicher erläutert werden. Die Speicher sind ähnlich des Datenverarbeitungsverfahren nach PACT04 einem Array (1310, 1320) aus PAEs zugeordnet: a) In Figur 13a generieren die Speicher ihre Adressen synchron beispielsweise durch gemeinsame Adressgeneratoren und unabhängige aber synchrongeschaltete. Mit anderen Worten wird die Schreibadresse (1301) pro Zyklus weitergezählt, unabhängig ob ein Speicher tatsächlich gültige Daten zu speichern hat. Damit besitzen eine Mehrzahl von Speichern (1303, 1304) dieselbe Zeitbasis, bzw. Schreib/Leseadresse. Ein zusätzli- ches Flag (VOID, 1302) je Datenspeicherstelle im Speicher zeigt an, ob gültige Daten in eine Speicheradresse geschrieben wurden. Das Flag VOID kann durch das den Daten zugeordnete RDY (1305) generiert werden, entsprechend wird beim Auslesen eines Speichers das Daten RDY (1306) aus dem Flag VOID generiert. Für das Auslesen der Daten durch die nachfolgende Konfiguration wird entsprechend dem Einschreiben der Daten eine gemeinsame Leseadresse (1307) generiert, die pro Zyklus weitergeschaltet wird.
b) Effizienter ist im Beispiel nach Figur 13b ist die Zuordnung einer Timestamp zu jedem Datenwort entsprechend des bereits beschriebenen Verf hrens. Die Daten (1317) werden mit der dazugehörenden Timestamp (1311) in der jeweiligen Speicherstelle gespeichert. Dadurch entstehen keine Lücken in den Speichern und diese werden effizienter ausgelastet. Jeder
Speicher weist unabhängige Schreibzeiger (1313, 1314) für die dateneinschreibende Konfiguration und Lesezeiger (1315, 1316) für die nachfolgend datenauslesende Konfiguration auf. Ent- sprechend der bekannten Verfahren (beispielsweise entsprechend Figur 7a oder Figur 11) wird beim Auslesen das jeweils zeitlich korrekte Datenwort anhand der zugeordneten und mitgespeicherten Timestamp (1312) selektiert.
Die Sortierung der Daten in die Speicher /aus den Speichern kann also nach unterschiedlichen algorithmisch jeweils geeigneten Verfahren erfolgen, wie beispielsweise durch a) Zuweisung eines Speicherplatzes durch die TimeStamp b) Einsortieren in den Datenstrom gemäß der TimeStamp c) Speichern je Takt zusammen mit einem VALID-Flag d) Speichern der TimeStamp und derer Weitergabe an den nachfolgenden Algorithmus beim Auslesen des Speichers
Applikationsabhängig können mehrere (oder alle) Datenpfade auch vor Speichern über die erfindungsgemäßen Merge-Verfahren zusammengeführt werden. Ob dies durchgeführt wird hängt im wesentlichen von den zur Verfügung stehenden Ressourcen ab. Stehen zu wenig Speicher zur Verfügung ist eine Zusammenfüh- rung vor den Speichern erforderlich oder wünschenswert. Stehen zu wenig PAEs zur Verfügung, werden bevorzugt keine weiteren PAEs für einen Merge verwendet .
Erweiterung der Peripherieinterface (10) durch Timestamp
Nachfolgend wird eine Verfahren beschrieben, u 10 Kanälen zu Peripheriebausteinen und/oder externen Speichern Timestamps zuzuordnen. Die Zuordnung kann unterschiedliche Zwecke erfüllen, beispielsweise um eine korrekte Sortierung von Daten- strömen zwischen Sender und Empfänger zuzulassen und/oder Quellen und/oder Ziele von Datenströmen eindeutig zu selektieren. Die nachfolgenden Ausführungen werden am Beispiel der Interfacezellen aus PACT03 verdeutlicht. PACT03 beschreibt ein Verfahren zur Bündelung von VPU internen Bussen und dem Datenaustausch zwischen verschiedenen VPUs oder VPUs und Peri- pherie (10) .
Ein Nachteil des Verfahrens ist, daß die Datenquelle beim Empfänger nicht mehr identifizierbar und auch die korrekte zeitliche Reihenfolge nicht sichergestellt ist. Folgende neue Verfahren lösen dieses Problem, es können jeweils anwendungsspezifisch einige oder mehrere der beschriebenen Methoden verwendet und ggf. kombiniert werden:
a). Indentifikation der Datenquelle Figur 14 beschreibt beispielhaft eine derartige Identifikation zwischen Arrays (PAs, .1408) aus rekonfigurierbaren Elementen (PAEs) zweier VPUs. (1410, 1420) Ein Arbiter (1401) selektiert auf einem datensendenden Baustein (VPU, 1410) eine der möglichen Datenquellen (1405) , um diese über einen Multi- plexer (1402) auf die 10 zu schalten. Die Adresse der Datenquelle (1403) wird zusammen mit den Daten (1404) an die 10 gesendet. Der datenempfangend'e Baustein (VPU, 1411) selektiert entsprechend der Adresse (1403) der Datenquelle den entsprechenden Empfänger (1406) über einen Demultiplexer (1407) . Bevorzugt kann mittels eines- Übersetzungsverfahrens, z.B'. einer Lookup-Tabelle, die beispielsweise durbh eine übergeordnete Konfigurationseinheit (CT) konfigurierbar ist, eine flexible Zuordnung zwischen übertragener Adresse (1403) und Empfänger (1406) ermöglicht werden. Es soll ausdrücklich- arauf hingewiesen werden, dass den Mul- tiplexern (1402) vorgeschaltet und/oder den Demultiplexern (1407) nachgeschaltet Interface-Baugruppen entsprechend PACT03 und/oder PACT15 zur konfigurierbaren AufSchaltung von BusSystemen verwendet werden können.
b) Einhaltung der zeitlichen Reihenfolge bl) Das einfachste Verfahren ist, die Timestamp an die 10 zu senden und die Auswertung dem Empfänger zu überlassen, der die Timestamp- entgegennimmt.
b2) In einer anderen Version wird die Timestamp vom Arbiter dekodiert, der nur den Sender mit der korrekten Timestamp selektiert und an die 10 sendet. Der Empfänger erhält die Daten in der korrekten Reihenfolge.
Die Verfahren nach a) und b) sind entsprechend den Anforde- rungen der jeweiligen Applikation zusammen oder auch einzeln anwendbar.
Weiterhin kann das Verfahren durch die Vergabe und Identifikation von Kanalnummern erweitert werden. Eine Kanalnummer kennzeichnet einen bestimmten Senderbereich. Beispielsweise kann eine Kanalnummer aus mehreren Identifikationen bestehen, wie Angäbe des Busses, innerhalb eines Bausteines, des Bausteines, der Bausteingruppe. .Dadurch ist auch in Anwendungen mit einer großen Anzahl von PAEs und/oder einem Zusammen- schluß vieler Bausteine eine einfache Identifizierung gegeben. '
Vorzugsweise werden bei der Verwendung von Kanalnummern nicht jeweils einzelne Datenworte übertragen, sondern eine. Mehrzahl von Datenworten werden zu. einem Datenpaket zusammengefaßt und sodann unter Angabe der Kanalnummer übertragen. Das Zusammenfassen der einzelnen Datenworte kann beispielsweise mittels eines geeigneten Speichers erfolgen, wie z.B. in PACT18 (BURST-FIFO) beschrieben.
Es soll darauf hingewiesen werden, dass die übertragenen Adressen und/oder Timestamp bevorzugt als Kennungen oder Teil von Kennungen in Bussystemen nach PACT15 eingesetzt werden können.
Vollumfänglich wird das Verfahren nach PACT07 in das Patent eingegliedert, welches durch das beschriebene Identifizierungsverfahren erweitert werden kann. Weiterhin sind die Da- tenübertragungsverfahren nach PACT18 vollumfänglich eingegliedert, für die das beschriebene Verfahren ebenfalls Anwendung finden kann.
Aufbau von Sequenzern
Durch den Einsatz von TimeStamps oder vergleichbaren Verfahren wird ein einfacher Aufbau von Sequenzern aus Gruppen von PAEs ermöglicht. Die Busse und Grundfunktionen der Schaltung werden konfiguriert, die Detailfünktion und Datenadressen werden durch einen OpCode zur Laufzeit flexibel eingestellt.
Mehrere diese Sequenzer lassen sich zugleich innerhalb eines PA (Arrays aus PAEs) aufbauen und betreiben.
Die Sequenzer innerhalb einer VPU sind entsprechend des Algorithmus aufbaubar, Beispiele wurden in mehreren vollumfänglich eingegliederten Schriften des Erfinders bereits gegeben. Insbesondere soll auf PACT13 verwiesen werden, worin der Aufbau von Sequenzern aus einer mehrzahl von PAEs beschrieben ist, was als beispielhafte Grundlage für die nachfolgende Beschreibung dient. Im Detail lassen sich zum Beispiel folgenden Ausgestaltungen von Sequenzern frei anpassen:
• Art und Menge der IO/Speicher • Art und Menge der Interrupts (z.B. über Trigger)
• Befehlssatz
• Anzahl und Art von Registern
Ein einfacher Sequenzer läßt sich beispielsweise aus 1. einer ALU zur Durchführung der arithmetischen und logischen Funktionen
2. einem Speicher zur Speicherung der Daten, quasi als Registersatz
3. einem Speicher als CodeQuelle für das Programm (z.B. normaler Speicher nach PACT22/24/13 und/oder CT nach
PACT10/PACT13 und/oder speziellen Sequenzern nach
PACT04) aufbauen
Ggf. wird der Sequenzer um IO-Elemente (PACT03, PACT22/24) erweitert. Zudem lassen sich weitere PAEs als Datenquellen oder -empfänger anschließen.
Je nach eingesetzter CodeQuelle kann das Verfahren nach PACT08 zum Einsatz kommen, das das direkte Setzen von OpCodes einer PAE über Datenbusse, sowie die Angabe der Datenquel- len/-ziele zuläßt.
Die Adressen der Datenquellen/-ziele lassen sich beispielsweise per Ti eStampverfahren übertragen. Weiterhin kann der Bus zur Übertragung der OpCodes. verwendet werden.
In einer beispielhaften Implementierung nach Figur 15 besteht ein Sequenzer aus einem RAM zur -Speicherung des Programmes (1501), einer PAE zur Berechnung der Daten (ALU) (1502), einer PAE zur Berechnung des Programmzeigers (1503) , einem Speicher als Registersatz (1504) und einer 10 für externe Geräte (1505) . Durch Verdrahtung entstehen zwei Bussysteme, ein Eingangsbus zur ALU IBUS (1506) und ein Ausgangsbus von der ALU OBUS (1507) . Den Bussen zugeordnet ist jeweils eine 4-bit breite Timestamp, die die Quelle IBUS-ADR (1508) bzw. das Ziel OBUS- ADR (1509) adressiert. Von 1504 wird der Programmzeiger (1510) an 1501 geführt. 1501 liefert den OpCode (1511) zurück. Der OpCode wird in Befehle für die ALU (1512) und den Programmzeiger (1513), sowie die Datenadressen (1508, 1509) aufgespaltet. Zur Aufspaltung des Busses können die nachfolgend beschriebenen SIMD Verfahren und Bussysteme verwendet werden.
1502 ist als Akkumulatormaschine ausgestaltet und unterstützt beispielsweise folgende Funktionen: ld <reg> Lade Akkumulator (1520) von Register add_sub <reg> Addiere/Subtrahiere Register zum Akkumulator sl_sr Akkumulator schieben rl__rr Akkumulator rotieren - st <reg> Schreibe Akkumulator in Register
Für die Befehle sind 3-bit notwendig...Ein viertes Bit gibt die Art der Operation an: addieren oder subtrahieren, rechts- oder linksschieben.
1502 liefert den ALU-Status carry auf Triggerport 0 und zero auf Trigge'rport 1.
<reg> ist folgendermaßen kodiert:
0..7 Datenregister in 1504
8 Eingangsregister (1521) Programmzeigerberechnung 9 IO-Daten
10 IO-Adressen
Für die Adressen werden 4 bits benötigt.
1503 unterstützt folgende Operationen über den Programmzeiger: jmp Springe auf Adresse im Eingangsregister (2321) jtO Springe auf Adresse im Eingangsregister angegeben ist, wenn TriggerO gesetzt jtl Springe auf Adresse im Eingangsregister angegeben ist, wenn Trigger1 gesetzt jt2 Springe auf Adresse im Eingangsregister angegeben ist, wenn Trigger2 gesetzt j pr Springe zu PP plus Adresse im Eingangsregister Für die Befehle sind 3-bit notwendig. Ein viertes Bit gibt die Art der Operation an: addieren oder subtrahieren.
Der OpCode 1511 wird also in 3 Gruppen zu je 4 bit zerlegt: (1508, 1509), 1512, 1513, 1508 und 1509 können bei dem gege- benen Instruktionssatz identisch sein. 1512, 1513 werden beispielsweise an das C-Register der PAEs geführt (vgl. PACT22/24) und innerhalb der PAEs als Befehl dekodiert (vgl. PACT08) .
Entsprechend PACT13 und/oder PACTll kann der Sequenzer in eine komplexere Struktur eingebaut werden. Beispielsweise sind durch <reg> =- 11, 12, 13, 14, 15 weitere Datenquellen adressierbar, die auch von anderen PAEs stammen können. Ebenfalls lassen. sich weitere Datenempfänger adressieren. Datenquellen und -empfänger können beliebig, insbesondere PAEs sein.
Es soll angemerkt sein, daß die aufgezeigte. Schaltung nur 12- bit des OpCodes 1511 benötigt. Bei einer 32-bit Architektur stehen damit 20-bit optional zur Erweiterung der Grundschaltung zur Verfügung.
Die Multiplexerfunktionen der Busse können entsprechend des beschriebenen TimeStampverfahrens implementiert werden. Andere Ausgestaltungen sind ebenfalls möglich, beispielswiese könnten PAEs als Multiplexerstufen eingesetzt werden.
SIMD Rechenwerke und SJMD Bus Systeme Bei der Verwendung von rekon figurierbaren Technologien zur Verarbeitung von Algorithmen entsteht ein wesentliches Paradoxon : Elnserseits sind um eine möglichst hohe Rechenleistung zu erhalten komplexe ALUs erforderlich , wobei der Aufwand für die Rekonf iguration minimal sein sollte; andererseits sollten die ALUs möglichst einfach sein um effiziente Verarbeitung auf Bitebene zu ermöglichen; andererseits sollte die Rekonfi- guration und Datenverwaltung derart intelligent und schnell erfolgen, daß sie effizient und einfach zu programmieren ist .
Bisherige Technologien verwenden a) sehr kleine ALUs mit wenig Rekonf igurationsunterstützung (FPGAs) und sind auf Bitebene effizient, b) große ALUs (Cameleon) mit wenig Rekonf igurationsunterstützung f c) eine Mischung ajis großen ALUs und kleinen ALUs mit Rekonf igurationsunterstützung und Datenverwaltung (VPUs) .
Da die VPU-Technologi die leistungsfähigste Technik darstellt, soll auf ihr aufbauend ein optimiertes Verfahren geschaffen werden .. Es soll ausdrücklich darauf hingewiesen wer- den, daß dieses Verfahren ebenfalls für die anderen Architekturen eingesetzt werden kann . Der Flächenaufwand zur effizienten Steuerung von Rekonf iguration ist mit einer Menge von ca . 10. 000 bis 40. 000 Gattern pro PAE vergleichsweise hoch . Unterhalb dieser Gattermenge lassen sich nur einfache Ablaufsteuerungen realsieren, die die Programmierbarkeit von VPUs erheblich einschränken und eine Verwendung als General Purpose Prozessor ausschließen . Sofern auf eine besonders schnelle Rekonf iguration abgezielt wird, müssen zusätzliche Speicher vorgesehen werden, wodurch die erforderliche Gattermenge nochmals erheblich ansteigt .
• Um. ein ordentliches ' Verhältnis ■ zwischen Rekohf 'ϊgürat ionsau f- wand und Rechenleistung zu erhalten, ist somit der Einsatz von großen ALUs (viel Funktionalität und/oder große Bitbreite) zwingend erforderlich . Werden die ALUs jedoch zu groß , sinkt die nutzbare parallele Rechenleistung pro Chip. Bei zu kleinen ALUs (z. B. 4-bit) ist der Aufwand zur konf iguration aufwendiger Funktionen (z. B. 32-bit Multiplikation) zu hoch . Insbesondere der Verdrahtungsaufwand wächst in kommerziell nicht mehr sinnvolle Bereiche.
11 . 1 Einsatz von SIMD Rechenwerken
Um ein ideales Verhältnis zwischen der Verarbeitung von kleinen Bitbreiten, Verdrahtungsaufwand uι d der Konfiguration aufwendiger Funktionen zu erhalten, wird der Einsatz von
SIMD-Rechenwerken vorgeschlagen. Dabei werden Rechenwerke der Breite m derart zerteilt, daß n einzelne ' Blöcke der Breite b = m/n entstehen . Durch Konfiguration wird je Rechenwerk vorgegeben, ob ein Rechenwerk unzerteilt arbeiten soll , oder ob das Rechenwerk in einen oder mehrere Blöcke, jeweils gleicher oder unterschiedlicher Breite zerlegt sein soll . Mit anderen Worten, kann ein Rechenwerk auch derart zerlegt sein, daß innerhalb eines Rechenwerkes unterschiedliche Wortbreiten zu- gleich konfiguriert sind (z . B. Breite 32-bit, zerlegt in 1x16-, 1x8- und 2x4-bit) . Die Daten werden derart zwischen den PAEs übertragen, daß die zerlegten Datenworte (SIMD-WORD) zu Datenworten der Bitbreite m zusammengefaßt werden und als Paket über das Netzwerk übertragen werden .
Das Netzwerk überträgt immer ein komplettes Paket, d. h . alle Datenworte sind innerhalb eines Paketes gültig, und werden nach dem bekannte Handshake-Verfahren übertragen .
10
11. 1.1" Umsortieren -der SIMD-WORD
Für einen effizienten Einsatz der von SIMD -Rechenwerken ist eine flexible und effiziente Umsortierung der SIMD-WORD untereinander innerhalb eines Busses oder zwischen unterschied-
15 liehen Bussen erforderlich .
Die Busschalter nach Figur 5 bzw. 7b, c können derart modifiziert werden, daß eine flexible Vernetzung der einzelnen SIMD-WORD möglich ist. Dazu werden die Multiplexer entsprechend den Rechenwerken teilbar ausgelegt, derart daß durch
20 Konfiguration die Teilung bestimmt werden kann . Mit anderen Worten, wird beispielsweise nicht ein Multiplexer der Breite _π, pro Bus verwendet, sondern n einzelne Multiplexer der Breite b = m/n . Es ist nunmehr möglich,- die Datenbusse, für b bit Breite zu konfigurieren . Durch die Mat^rixstruktur der Busse -25 (Figur 5) wird eine einfache Umsortierung der Daten ermöglicht, wie in Figur 16c dargestellt . Eine erste PAE sendet Daten über zwei Busse (1601 , 1602) die in je 4 Teilbusse unterteilt sind. Ein Büssystem (1603) verschaltet die einzelnen Teilbusse mit zusätzlichen auf dem Bus befindlichen Teilbus-
30 se . Eine, zweite PAE erhält unterschiedlich sortierte Teilbusse an ihren beiden Eingangsbussen (1604, 1605) . Die Handshakes der Busse zwischen zwei PAEs mit beispielsweise 2-fach SIMD Rechenwerk (1614, 1615) werden in Figur 16a logisch derart verknüpft, daß ein gemeinsamer Handshake (1610) für den neu geordneten Bus (1611) aus den Handshakes der ursprünglichen Busse generiert wird. Beispielsweise kann ein RDY für einen neu sortierten Bus aus einer logischen UND- Verknüpfung aller RDYs der Daten für diesen Bus liefernden Busse generiert werden . Ebenso kann beispielsweise das ACK eines Daten liefernden Busses aus einer UND-Verknüpfung der ACKs aller Busse generiert werden, die die Daten weiterverarbeiten .
Der gemeinsame Handshake steuert eine Steuereinheit (1613) für die Verwaltung der PAE (1612) an. Der Bus 1611 wird PAE intern auf zwei Rechenwerke (1614, 1615) aufgeteilt .
In einer ersten Ausführungsvariante finden die Verknüpfungen der Handshakes innerhalb eines jeden Busknotens statt . Dadurch wird es möglich einem Bussystem der Breite m, bestehend aus n Teilbussen der Breite b, nur ein Handshake-Protokol zu- zuordnen .
In einer weiteren besonders bevorzugten Ausgestaltung werden sämtliche Bussysteme in der Breite b ausgestaltet, die die kleinste realisierbare Ein-/ Ausgabe Datenbreite b eines SIMD- Word entspricht . Entsprechend der Breite der PAE Datenpfade (m) besteht nunmehr ein Ein- /Ausgangsbus aus m/b = n Teilbussen der Breite b. Beispielsweise besitzt eine PAE mit 3 32bit Eingangsbussen und 2 32 bit Ausgangsbusse bei einer kleinsten SIMD-Wortbreite von 8 tatsächlich 3x4 8bit Eingangsbusse und 2x4 8b it Ausgangsbusse .
Jedem der Teilbusse sind sämtliche Handshake- und Steuersignale zugeordnet . Der Ausgang einer PAE versendet die mit denselben Steuersignalen für sämtliche n Teil-Busse. Eingehende Quittierungs- signale aller Teilbusse werden miteinander logische verknüpft, z. B . durch eine UND-Funktion . Die Bussysteme können jeden Teilbus frei verschalten und unabhängig routen . Die
Bussystem und insbesondere die Busknoten verarbeiten und verknüpfen die Handshake-Signale der einzelnen Busse unabhängig ihres Routings , ihrer Anordung und Sortierung nicht . Bei einer PAE eingehenden Daten werden die Steuersignale sämtlicher n Teilbusse derart miteinander verknüpft, dass ein allgemeingültiges Steuersignal quasi . als . Bussteuersignal- für den Datenpfad generiert wird.
Beispielsweise können in einer "dependend" Betriebsart gemäß Definition RdyHold-Stufen für jeden einzelnen Datenpfad ein- gesetzt werden und erst wenn sämtliche RdyHold-Stufen anstehende Daten signalisieren, werden diese von der PAE übernommen .
In einer "independend" Betriebsart gemäß Definition werden die Daten jedes Teilbusses einzeln , in Eingangsregister der PAE geschrieben und quittiert, wodurch der Teilbus sofort für eine nächste Datenübertragung frei ist . Das Vorhandensein aller erforderlichen Daten von allen Teilbussen in den Eingangsregistern wird innerhalb der PAE durch geeignete logische Verknüpfung der für jeden Teilbus,, im Eingangsregister gespeicherten RDY-Signale detektiert, woraufhin die PAE mit der Datenverarbeitung beginnt.
Der wesentliche daraus resultierende Vorteil dieses Verfahrens ist, dass die SIMD-Eigenschaft von PAEs keinerlei beson- deren Einfluß auf das verwendete Bussystem aufweist. Es werden lediglich wie in Figur 16b dargestellt mehr Busse (n) (1620) einer geringeren Breite (b) und die zugeordneten
Handshakes (1621) benötigt . Die Verschaltung selbst bleibt unberührt . Die PAEs verknüpfen und verwalten die Steuerleitungen lokal . Dadurch entfällt der zusätzliche Hardwareaufwand in den Bussystemen zur Verwaltung und/oder Verknüpfung der Steuerleitungen .

Claims

Titel: Verfahren zur Steuerung der Übertragung von DatenströmenPatentansprüche
1. Verfahren zum Steuern von pipelineartigen Datenverarbeitungen und/oder Bussystemen dadurch gekennzeichnet, dass abwechselnd unterschiedliche Protokolle angewendet werden, um eine Datenverarbeitung in jedem Takt z.u ermöglichen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein Protokoll die Annahme der Daten durch einen Empfänger be- stätigt.
3. Verfahren nach Anspruch 1-2, dadurch gekennzeichnet, dass ein Protokoll die voraussichtliche Annahme der Daten durch einen Empfänger bestätigt.
4. Verfahren nach Anspruch 1-3, dadurch gekennzeichnet, dass wenn die für eine voraussichtliche Abnahme bestätigten Daten durch einen Empfänger nicht angenommen werden können, diese in ein Pufferregister geschrieben werden und danach bis zur Entleerung des Pufferregisters keine weitere voraussichtliche Datenannahme durch einen Empfänger mehr bestätigt wird.
5. Verfahren nach Anspruch 1-4, dadurch gekennzeichnet, dass das Pufferregister sobald der Empfänger wieder Daten annimmt geleert wird, bevor weitere andere Daten an den Empfänger gesendet werden.
6. Verfahren zum Übertragen von Daten eines Senders an mehrere Sender, dadurch gekennzeichnet, dass die Quittierung der Datenabnahme aller Sender logisch verknüpft wird.
7. Verfahren zum Übertragen von Daten mehrerer Senders an einen Sender, dadurch gekennzeichnet, dass die Reihenfolge der Übertragungsanforderungen mehrerer Sender gespeichert wird und die Übertragung der Daten in der exakten Reihenfolge ermöglicht wird.
8. Verfahren zum Übertragen von Daten mehrerer Senders an einen Sender, dadurch gekennzeichnet, dass jedem Sender bei einer erfolgten Buszugriffsanforderung eine Sendernummer zugeteilt wird, die seine Position in der Reihe der Sender bezeichnet.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Reihe nach alle Sendernummern von einem Aufrufnummernge- nerator aufgerufen werden, indem allen Sendern die aktuelle Auf ufsnummer mitgeteilt wird, jeder Sender diese mit seiner Sendenummer vergleicht und bei Übereinstimmung den Bus beansprucht .
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Sendenummern pro Zeiteinheit weitergezählt werden.
11. Verfahren nach Anspruch 8-9, dadurch gekennzeichnet, dass der Bus arbitriert wird, wenn mehrere Sender dieselbe Sendernummer zugeteilt haben.
12. Verfahren nach Anspruch 8-9 und 11, dadurch gekennzeichnet, dass der Aufrufnummerngenerator erst weiterzählt wenn kein Sender den Bus mehr arbitriert hat.
13. Verfahren zum Verwalten von Datenströmen, dadurch gekennzeichnet, dass den Daten eine Kennung zugewiesen wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Kennung eine zeitliche Reihenfolge festlegt.
15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Kennung eine Herkunfts- oder Zieladresse festlegt.
16. Verfahren nach Anspruch 13-14, dadurch gekennzeichnet, dass anhand der Kennung das Zusammenführen der Daten in der ursprünglichen Reihenfolge mittels eines Bussystems definiert wird.
17. Verfahren nach Anspruch 13-14, dadurch gekennzeichnet, dass anhand der Kennung das Zusammenführen der Daten in der ursprünglichen Reihenfolge mittels eines Speichers definiert wird.
18. Verfahren nach Anspruch 13-17, dadurch gekennzeichnet, dass die Kennung über die peripheren Interface versendet wird.
19. Verfahren nach Anspruch 13-17, dadurch gekennzeichnet, dass die Kennung in Speicher zusammen mit den Daten geschrieben wird.
20. Verfahren zum Partitioniern von Graphen, dadurch gekennzeichnet, dass an den Schnittkanten Speicher eingefügt werden.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass je Kante eines Graphen ein Speicher verwendet wird.
22. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass Multiplexer mehrere Kanten vor einem Speicher zusammenfassen.
23. Verfahren nach Anspruch 20-22, dadurch gekennzeichnet, dass eine Kennung mit den Daten gespeichert wird.
24. Verfahren zum Aufbau von Sequenzern aus mehreren PAEs, dadurch gekennzeichnet, dass die den Daten zugeordnete Kennung zur Adressierung von Datenquellen und/oder Datenzielen dient.
25. Verfahren zum Aufbau von Sequenzern aus mehreren PAEs, dadurch gekennzeichnet, dass die den Daten zugeordnete Kennung den Datenverarbeitungbefehl beinhaltet.
26. Pipelineartiges Datenverarbeitungsverfahren, dadurch gekennzeichnet, dass . '- den Datenverarbeitungselementen FIFO-Puffer zur zeitlichen Entkopplung zwischengeschaltet sind.
27. Verfahren nach 7Λnspruch 26, dadurch gekennzeichnet, dass die FIFO-Puffer konfigurierbare Latenzzeiten aufweisen, um Datenpfade in ihrer Verzögerung auszubalancieren.
28. FIFO-Speicherverfahren, dadurch gekennzeichnet, dass der Auslesevorgang bei einem früher ausgelesenen Datenwort wieder aufgenommen werden kann.
29. FIFO-Speicherverfahren, dadurch gekennzeichnet, dass der Einschreibvorgang bei einem früher eingeschriebenen Daten-' wort wieder aufgenommen werden kann.
30. Verfahren nach Anspruch 28-29, dadurch gekennzeichnet, dass ein Sicherungsregister die Adressposition des Datenwortes sichert, an dessen Adresse ein Vorgang wiederholt werden kann.
31. Verfahren nach Anspruch 28-30, dadurch gekennzeichnet, • dass der Leer- oder Vollzustand des FIFOs durch Vergleich mit dem Sicherungsregiste getestet wird.
32. Verfahren nach Anspruch 28-31, dadurch gekennzeichnet, dass das Sicherungregister beliebig auf jede' Adresse gesetzt werden kan .
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