JP2001509337A - フィールドプログラマブルプロセッサアレイ - Google Patents

Abstract

(57)【要約】 集積回路は行および列をなす回路エリアのほぼ方形のアレイで構成されたフィールドプログラマブル回路領域を備える。回路エリア１２のいくつかは、少なくとも１つのそれぞれの入力信号経路（ａｎ，ａｗ、ｂｅ，ｂｓ，ｈｃｉ，ｖｃｉ）におけるデータの操作を実行し、少なくとも１つの出力信号経路（ｆｎ，ｆｅ，ｆｓ，ｆｗ，ｖｃｏ，ｈｃｏ）によってデータを送出するためのそれぞれの処理装置を備える。その他の回路エリアはそれぞれのスイッチングセクション１４を備え、処理装置およびスイッチングセクションが、各行および各列内において交互に配列されている。スイッチセクションの大部分はそれぞれ、同じ列および同じ行におけるスイッチングセクションに隣接した処理装置の信号経路の一部の間にプログラマブル接続１６，１８，２０を備える集積回路を提供する。

Description

【発明の詳細な説明】 フィールドプログラマブルプロセッサアレイ 技術分野 本発明は、信号経路によって選択的に互いに接続可能な処理装置のアレイであ るフィールドプログラマブルプロセッサアレイに係り、特に、集積回路として提 供されたフィールドプログラマブルプロセッサアレイに関する。 発明の開示 本発明（または、少なくともその好適な実施の態様）の目的は、高密度回路の レイアウト、処理装置間の効率の良い相互接続、および処理装置を相互接続可能 にする自由度のある方法を提供することである。 本発明によって、回路エリアの行および列をなすほぼ方形のアレイとして構成 されたフィールドプログラマブル回路領域を備えた集積回路が得られるが、ある 回路エリアは、少なくとも１つの各入力信号経路でデータの操作を実行して、少 なくとも１つの各出力信号経路でデータを送出するための処理手段である処理装 置（例えば、演算論理装置）を提供し、その他の回路エリアは、スイッチングセ クションを提供し、処理装置およびスイッチングセクションが各行および各列内 において交互に配列されており、スイッチセクションの大部分（好適には、全て ）は、同じ列および同じ行のスイッチングセクションに隣接した処理装置におけ る信号経路の少なくとも一部の間でプログラマブル接続する。このように回路を 構成することによって、特に、１つ以上の処理装置が複数ビット入力および／ま たは複数ビット出力を備え、信号経路の少なくともいくつかが各複数ビットバス によって提供される場合、効率の良い局所(local)相互接続によって、高密度な レイアウトを得ることができる。ス イッチングセクションによって提供される第１の接続形態は、互いにほぼ同一線 上または平行にすることが可能な信号経路間で接続され、経路を選択的に縦続に 接続することによってより長い接続を可能にする。この場合と、処理装置の少な くとも１つおよびそれに隣接する処理装置が、それぞれ第１の入力、第２の入力 および出力を備えている場合とにおいては、前記１つの処理装置の出力が、同じ 行の一方向で次の処理装置の第１の入力に接続可能な第１の接続形態、同じ列の 一方向で次の処理装置の第１の入力に接続可能な第１の接続形態、同じ行の反対 の方向で次の処理装置の第２の入力に接続可能な第１の接続形態、および同じ列 の反対の方向で次の処理装置の第２の入力に接続可能な第１の接続形態が望まし い。このようにして、第１の処理装置の出力を、同じ行または列における４つの 隣接する処理装置（「第２の処理装置」）の内、任意の１つに選択的に送ること が可能になり、処理を実行して第１の処理装置に戻すかまたは第２の処理装置に 隣接する他の３つの隣接処理装置の内、任意の１つに送ることが可能になる。 スイッチングセクションによって提供される第２の接続形態は、互いにほぼ直 交可能なこのような信号経路間におけるものである。したがって、この信号経路 の方向を変えることにより、自由度のある経路を指定することができる。この場 合と、処理装置の少なくとも１つおよびそれに隣接する処理装置がそれぞれ、第 １の入力、第２の入力および出力を備えている場合とにおいては、前記１つの処 理装置の出力は、前記一行方向および前記一列方向において対角線状で隣接する 処理装置の第１の入力に対する同じ列内での第２の接続形態、前記反対の行方向 および前記一列方向における対角線状で隣接する処理装置の第１の入力に対する 同じ行内での第２の接続形態、前記反対の行方向および前記反対の列方向におけ る対角線状で隣接する処理装置の第２の入力に対する同じ列内での第２の接続形 態、および前記一行方向および前記反対の列方向における対角線状で隣接する処 理装置の第２の入力に対する同じ行内での第 ２の接続形態によって接続可能であることが望ましい。したがって、第１の処理 装置からの出力は、対角線状で隣接する２つの処理装置の第１の入力および対角 線状で隣接する他の２つの処理装置の第２の入力に対して、選択的に経路を指定 することができる。 入力および出力信号経路のほぼ全てが、行または列に対してほぼ平行な方向で 配置されることによって、高密度のレイアウトを実現可能にすることが望ましい 。 集積回路は、さらに、複数のスイッチングセクション間の信号経路を有し、各 スイッチングセクション間の信号経路が同じ行内におけるスイッチングセクショ ンの１番目のセクションから２番目のセクションへ、主にその行にほぼ平行な方 向にまたは主にその列にほぼ平行な方向に延び、各スイッチングセクション間の 各信号経路は第１のスイッチングセクションによってその第１のスイッチングセ クションで他の信号経路とプログラマブル接続され、また第２のスイッチングセ クションによって、その第２のスイッチングセクションで他の信号経路とプログ ラマブル接続され得ることが望ましい。したがって、中距離および長距離接続を 選択的に提供することが可能である。 スイッチングセクション間の信号経路の一形態では、第１のスイッチングセク ションと第２のスイッチングセクションとの間の各行または列にスイッチングセ クションはない。 スイッチングセクション間の信号経路の他の形態では、各行または列で、それ ぞれの第１および第２のスイッチングセクションが、第１のスイッチングセクシ ョンと第２のスイッチングセクションとの間にいくつか（好適には、２の累乗か ら１減算した数）の他のスイッチングセクションを有する。したがって、長距離 接続の場合、必要とされる可能性のある中間スイッチ数が減少し、それによって 生じるであろう伝搬の遅れが短縮される。 スイッチングセクション間の信号経路の別の形態では、各信号経路は、 各行または列に対してほぼ平行な方向に延びるスパイン部分(spine portion)と 、各行または列に対してほぼ直交する方向に延び、スパイン部分と第１および第 ２のスイッチングセクションとを相互接続する第１および第２の端部とを備える 。スパイン部分は、スイッチと直接は接続しないので、スパイン部分の導体の物 理的位置の選択には自由度があり、この自由度によって、より密度の高いレイア ウトを実現することができる。前述した別の形態の少なくともいくつかのスイッ チングセクション間の信号経路では、各行または列において、第１および第２の スイッチングセクションは第１のスイッチングセクションと第２のスイッチング セクションとの間にいくつか（好適には、２の累乗から１減算した数）の他のス イッチングセクションを有する。したがって、長距離接続の場合、必要とされる 可能性のある中間スイッチ数が減少し、それによって生じるであろう伝搬の遅れ が短縮される。好適には、前述の別の態様の少なくともいくつかのスイッチング セクション間の信号経路は、各行または列にほぼ直交する方向にそれぞれ延び、 スパイン部分と他のスイッチングセクションとを相互接続する少なくとも１つの タップ部分を備えている。したがって、さらに自由度が高くなる。 少なくともいくつかのスイッチングセクションは、各スイッチングセクション で、信号経路の少なくともいくつかにスイッチングして接続できる入力および出 力を有したレジスタおよび／またはバッファを備える。このため、そのための処 理装置の１つを利用することなく、信号のタイミングの取り直しまたはバッファ リングが可能になる。タイムクリティカル(time critical)信号のタイミングの 取り直しおよびバッファリングによって、より速いクロック速度で構成を実行す ることが可能になり、動作速度が速くなる。 次に以下の図面を用いて、例として、本発明を実施するための最良の態様につ いて説明する。 図面の簡単な説明 図１は、６つのスイッチングセクションおよび６つの演算論理装置の位置を説 明するためのプロセッサアレイの一部を示す図である。 図２は、スイッチングセクションの１つおよび演算論理装置の位置の１つを示 す図１に示される構成の一部を拡大した図である。 図３は、演算論理装置の位置、およびそれらを縦断して延びる「垂直」バスを 示す、図１に示されるプロセッサアレイの一部を縮小した図である。 図４は、図３と同様に、演算論理装置の領域を横断して延びる「水平」バスを 示す図である。 図５は、演算論理装置の１つの領域における図２、図３、および図４のバス間 の相互接続を示す図である。 図６Ａは、互いに交差する１対の４ビットバスを接続するスイッチングセクシ ョンの一態様のプログラマブルスイッチの回路構成を詳細に示す図である。 図６Ｂは、互いに端部間で接する１対の４ビットバスを接続するスイッチング セクションにおける他の態様のプログラマブルスイッチの回路構成を詳細に示す 図である。 図６Ｃは、桁上げビット(carry bit)バスを接続するスイッチングセクション における他の態様のプログラマブルスイッチの回路構成を詳細に示す図である。 図７は、図５および第６図のプログラマブルスイッチにおいて利用可能な一連 のＮＯＲゲートの回路構成を示す図である。 図８は、図７の回路構成に対する修正を示す図である。 図９は、各スイッチングセクションにおける利用可能なバッファおよびレジス タを示す図である。 図１０は、スイッチングセクションにおけるプログラマブルスイッチにイネー ブル信号を分配可能な方法を示す概略図である。 図１１は、図１０に示す構成の回路構成をより詳細に示す図である。 発明を実施するための最良の態様 以下の説明において、「水平」、「垂直」、「北」、「南」、「東」、および 「西」という用語を、相対的な方向の理解を助けるために用いているが、その用 法に、本発明の実施の態様において絶対方向(absolute orientation)の制限を意 味する意図はない。 集積回路内に、本発明の実施の態様を提供するプロセッサアレイが設けられて いる。ある階層(level)では、プロセッサアレイは、その１つが、図１において 太線によって区切られて示された「タイル」１０の方形（好適には、正方形）の アレイによって形成される。例えば、１６×１６、３２×３２または６４×６４ のアレイのように、任意の適正な数のタイルを用いることが可能である。各タイ ル１０は方形（好適には、正方形）であり、４つの回路エリアに分割される。こ れらのタイルは、（接続を対称にするため）論理的には正方形が望ましいが、物 理的には正方形であることはそれほど重要ではない（これには、タイミングに対 称性をもたらすという多少の利点があるかもしれないが、一般には、それほど重 要ではない）。タイル１０において対角線状で向かい合った２つの回路エリア１ ２は、２つの演算論理装置（「ＡＬＵ」）の場所を提供する。タイル１０におい て対角線状で向かい合った他の２つの回路エリアは、１対のスイッチングセクシ ョン１４の場所を提供する。 図１および図２を参照すると、各ＡＬＵは、ＡＬＵ内に直接接続された第１の 一対の４ビット入力ａ、ＡＬＵ内に直接接続された第２の一対の４ビット入力ｂ 、およびＡＬＵ内に直接接続された４つの４ビット出力ｆを備えている。また、 各ＡＬＵは、独立した一対の１ビット桁上げ入力ｈｃｉ，ｖｃｉおよびＡＬＵ内 に直接接続された１対の１ビット桁上げ出力ｃｏを備えている。ＡＬＵは、入力 信号ａ，ｂ，ｈｃｉ，ｖｃｉに対して加算、減算、ＡＮＤ、ＮＡＮＤ、ＯＲ、Ｎ ＯＲ、ＸＯＲ、Ｎ ＸＯＲおよび多重化といった標準的操作を実行して、出力信号ｆ，ｃｏを送出す ることが可能であり、さらに、操作結果を記録することも可能である。ＡＬＵに 対する命令は、後述の「Ｈツリー」構造を介してその値を設定することが可能な 各４ビットメモリセルから供給すること、または後述のバスシステムで供給する ことが可能である。 図１および図２に示す階層において、各スイッチングセクション１４は、それ を水平方向に横切って延びる８つのバスおよびそれを垂直方向に横切って延びる ８つのバスを備えているため、６４個の交点を有した８×８の方形のアレイが形 成されるが、図２には、これらに直交座標で番号が付けられている。Ｘ＝４の桁 上げバスｖｃおよびＹ＝３の桁上げバスｈｃが１ビット幅であり、その他のバス は全て４ビット幅である。多くの交点には、その交点において２つのバスを選択 的に接続することができる４連結(gang)プログラマブルスイッチ１６が設けられ ている。交点のいくつかには、バスに対して直角に接続せずに、その交点で端部 と端部とが接する２つのバスを選択的に接続することが可能な４連結プログラマ ブルスイッチ１８が設けられている。交点（４，３）には、その交点において直 角に交差する桁上げバスｖｃ，ｈｃを選択的に接続することが可能なプログラマ ブルスイッチ２０（例として、図６Ｃを示す）が設けられている。 次に、スイッチングセクション１４の水平バスについて述べる。 Ｙ＝０のバスｈ２ｓは、プログラマブルスイッチ１６によってＸ＝０，１，２ ，５，６の垂直バスに接続可能である。バスｈ２ｓは、長さがタイル２個分あり 、交点（４，０）のプログラマブルスイッチ１８によって他の全てのスイッチン グセクション１４の端部どうしで接続が可能である。 Ｙ＝１のＡＬＵの入力ｂから西に延びるバスは、スイッチ１６によってＸ＝０ ，１，２，３の垂直バスに接続可能である。また、ＡＬＵの出力ｆから東に延び るバスｆｗは、スイッチ１６によってＸ＝５，６，７ の垂直バスに接続可能である。バスｂｅ，ｆｗの端部は、交点（４，１）でプロ グラマブルスイッチ１８によって接続可能である。 Ｙ＝２のバスｈｒｅｇｓは、プログラマブルスイッチ１６によってＸ＝１，２ ，３，５，６，７の垂直バスに接続可能である。 Ｙ＝３のバスｈｃｏは、ＡＬＵの桁上げ出力ｃｏから交点（４，３）のプログ ラマブルスイッチ２０に対して西まで延びており、前記プログラマブルスイッチ ２０によって、バスｈｃｏは、（ａ）ＡＬＵの桁上げ入力ｈｃｉまで東に延びる 桁上げバスｈｃｉ、または（ｂ）ＡＬＵの桁上げ入力ｖｃｉまで南に延びる桁上 げバスｖｃｉに接続可能である。 Ｙ＝４のバスｈｒｅｇｎは、プログラマブルスイッチ１６によってＸ＝０，１ ，２，３，５，６の垂直バスに接続可能である。 Ｙ＝５のバスｈ１はＸ＝０，１，２，３，５，６，７の垂直バスに接続可能で ある。バスｈ１は長さがタイル１個分あり、交点（４，５）で、プログラマブル スイッチ１８によって、各スイッチングセクション１４の端部どうしで接続可能 である。 Ｙ＝６のＡＬＵの出力ｆから西に延びるバスｆｅは、スイッチ１６によってＸ ＝０，１，２，３の垂直バスに接続可能である。また、ＡＬＵの入力ａから東に 延びるバスａｗは、スイッチ１６によって、Ｘ＝５，６，７の垂直バスに接続可 能である。バスｆｅおよびａｗの端部は、交点（４，６）でプログラマブルスイ ッチ１８によって接続可能である。 Ｙ＝７のバスｈ２ｎは、プログラマブルスイッチ１６によってＸ＝１，２，３ ，６，７の垂直バスに接続可能である。バスｈ２ｎは長さがタイル２個分あり、 交点（４，０）でバスｈ２ｓに接続するプログラマブルスイッチ１８に対して互 い違いに配置されたプログラマブルスイッチ１８によって、交点（４，７）で他 の全てのスイッチングセクション１４および端部間の接続が可能である。 次に、スイッチングセクション１４の垂直バスについて説明する。 Ｘ＝０のバスｖ２ｗは、プログラマブルスイッチ１６によってＹ＝０， １，４，５，６の水平バスに接続可能である。バスｖ２ｗは長さがタイル２個分 あり、交点（０，３）で、プログラマブルスイッチ１８によって、他の全てのス イッチングセクション１４の端部どうしで接続可能である。 Ｘ＝１のＡＬＵの出力ｆから南に延びるバスｆｎは、プログラマブルスイッチ １６によってＹ＝０，１，２の水平バスに接続可能である。また、ＡＬＵの入力 ｂから北に延びるバスｂｓは、スイッチ１６によってＹ＝４，５，６，７の水平 バスと接続可能である。バスｆｎ，ｂｓの端部は、交点（１，３）でプログラマ ブルスイッチ１８によって接続可能である。 Ｘ＝２のバスｖ１は、Ｙ＝０，１，２，４，５，６，７の水平バスに接続可能 である。バスｖ１は長さがタイル１個分あり、交点（２，３）で、プログラマブ ルスイッチ１８によって、各スイッチングセクション１４の端部どうしで接続可 能である。 Ｘ＝３のバスｖｒｅｇｗは、プログラマブルスイッチ１６によってＹ＝１，２ ，４，５，６，７の水平バスに接続可能である。 Ｘ＝４のバスｖｃｏが、ＡＬＵの桁上げ出力ｃｏから交点（４，３）のプログ ラマブルスイッチ２０に対して北まで延びており、前記プログラマブルスイッチ ２０によって、バスｖｃｏは、（ａ）ＡＬＵの桁上げ入力ｈｃｉまで東に延びる 桁上げバスｈｃｉ、または（ｂ）ＡＬＵの桁上げ入力ｖｃｉまで南に延びる桁上 げバスｖｃｉに接続可能である。 Ｘ＝５のバスｖｒｅｇｅは、プログラマブルスイッチ１６によってＹ＝０，１ ，２，４，５，６の水平バスに接続可能である。 Ｘ＝６のＡＬＵの入力ａから南へ延びるバスａｎは、スイッチ１６によってＹ ＝０，１，２の水平バスに接続可能である。また、ＡＬＵの出力ｆから北へ延び るバスｆｓは、プログラマブルスイッチ１６によってＹ＝４，５，６，７の水平 バスに接続可能である。バスａｎ，ｆｓの端部は、交点（６，３）でプログラマ ブルスイッチ１８によって接続可能 である。 Ｘ＝７のバスｖ２ｅは、プログラマブルスイッチ１６によってＹ＝１，２，５ ，６，７の水平バスに接続可能である。バスｖ２ｅは長さがタイル２個分であり 、交点（０，３）で、バスｖ２ｗを接続するプログラマブルスイッチ１８に対し て互い違いに配置されたプログラマブルスイッチ１８によって、交点（７，３） で他の全てのスイッチングセクション１４および端部間の接続が可能になる。 図２に示すように、バスｂｓ，ｖｃｏ，ｆｓはそれぞれ、スイッチングセクシ ョン１４の北へ、ＡＬＵの入力ｂ、出力ｃｏおよび出力ｆに接続される。また、 バスｆｅ，ｈｃｏ，ｂｅはそれぞれ、スイッチングセクション１４の西へ、ＡＬ Ｕの出力ｆ、出力ｃｏおよび入力ｂに接続される。さらに、バスａｗ，ｈｃｉ， ｆｗはそれぞれ、スイッチングセクション１４の東へ、ＡＬＵの入力ａ、入力ｃ ｉおよび出力ｆに接続される。さらに、バスｆｎ，ｖｃｉ，ａｎはそれぞれ、ス イッチングセクションの南へ、ＡＬＵの出力ｆ、入力ｃｉおよび入力ａに接続さ れる。 これらの接続に加えて、バスｖｒｅｇｗ，ｖｒｅｇｅは、各プログラマブルス イッチ１８を介して、それぞれ、スイッチングセクション１４の北へ、ＡＬＵの 領域１２の４ビット接続点ｖｔｓｗ，ｖｔｓｅ（図２に「×」で示す）に接続さ れる。また、バスｈｒｅｇｓ，ｈｒｅｇｎは、各プログラマブルスイッチ１８を 介して、それぞれ、スイッチングセクション１４の西へ、ＡＬＵの領域１２の４ ビット接続点ｈｔｓｅ，ｈｔｎｅ（図２に「×」で示す）に接続される。さらに 、バスｈｒｅｇｓ，ｈｒｅｇｎは、各プログラマブルスイッチ１８を介して、そ れぞれ、スイッチングセクション１４の東へ、ＡＬＵの領域１２の４ビット接続 点ｈｔｓｗ，ｈｔｎｗに接続される。さらに、バスｖｒｅｇｗ，ｖｒｅｇｅは、 各プログラマブルスイッチ１８を介して、それぞれ、スイッチングセクション１ ４の南へ、ＡＬＵの領域１２の４ビット接続点ｖｔｎｗ，ｖｔｎｅに接続される 。これらの接続点ｖｔｎｗ，ｖｔｎｅ，ｈｔｎｅ， ｈｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈｔｎｗについては、図３〜図５を 参照して、さらに詳細に後述する。 また、図２に示すように、バスｈｒｅｇｎ，ｖｒｅｇｅ，ｈｒｅｇｓ，ｖｒｅ ｇｗは、図９を参照してさらに詳細に後述するが、４ビット接続点２２（図２に 小さい正方形で示す）を備えている。 図３は、コーナーに丸みが付いた正方形によって示される演算論理装置の領域 間における、ある階層の相互接続を示している。１グループが４つの４ビットバ スｖ８，ｖ４ｗ，ｖ４ｅ，ｖ１６は、ＡＬＵ領域１２の各列を垂直に縦断して延 びている。各グループの最も左のバスｖ８は、長さがほぼタイル８個分のセグメ ントに分かれている。各グループの最も左から２番目のバスｖ４ｗは、長さがほ ぼタイル４個分のセグメントに分かれている。各グループの最も右から２番目の バスｖ４ｅは、長さがほぼタイル４個分であるが、最も左から２番目のバスｖ４ ｗからタイル２個分だけオフセットしたセグメントに分かれている。各グループ の最も右側のバスｖ１６は、長さがほぼタイル１６個分のセグメントに分かれて いる。図４の上部に位置するアレイの上部端および下部端では、セグメントの長 さが、上記で規定した長さよりわずかに長くまたは短くなる可能性がある。 図３および図５を参照すると、一グループをなす４つのバスｖ８，ｖ４ｗ，ｖ ４ｅ，ｖ１６の各グループは、それぞれのＡＬＵ領域１２と交差すると、接続点 ｈｔｎｗ，ｈｔｓｗ，ｈｔｓｅ，ｈｔｎｅにおいて、４ビットタップ接続が提供 される。バスセグメントの端部は、ＡＬＵ領域と交差するバスセグメントに接続 するよりも、このような４ビットタップ接続を優先する。 同様に、図４および図５に示すように、一グループにおいて４つの４ビットバ スｈ８，ｈ４ｎ，ｈ４ｓ，ｈ１６がＡＬＵ領域１２の各行を水平に横切って延び ている。各グループの最も上のバスｈ８は、長さがほぼタイル８個分のセグメン トに分かれている。各グループの最も上から ２番目のバスｈ４ｎは、長さがほぼタイル４個分のセグメントに分かれている。 各グループにおける最も下から２番目のバスｈ４ｓは、長さがほぼタイル４個分 であるが、最も上から２番目のバスｈ４ｎからタイル２個分だけオフセットした セグメントに分かれている。各グループの最も下のバスｈ１６は、長さがほぼタ イル１６個分のセグメントに分かれている。図４の左に位置するアレイの左側端 および右側端では、セグメントの長さが、上記で規定した長さよりわずかに長く または短くなる可能性がある。各グループをなすバスｈ８，ｈ４ｎ，ｈ４ｓ，ｈ １６が各ＡＬＵ領域１２と交差すると、接続点ｖｔｎｗ，ｖｔｓｗ，ｖｔｓｅ， ｖｔｎｅにおいて、さらに４ビットタップ接続が提供される。バスセグメントの 端部は、ＡＬＵと交差するバスセグメントに対する接続よりもこのような４ビッ トタップ接続を優先する。 図５に示すように、接続点ｈｔｎｗ，ｈｔｓｗ，ｈｔｎｅ，ｈｔｓｅは、プロ グラマブルスイッチを介して、ＡＬＵ領域の西および東で、スイッチングセクシ ョンのバスｈｒｅｇｎ，ｈｒｅｇｓに接続される。また、接続点ｖｔｎｗ，ｖｔ ｎｅ，ｖｔｓｗ，ｖｔｓｅは、プログラマブルスイッチを介して、ＡＬＵ領域の 北および南で、スイッチングセクションのバスｖｒｅｇｗ，ｖｒｅｇｅに接続さ れる。 次に、図６Ａを参照して、直角に交差する４ビットバス対の間におけるプログ ラマブル接続１６について説明する。水平バスの導体は、ｘ０，ｘ１，ｘ２，ｘ ３で表示され、垂直バスの導体は、ｙ０，ｙ１，ｙ２，ｙ３で表示されている。 同じ位のビット(same bit significace)の各導体対の間に、各トランジスタ１６ ０，１６１，１６２，１６３が設けられている。トランジスタ１６０，１６１， １６２，１６３のゲートは、ＮＯＲゲート１６ｇの出力に共通に接続されており 、ＮＯＲゲート１６ｇは、その２つの入力として、スイッチグループによる共有 が可能な、単一ビットメモリセルからの反転されたイネーブル信号（図中ではオ ーバー・バー（￣）を付したＥＮＡＢＬＥで示す）と、単一メモリビット セル２４の反転された内容を受信する。したがって、イネーブル信号が“Ｈ”レ ベルで、メモリセル２４の内容が“Ｈ”レベルの場合のみ、導体ｘ０，ｘ１，ｘ ２，ｘ３が、各トランジスタ１６０，１６１，１６２，１６３によって、それぞ れ導体ｙ０，ｙ１，ｙ２，ｙ３に接続される。 次に、図６Ｂを参照して、互いに、一直線上で端部どうしが接する、４ビット バス対の間のプログラマブル接続１８について説明する。一方のバスの導体は、 ｘ１０，ｘ１１，ｘ１２，ｘ１３で表示され、もう一方のバスの導体は、ｘ２０ ，ｘ２１，ｘ２２，ｘ２３で表示されている。同じ位のビットの各導体対の間に 、各トランジスタ１８０，１８１，１８２，１８３が設けられている。トランジ スタ１８０，１８１，１８２，１８３のゲートはＮＯＲゲート１８ｇの出力に共 通に接続されており、ＮＯＲゲート１８ｇは、その２つの入力として、スイッチ グループによる共有が可能な、単一ビットメモリセルからの反転されたイネーブ ル信号と、単一メモリビットセル２４の反転された内容とを受信する。したがっ て、イネーブル信号が“Ｈ”レベルで、メモリセル２４の内容が“Ｈ”レベルの 場合のみ、導体ｘ１０，ｘ１１，ｘ１２，ｘ１３が、各トランジスタ１８０，１ ８１，１８２，１８３によって、各導体ｙ２０，ｙ２１，ｙ２２，ｙ２３に接続 される。 次に、図６Ｃを参照して、桁上げ導体ｈｃｏ，ｖｃｏ，ｈｃｉ，ｖｃｉ間のプ ログラマブル接続２０について説明する。水平桁上げ出力導体ｈｃｏは、各トラ ンジスタ２０ｈｈ，２０ｈｖを介して、水平桁上げ入力導体ｈｃｉおよび垂直桁 上げ入力導体ｖｃｉに接続されている。さらに、垂直桁上げ出力導体ｖｃｏは、 トランジスタ２０ｖｖ，２０ｖｈを介して、垂直桁上げ入力導体ｖｃｉおよび水 平桁上げ入力導体ｈｃｉに接続されている。トランジスタ２０ｈｈ，２０ｖｖの ゲートは、インバータ２０ｉの出力とトランジスタ２０ｈｖ，２０ｖｈのゲート に共通の接続が施されており、インバータ２０ｉに対する入力はＮＯＲゲート２ ０ｇの出力に接続されている。ＮＯＲゲート２０ｇは、その２つの入力 として、スイッチグループによる共有が可能な、単一ビットメモリセルからの反 転されたイネーブル信号と、単一メモリビットセル２４の反転された内容とを受 信する。したがって、イネーブル信号が“Ｈ”レベルの場合、導体ｈｃｏ，ｖｃ ｏはメモリセル２４の内容に応じて、導体ｈｃｉ，ｖｃｉまたは導体ｖｃｉ，ｈ ｃｉに接続される。 ＮＯＲゲート１６ｇ，１８ｇ，２０ｇを有する図６Ａ〜図６Ｃを参照して、前 述のスイッチング可能な接続１６，１８，２０のそれぞれを説明する。図７に示 すように、ＮＯＲゲート１６ｇは、４つのトランジスタ１６ｇ１，１６ｇ２，１ ６ｇ３，１６ｇ４によって形成され、そのうち、トランジスタ１６ｇ１，１６ｇ ３の２つは、反転されたイネーブル信号に応答し、１６ｇ２，１６ｇ４の２つは メモリセル２４の反転された内容に応答する。本発明の好適な実施の態様の場合 、スイッチング可能な接続１６，１８，２０のグループは、該グループの一部だ けを使用禁止にする必要がなく、共通して使用禁止にすることが可能である。こ のようなグループは、１つのスイッチングセクション１４におけるスイッチング 可能な接続の全体、特定のタイルの２つのスイッチングセクション１４における スイッチング可能な接続の全体、またはアレイのより広い領域におけるスイッチ ング可能な接続の全体から構成することが可能である。この場合、トランジスタ １６ｇ１は、図８に示すように、グループをなすスイッチング可能な接続１６， １８，２０の全てに対して共通にすることが可能である。これによって、ゲート に必要なトランジスタの数を２５％減らすことが可能になるが、図８に示すよう に、ゲートをリンクする導体をそれ以上必要とする。 当業者には明らかなように、図７および図８に示す構造は、修正を加えて、最 適化することが可能である。例えば、図７および図８の構成は、記憶値およびそ の記憶値の補数の両方を戻すように設計されたメモリセル２４を十分に利用した ものではない。このようなメモリセル２４から得られる補数を利用することによ って、図８に示す事例のように、イネ ーブル信号と反転されたイネーブル信号の両方を、グループをなすスイッチング 可能な接続の全てに伝送する必要をなくすことが可能になる。 図１および図２を参照して、上述のように、各スイッチングセクション１４ご とに、バスｈｒｅｇｎ，ｈｒｅｇｓ，ｖｒｅｇｗ，ｖｒｅｇｅは、それぞれの４ ビット接続２２によって、レジスタまたはバッファ回路に接続されている。次に 、図９を参照して、この回路についてより詳細に述べる。４つの各接続２２は、 マルチプレクサ２６のそれぞれの入力に接続されている。マルチプレクサ２６は 、レジスタまたはバッファ２８に供給される出力として、入力の１つを選択する 。レジスタまたはバッファ２８の出力は、それぞれ、バスｈｒｅｇｓ，ｖｒｅｇ ｗ，ｈｒｅｇｎ，ｖｒｅｇｅに対応する接続２２に戻る接続がなされている４つ のトライステート(tri-state)バッファ３０ｓ，３０ｗ，３０ｎ，３０ｅに供給 される。バッファ２８が利用される場合、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅ ｇｎ，ｖｒｅｇｅの選択された１つの４ビット信号が増幅されて、バスｈｒｅｇ ｓ，ｖｒｅｇｗ，ｈｒｅｇｎ，ｖｒｅｇｅの別の選択された１つに供給される。 レジスタ２８が利用される場合、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅｇｎ，ｖ ｒｅｇｅの選択された１つの４ビット信号が増幅されて、次のアクティブクロッ クエッジ(active clock edge)の後、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅｇｎ ，ｖｒｅｇｅの任意の選択された１つに供給される。 上述の構成によって、アレイを巡るまたはアレイを横切る信号経路の自由度が 高くなる。メモリセル２４を利用してスイッチ１６，１８，２０の適正な設定と 、マルチプレクサ２６およびレジスタまたはバッファ２８の適正な設定とによっ て、主として、バスｖ１６，ｈ１６，ｖ８，ｈ８，ｖ４ｅ，ｖ４ｗ，ｈ４ｎ，ｈ ４ｓを利用して、アレイの端から特定のＡＬＵへ、ＡＬＵ間、および特定のＡＬ Ｕからアレイの端へと、かなりの距離にわたって信号を送ることが可能になる。 これらのバスは、スイッチングセクション１４によって一列または直角に結合し 、伝搬の 遅れを短縮するためにレジスタまたはバッファ２８によって増幅するおよびレジ スタ２８によってパイプライン段(pipeline stage)を導入することが可能である 。また、これらのバスは、その全長に沿って部分的にタップを設置することが可 能であり、この結果、特定の処理操作を実行するＡＬＵとの配置は、バスの長さ では完全には表されなくなり、信号を２つ以上のＡＬＵに分配することが可能に なる。さらに、図１および図２を参照して、図示されたバスより長さの短いバス を利用すれば、スイッチングセクション１４とＡＬＵとの間の経路指定を行うこ とが可能になり、例えば、バスが水平または垂直に延びていても、同じ行または 列内の１つのＡＬＵから隣接するＡＬＵまたは対角線状に隣接するＡＬＵへと、 主としてより短い距離の送信が可能になる。さらに、レジスタまたはバッファ２ ８を利用して、信号を増幅する、またはプログラマブル遅延を信号に加えること が可能である。 上述の構成の場合、メモリセル２４は、スイッチングセクション１４およびＡ ＬＵ領域１２と同じ範囲にわたって、アレイ全域に分布している。各メモリセル ２４は、それが制御するマルチプレクサ、レジスタ、またはバッファをスイッチ およびスイッチグループに隣接して配置されている。これによって高回路密度の 実現が可能になる。 次に、メモリセル２４のデータの書き込みまたはメモリセル２４からのデータ の読み取りを行う方法、プログラマブルスイッチ１６，１８，２０のイネーブル 信号がメモリセルに書き込まれる方法、命令およびおそらくは定数がＡＬＵに分 配される方法、およびクロック信号のような他の制御信号がアレイ全域にわたっ て伝送される方法を説明する。これらの機能の全てについて、図１０に示す「Ｈ ツリー」構造（それ自体は既知である）を用いることが可能である。図１０およ び図１１を参照すると、例示された図における６４の任意の位置にイネーブル信 号を分配するため、イネーブル信号３０ａおよびそのための６ビットアドレス３ ２ａがデコーダ３４ａに供給される。デコーダ３４ａは、そこからの４ つの分岐(branch)のどれがそのアドレスに通じているかを決定し、そのブランチ における別のデコーダ３４ｂに、４ビットアドレス３２ｂと共に、４つのブラン チ全てにおけるデコーダ３４ｂにイネーブル信号３０ｂを供給する。イネーブル 信号３０ｂを受信すると、デコーダ３４ｂは、そこからの４つのブランチのどれ が要求されるアドレスに通じているかを決定し、４つのブランチ全てにおけるデ コーダ３４ｃに４ビットアドレス３２ｃと共に、そのブランチにおける別のデコ ーダ３４ｃにイネーブル信号３０ｃを供給する。デコーダ３４ｃがイネーブル信 号３０ｃを受信すると、必要とされるアドレスにイネーブル信号３４ｄを供給し 、そこで、イネーブル信号３４ｄを単一ビットメモリセルに記憶することができ る。Ｈツリー構造の利点は、全ての宛先までの信号経路の長さがほぼ等しいとい う点であり、これは、クロック信号の場合に特に有利である。 上述の構成の大きい利点は、例えば、１つのスイッチングセクション１４若し くは一タイル内の２つのスイッチングセクションにおいて、またはサブアレイを なすタイル内のスイッチングセクションにおいて、グループをなすメモリセル２ ４の内容が関連スイッチに影響を及さないように、これらのメモリセルのグルー プを、反転されたイネーブル信号によって一括して使用禁止にすることができる という点にある。したがって、該メモリセル２４は、アレイの配線の構成に利用 するのではなく、アプリケーションによって「ユーザ」メモリとして利用するこ とができる。 ただ単に例示だけのために、本発明の実施の態様の説明を行ってきたが、本発 明との調和を保って、多くの修正および改良を行うことが可能である。例えば、 上記の実施の態様では、ＡＬＵを処理装置として用いているが、ルックアップテ ーブル、プログラマブル論理アレイ、および／またはそれ自体の命令を取り出す ことが可能な自己完結型(self-contained)ＣＰＵという他の処理装置を追加また は代替利用することも可能 である。 さらに、アレイ全体がＡＬＵおよびスイッチングセクションで満たされている かのように実施の態様の説明を行ってきたが、アレイは他の態様のセクションを 有することも可能である。例えば、サブアレイは、上述のように、ＡＬＵおよび スイッチングセクションのタイルの４×４配列から構成することが可能であり、 アレイは、このような４×４アレイをなすようにサブアレイおよびメモリを構成 することもでき、４×４アレイをなすようにサブアレイおよび縮小命令セットコ ンピュータ(RISC)ＣＰＵを構成することも可能である。 上述の実施の態様の場合、各ＡＬＵ領域は正方形であり、各スイッチングセク ションは正方形でＡＬＵ領域と同じサイズであるが、留意すべきはレジスタバス ｖｒｅｇｗ，ｖｒｅｇｅ，ｈｒｅｇｎ，ｈｒｅｇｓにおける制御可能なスイッチ １８がＡＬＵ領域の正方形の輪郭内に侵入している点である。ＡＬＵ領域はスイ ッチングセクションと同じサイズである必要はなく、それより小さくてもよい。 したがって、例えば１つのスイッチングセクション１４から、バスｈ２ｓとバス ｈ２ｎとの間またはバスｖ２ｅとバスｖ２ｗとの間に延びる対角線状の隣接する スイッチングセクション１４まで、水平または垂直方向に１つ以上のバスを直接 通すことが可能である。 上述の実施の態様の場合、各ＡＬＵは２つの独立した桁上げ入力ｖｃｉ，ｈｃ ｉと接続対をなす桁上げ出力ｃｏとを備えている。必要があれば、ＡＬＵは２種 類の桁上げ、すなわちマルチビット加算操作に特に利用可能な隣接するＡＬＵ間 における高速の桁上げと、自由度のある経路指定が可能であり特にデジタル直列 演算に利用可能な低速の桁上げとを扱うように構成することができる。高速の桁 上げは図面に関連して上述のものと同様に構成することが可能であり、低速の桁 上げは桁上げ導体(carry conductor)と４ビットバスの特定ビットとの間のスイ ッチングセクション１４におけるプログラマブルスイッチを用いることが可能で ある。 上述の実施の態様の場合、特定のビット幅、スイッチングセクションのサイズ およびアレイのサイズについて説明してきたが、留意すべきはこれらの値の全て は、適切に変更可能であるという点である。また、プログラマブルスイッチ１６ ，１８，２０について、各スイッチングセクション１４の特定の位置に配置され るものとして説明してきたが、必要および所望に応じて別の位置に配置されるこ とも可能である。 上述の実施の態様の場合、アレイは２次元であるが、本発明においては、例え ば上述のアレイにスタック(stack)を設け、隣接する層のスイッチングセクショ ンが互い違いに配置されるようにすることによって、３次元アレイにも適用可能 である。スタックはちょうど２つの層を備えることができるが、好適には少なく とも３つの層を備え、層の数は２の累乗が望ましい。 上述の実施の態様の場合、メモリセル２４を、ゲート１６ｇ，１８ｇ，２０ｇ によって、それらが制御するスイッチから分離することができるので、メモリセ ルを他の目的に利用することができる。すなわち、「ユーザプレーン(user plan e)」にあてることが可能になる。しかし、イネーブル信号メモリセルはユーザプ レーンに転送することができない。代替の実施の態様の場合、特定のスイッチン グセクション１４のスイッチは、スイッチングセクション１４の境界におけるバ スのそれ以外のスイッチによって、アレイの残りの部分から接続を切ることが可 能であり、前記それ以外のスイッチはユーザプレーンに転送できないそれ以外の メモリセルによって制御される。 他の多くの修正および改良を行うことも可能である。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年１月２２日（１９９９．１．２２） 【補正内容】 請求の範囲 １．行および列をなす回路エリアのほぼ方形のアレイとして構成されたフィール ドプログラマブル回路領域を備え、 前記回路エリア（１２）のいくつかは、少なくとも１つの各入力信号経路（ａ ｎ，ａｗ、ｂｅ，ｂｓ，ｈｃｉ，ｖｃｉ）におけるデータに対して処理を行ない 、少なくとも１つの各出力信号経路（ｆｎ，ｆｅ，ｆｓ，ｆｗ，ｖｃｏ，ｈｃｏ ）にデータを供給するための各処理手段をそれぞれ備え、 他の回路エリアは各スイッチングセクション（１４）をそれぞれ備え、 前記処理手段および前記スイッチングセクションは、各行および各列内におい て交互に配列され、 前記スイッチセクションの大部分は、同じ列および同じ行の該スイッチングセ クションに隣接した処理手段の前記信号経路の少なくとも一部の間にプログラマ ブル接続（１６，１８，２０）をそれぞれ有する集積回路であって、 複数のスイッチングセクション間の信号経路（ｈ１，ｈ２ｎ，ｈ２ｓ，ｈ４ｎ ，ｈ４ｓ，ｈ８，ｈ１６，ｖ１，ｖ２ｅ，ｖ２ｗ，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１ ６）を備え、該スイッチングセクション間の各信号経路は、同じ行のスイッチン グセクションの各第１のスイッチングセクションから各第２のスイッチングセク ションに、主としてその行にほぼ平行な方向にまたは主としてその列にほぼ平行 な方向に延び、前記スイッチングセクション間の各信号経路は、前記第１のスイ ッチングセクションによってその第１のスイッチングセクションで他の信号経路 とプログラマブル接続可能であり、前記第２のスイッチングセクションによって その第２のスイッチングセクションで他の信号経路とプログラマブル接続が可能 であることを特徴とする集積回路。 ２．前記スイッチングセクションの全てが、プログラマブル接続可能に 構成されることを特徴とする請求の範囲第１項記載の集積回路。 ３．前記処理手段の少なくとも１つと、該処理手段に隣接した処理手段が、第１ の入力（ａ）、第２の入力（ｂ）および出力（ｆ）をそれぞれ備えることを特徴 とする請求の範囲第１項または第２項記載の集積回路。 ４．前記スイッチングセクションによって提供される第１の接続形態（１８）が 、ほぼ同一線上または互いに平行な信号経路間におけるものであることを特徴と する請求の範囲第１項〜第３項のいずれか一項に記載の集積回路。 ５．前記一処理手段の出力は、 同じ行の一方向で次の処理手段の第１の入力に、第１の接続形態（交点（４， ６）における１８）によって接続可能であり、 同じ列の一方向で次の処理手段の第１の入力に、第１の接続形態（交点（６， ３）における１８）によって接続可能であり、 同じ行の反対の方向で次の処理手段の第２の入力に、このような第１の接続形 態（交点（４，１）における１８）によって接続可能であり、 同じ列の反対の方向で次の処理装置の第２の入力に、このような第１の接続形 態（交点（１，３）における１８）によって接続可能である、 ことを特徴とする請求の範囲第４項記載の集積回路。 ６．前記スイッチングセクションによって提供される第２の接続形態（１６）が 、互いにほぼ直交する信号経路間におけるものであることを特徴とする請求の範 囲第１項〜第５項のいずれか一項に記載の集積回路。 ７．前記一処理手段の出力（ｆ）は、 前記一行方向および前記一列方向で対角線状に隣接する処理手段の第１の入力 に、同じ列内における第２の接続形態（交点（６，６）における１６）によって 接続可能であり、 前記反対の行方向および前記一列方向で対角線状に隣接する処理手段の第１の 入力に、同じ行内における第２の接続形態（交点（６，１）における１６）によ って接続可能であり、 前記反対の行方向および前記反対の列方向で対角線状に隣接する処理手段の第 ２の入力に、同じ列内における第２の接続形態（交点（１，１）における１６） によって接続可能であり、 前記一行方向および前記反対の列方向で対角線状に隣接する処理手段の第２の 入力に、同じ行内における第２の接続形態（交点（１，６）における１６）によ って接続可能である、 ことを特徴とする請求の範囲第６項記載の集積回路。 ８．前記入力および出力信号経路のほぼ全てが、行および列に対してほぼ平行な 方向に向けて配置されていることを特徴とする請求の範囲第１項〜第７項のいず れか一項に記載の集積回路。 ９．前記スイッチングセクション間の信号経路（ｈ１，ｖ１）の一形態において 、各行または列で、前記第１のスイッチングセクションと前記第２のスイッチン グセクションとの間にはスイッチングセクションが存在しないことを特徴とする 請求の範囲第１項〜第８項のいずれか一項に記載の集積回路。 １０．前記スイッチングセクション間の信号経路（ｈ２ｎ，ｈ２ｓ，ｈ４ｎ，ｈ ４ｓ，ｈ８，ｈ１６，ｖ２ｅ，ｖ２ｗ，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）の他の 形態において、各行または列で、前記第１のスイッチングセクションと前記第２ のスイッチングセクションとの間には、他のスイッチングセクションのいくつか が設けられていることを特徴とする請求の範囲第１項〜第９項のいずれか一項に 記載の集積回路。 １１．前記スイッチングセクション間の信号経路（ｈ４ｎ，ｈ４ｓ，ｈ８，ｈ１ ６，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）の別の形態において、各信号経路が、各行 または列に対してほぼ平行な方向に延びるスパイン部分（ｈ４ｎ，ｈ４ｓ，ｈ８ ，ｈ１６，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）と、各行または列に対してほぼ直交 する方向にそれぞれ延び、前記スパイン部分と前記第１のスイッチングセクショ ンおよび前記第２のスイッチングセクションとをそれぞれ相互接続する第１の端 部および第２の端 部（ｖｔｎｅ，ｈｔｎｅ，ｈｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈｔｎｗ ，ｖｔｎｗ）と、を備えることを特徴とする請求の範囲第１項〜第１０項のいず れか一項に記載の集積回路。 １２．前記スイッチングセクション間の信号経路のさらに別の形態の少なくとも いくつかにおいて、前記第１のスイッチングセクションおよび前記第２のスイッ チングセクションのそれぞれは、各行または列に他のスイッチングセクションの いくつかを備えることを特徴とする請求の範囲第１１項記載の集積回路。 １３．前記他のスイッチングセクションのいくつかは、それぞれ２の累乗から１ 減算した数であることを特徴とする請求の範囲第１０項または第１２項記載の集 積回路。 １４．前記スイッチングセクション間の信号経路のさらに別の形態の少なくとも いくつかが、各行または列に対してほぼ直交する方向に延び、前記スパイン部分 と他のスイッチングセクションのそれぞれとを相互接続する少なくとも１つのタ ップ部分（ｖｔｎｅ，ｈｔｎｅ，ｈｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈ ｔｎｗ，ｖｔｎｗ）を備えることを特徴とする請求の範囲第１２項または第１３ 項記載の集積回路。 １５．前記スイッチングセクションの少なくともいくつかは、該スイッチングセ クションで、前記信号経路の少なくともいくつかにスイッチング可能にそれぞれ 接続することができる入力および出力を備える各レジスタおよび／またはバッフ ァ（２８）をそれぞれ有することを特徴とする請求の範囲第１項〜第１４項のい ずれか一項に記載の集積回路。 １６．前記処理手段の少なくとも１つが演算論理手段であることを特徴とする請 求の範囲第１項〜第１５項のいずれか一項に記載の集積回路。 １７．前記処理手段の少なくとも１つが複数ビット入力および／または複数ビッ ト出力を備え、前記信号経路の少なくともいくつかがそれぞれの複数ビットバス によって提供されることを特徴とする請求の範囲第１項〜第１６項のいずれか一 項に記載の集積回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィルミン，ジャン フランス国 エフ―75116 パリ，リュ・ ドウ・ラ・ツアー，76

Claims (1)

1. 【特許請求の範囲】 １．行および列をなす回路エリアのほぼ方形のアレイとして構成されたフィール ドプログラマブル回路領域を備え、 前記回路エリア（１２）のいくつかは、少なくとも１つの各入力信号経路（ａ ｎ，ａｗ、ｂｅ，ｂｓ，ｈｃｉ，ｖｃｉ）におけるデータに対して処理を行ない 、少なくとも１つの各出力信号経路（ｆｎ，ｆｅ，ｆｓ，ｆｗ，ｖｃｏ，ｈｃｏ ）にデータを供給するための各処理手段をそれぞれ備え、 他の回路エリアは各スイッチングセクション（１４）をそれぞれ備え、 前記処理手段および前記スイッチングセクションは、各行および各列内におい て交互に配列され、 前記スイッチセクションの大部分は、同じ列および同じ行の該スイッチングセ クションに隣接した処理手段の前記信号経路の少なくとも一部の間にプログラマ ブル接続（１６，１８，２０）をそれぞれ有することを特徴とする集積回路。 ２．前記スイッチングセクションの全てが、プログラマブル接続可能に構成され ることを特徴とする請求の範囲第１項記載の集積回路。 ３．前記処理手段の少なくとも１つと、該処理手段に隣接した処理手段が、第１ の入力（ａ）、第２の入力（ｂ）および出力（ｆ）をそれぞれ備えることを特徴 とする請求の範囲第１項または第２項記載の集積回路。 ４．前記スイッチングセクションによって提供される第１の接続形態（１８）が 、ほぼ同一線上または互いに平行な信号経路間におけるものであることを特徴と する請求の範囲第１項〜第３項のいずれか一項に記載の集積回路。 ５．前記一処理手段の出力は、 同じ行の一方向で次の処理手段の第１の入力に、第１の接続形態（交点（４， ６）における１８）によって接続可能であり、 同じ列の一方向で次の処理手段の第１の入力に、第１の接続形態（交点（６， ３）における１８）によって接続可能であり、 同じ行の反対の方向で次の処理手段の第２の入力に、このような第１の接続形 態（交点（４，１）における１８）によって接続可能であり、 同じ列の反対の方向で次の処理装置の第２の入力に、このような第１の接続形 態（交点（１，３）における１８）によって接続可能である、 ことを特徴とする請求の範囲第４項記載の集積回路。 ６．前記スイッチングセクションによって提供される第２の接続形態（１６）が 、互いにほぼ直交する信号経路間におけるものであることを特徴とする請求の範 囲第１項〜第５項のいずれか一項に記載の集積回路。 ７．前記一処理手段の出力（ｆ）は、 前記一行方向および前記一列方向で対角線状に隣接する処理手段の第１の入力 に、同じ列内における第２の接続形態（交点（６，６）における１６）によって 接続可能であり、 前記反対の行方向および前記一列方向で対角線状に隣接する処理手段の第１の 入力に、同じ行内における第２の接続形態（交点（６，１）における１６）によ って接続可能であり、 前記反対の行方向および前記反対の列方向で対角線状に隣接する処理手段の第 ２の入力に、同じ列内における第２の接続形態（交点（１，１）における１６） によって接続可能であり、 前記一行方向および前記反対の列方向で対角線状に隣接する処理手段の第２の 入力に、同じ行内における第２の接続形態（交点（１，６）における１６）によ って接続可能である、 ことを特徴とする請求の範囲第６項記載の集積回路。 ８．前記入力および出力信号経路のほぼ全てが、行および列に対してほぼ平行な 方向に向けて配置されていることを特徴とする請求の範囲第１項〜第７項のいず れか一項に記載の集積回路。 ９．複数のスイッチングセクション間の信号経路（ｈ１，ｈ２ｎ，ｈ２ ｓ，ｈ４ｎ，ｈ４ｓ，ｈ８，ｈ１６，ｖ１，ｖ２ｅ，ｖ２ｗ，ｖ４ｅ，ｖ４ｗ， ｖ８，ｖ１６）を備え、該スイッチングセクション間の各信号経路は、同じ行の スイッチングセクションの各第１のスイッチングセクションから各第２のスイッ チングセクションに、主としてその行にほぼ平行な方向にまたは主としてその列 にほぼ平行な方向に延び、前記スイッチングセクション間の各信号経路は、前記 第１のスイッチングセクションによってその第１のスイッチングセクションで他 の信号経路とプログラマブル接続可能であり、前記第２のスイッチングセクショ ンによってその第２のスイッチングセクションで他の信号経路とプログラマブル 接続が可能であることを特徴とする請求の範囲第１項〜第８項のいずれか一項に 記載の集積回路。 １０．前記スイッチングセクション間の信号経路（ｈ１，ｖ１）の一形態におい て、各行または列で、前記第１のスイッチングセクションと前記第２のスイッチ ングセクションとの間にはスイッチングセクションが存在しないことを特徴とす る請求の範囲第９項記載の集積回路。 １１．前記スイッチングセクション間の信号経路（ｈ２ｎ，ｈ２ｓ，ｈ４ｎ，ｈ ４ｓ，ｈ８，ｈ１６，ｖ２ｅ，ｖ２ｗ，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）の他の 形態において、各行または列で、前記第１のスイッチングセクションと前記第２ のスイッチングセクションとの間には、他のスイッチングセクションのいくつか が設けられていることを特徴とする請求の範囲第９項または第１０項記載の集積 回路。 １２．前記スイッチングセクション間の信号経路（ｈ４ｎ，ｈ４ｓ，ｈ８，ｈ１ ６，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）の別の形態において、各信号経路が、各行 または列に対してほぼ平行な方向に延びるスパイン部分（ｈ４ｎ，ｈ４ｓ，ｈ８ ，ｈ１６，ｖ４ｅ，ｖ４ｗ，ｖ８，ｖ１６）と、各行または列に対してほぼ直交 する方向にそれぞれ延び、前記スパイン部分と前記第１のスイッチングセクショ ンおよび前記第２のスイッチングセクションとをそれぞれ相互接続する第１の端 部および第２の端 部（ｖｔｎｅ，ｈｔｎｅ，ｈｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈｔｎｗ ，ｖｔｎｗ）と、を備えることを特徴とする請求の範囲第９項〜第１１項のいず れか一項に記載の集積回路。 １３．前記スイッチングセクション間の信号経路のさらに別の形態の少なくとも いくつかにおいて、前記第１のスイッチングセクションおよび前記第２のスイッ チングセクションのそれぞれは、各行または列に他のスイッチングセクションの いくつかを備えることを特徴とする請求の範囲第１２項記載の集積回路。 １４．前記他のスイッチングセクションのいくつかは、それぞれ２の累乗から１ 減算した数であることを特徴とする請求の範囲第１１項または第１３項記載の集 積回路。 １５．前記スイッチングセクション間の信号経路のさらに別の形態の少なくとも いくつかが、各行または列に対してほぼ直交する方向に延び、前記スパイン部分 と他のスイッチングセクションのそれぞれとを相互接続する少なくとも１つのタ ップ部分（ｖｔｎｅ，ｈｔｎｅ，ｈｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈ ｔｎｗ，ｖｔｎｗ）を備えることを特徴とする請求の範囲第１３項または第１４ 項記載の集積回路。 １６．前記スイッチングセクションの少なくともいくつかは、該スイッチングセ クションで、前記信号経路の少なくともいくつかにスイッチング可能にそれぞれ 接続することができる入力および出力を備える各レジスタおよび／またはバッフ ァ（２８）をそれぞれ有することを特徴とする請求の範囲第１項〜第１５項のい ずれか一項に記載の集積回路。 １７．前記処理手段の少なくとも１つが演算論理手段であることを特徴とする請 求の範囲第１項〜第１６項のいずれか一項に記載の集積回路。 １８．前記処理手段の少なくとも１つが複数ビット入力および／または複数ビッ ト出力を備え、前記信号経路の少なくともいくつかがそれぞれの複数ビットバス によって提供されることを特徴とする請求の範囲第１項〜第１７項のいずれか一 項に記載の集積回路。