JP3689154B2 - 電子回路の製造方法、半導体材料ウエハー及び集積回路 - Google Patents
電子回路の製造方法、半導体材料ウエハー及び集積回路 Download PDFInfo
- Publication number
- JP3689154B2 JP3689154B2 JP23427495A JP23427495A JP3689154B2 JP 3689154 B2 JP3689154 B2 JP 3689154B2 JP 23427495 A JP23427495 A JP 23427495A JP 23427495 A JP23427495 A JP 23427495A JP 3689154 B2 JP3689154 B2 JP 3689154B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit
- power supply
- semiconductor material
- integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000463 material Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 238000012360 testing method Methods 0.000 claims description 17
- 230000007547 defect Effects 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 11
- 230000002950 deficient Effects 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000007689 inspection Methods 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims 10
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 1
- 230000001568 sexual effect Effects 0.000 claims 1
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000002405 diagnostic procedure Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、半導体基板上に単一構造的に集積された電子回路の製造方法であって、前記電子回路が分割溝により半導体基板上に分離されて規則正しく並んでいる電子回路の製造方法に関する。この発明はまた、複数の前記電子回路を形成する半導体ウエハーに関する。
【0002】
【従来の技術】
集積回路を大規模に供給するための製造工程には、半導体の薄いウエハー上、例えば単結晶シリコンウエハー上において、複数の工程がとられる。このウエハーは複数の化学的処理または物理的処理を受け、また、集積回路を得る三次元微細構成を形成する写真製版処理を受ける。
【0003】
単一のウエハーは、一般にチップと呼ばれる、引き線により分離されて、規則正しく並んだ100の同一の集積回路を含むことができる。図1はいわゆるチップマトリクスを構成するためのウエハーの平面図である。ウエハーの処理工程は電気テストにより終了する。各回路は、ウエハーを区画して回路が分離される前にそれが正しく動作するかどうかのチェックを受ける。
【0004】
実際、ウエハーに欠陥が生じるのを避けることは不可能なため、ある比率の回路がそれらの正しい動作を損なうような欠陥を有する。一つの欠陥があるだけでも、回路全体が壊滅する。例えば、数マイクロメータの傷やたった一つのダストの粒があってもその配線が壊れ得る。
【0005】
半導体チップにおいて最もよく起こる欠陥状態は、集積構造内で回路が短絡されることである。電気的なテストは、コンピュータにより管理されるテスト機械により自動的に実行される。このテスト機械は、次々と素早く回路をチェックし、拒否されるような欠陥が検出された回路にマークを付ける。
【0006】
拒否されるような回路の欠陥を修復することはできず、他方、そのような回路は組み立てコスト、パッケージングコストを無駄にしている。この観点から、これらの問題の他の重要な局面を考慮に入れる必要がある。幾つかのチップは所謂“初期的致命傷(infant mortality)”現象を有し、すなわち、動作テストを通過しても、使用状態に置かれた後直ぐに動作をやめてしまうのである。
【0007】
このタイプの欠陥、すなわち、回路の最初の使用後直ぐに生じる欠陥は、特に有害であり、製造業者において重大な欠点となる。これは、追加的な検査とパッケージングがしばしば他の製造コストを上回るからである。
【0008】
この発明の基礎となる課題は、電気検査行程において、簡単で、経済的で、かつ速く欠陥回路を認識でき、さらに従来技術において制限を受けていた欠陥を克服できる特性を有する集積回路の新規な製造方法を提案することである。さらには、この技術的課題は、“初期的致命傷”を受けるこれらの回路の判別と拒否ができ、ひいては、全体の最終生産物の質を増大することができる製造方法を提案することである。
【0009】
【課題を解決するための手段】
この問題点を解決するため、この発明は、回路が構成された半導体材料ウエハーを診断するため、電気的に接続されたラインのネットワークが提供される。こうして、同一ウエハー上にある全ての回路の電気的検査を同時に行うことができるようになる。この技術的問題は、上述したタイプの、そして請求項1の方法によって解決される。
【0010】
技術的問題は、また、請求項10に係る半導体材料ウエハーによって解決される。この発明に係る方法の特徴と効果は以下に述べられる。
【0011】
【発明の実施の形態】
以下にこの発明の実施形態を図を参照して説明する。1は半導体材料の薄いウエハー、例えば複数の集積回路2がその上に構成されたシリコンウエハーを全体的に示している。この集積回路2は一片が数ミリメータの正方形または長方形をなし、ディジタル、アナログ、または電力タイプとなる。
【0012】
この集積回路2は、溝11、すなわち、“引き線(scribing line)”と呼ばれ、あるチップと隣のチップの間を表わす略200μmの分割ラインによって互いに分離されている。この溝11は、各チップ(集積回路)2を完全に包囲している。集積回路2を製造し、テストに至る製造工程の最後に、そのウエハーは非常に薄いダイアモンド刃により引き線11に沿って切断される。このダイアモンド刃は図4の15で示された、カッティング通路の略真ん中に沿ってウエハーを切る。
【0013】
こうして、個々の集積回路2が分離され、その後所謂パッケージングにおいて組み立てが行われる。ここに示された例において、各集積回路2は、全体が符号3で示され、低い低電圧Vccで動作するよう設計された第1制御回路部分を備える。
【0014】
電源と呼ぶ第2回路部分4は順に回路2内に集積され上述した第1制御回路部分3と接続される。この第2回路部分は、より高い供給電圧Vdで動作するよう設計される。説明を簡単にするため、電源回路部分4は、第1制御回路部分3の出力端子に接続された制御端子Gを有する一つの電力トランジスタM1とともに図3に示されている。もちろん、この第2回路部分4はもっと複雑に構成されることができる。
【0015】
このトランジスタM1は例えばDMOSタイプが使用でき、集積回路2にはBCD技術を提供できる。全ての集積回路2は、以後“パッド(pad)”と呼ばれる複数の端子5を備える。この端子5は、回路がウエハーから切り出され、支持パッケージに組み立てられる間に、接続ピンにこの回路を電気的接続できるようにするためのものである。
【0016】
第1パッド6は、制御端子3の低い電源電圧Vccを受けるために供給される。第2パッド7は電源回路部分4の電源電圧Vdを受けるために供給される。第3パッド8は他の基準電圧、例えば接地GNDに接続するために設計される。
【0017】
パッド6、7及び8は、回路が動作状態に置かれたときのみ異なる電圧を有する電力が供給される。ケースの大部分において、パッド6、7は集積回路2の一方側近くに設けられ、その反対側近くにパッド8が設けられる。
【0018】
さらにパッド9、10が、この発明に従い、そして以下に説明される診断動作、すなわちテスト1、テスト2を行えるように設けられている。パッド10は、多くの集積回路に現れる端子の“3つの状態(tristate)”に一致することができ、そして一般に、回路のパッド6、7、8が設けられる側とは異なる回路の側に設けられる。
【0019】
この発明によれば、効果的にも、引き線11に沿って、その内側に接続導電ライン(電気的接続ライン)12が設けられている。特に、この接続導電ライン12は保護絶縁層14、例えば窒化物またはシリコン酸化物によりP−Vapox処理により覆われた金属帯(金属被覆法よりなる)13からなる。保護絶縁層14は、半導体基板16の表面からも金属帯13を絶縁する。金属帯13は引き線の長さ方向の軸xと平行に、その軸に関し中心位置から僅かにずれて、引き線の内側で伸びている。この長さ方向の軸xは集積回路2を分離するために使用されるダイヤモンド刃のカッティング通路15を表している。
【0020】
低い供給電圧Vccの第1パッド6は、電流規制素子17によって接続導電ライン12のすぐ隣に接続される。この電流規制素子17は抵抗Rとこの抵抗Rに直列に接続された保護ダイオードDとを備えている。電流規制素子17として、例えば10kオームの抵抗R、または適当な値の電流発生回路のみを使用するようにしても良い。通常、保護ダイオードDのアノードは、接続導電ライン12に接続される。しかしながら、低い供給電圧+Vccで支持される半導体基板のCMOS回路においては、前述の接続は負とされなければならない。
【0021】
供給電圧Vdの第2パッド7は、また、抵抗Rと保護ダイオードDとの直列回路によって、電気的に前記接続導電ライン12に接続される。この抵抗Rは例えばおよそ10kオームとすることができる。
【0022】
ウエハー1の集積回路2の全てのパッド6、7は、上述した方法によって、それらの近くに設けられた接続導電ライン12、即ち、それらの隣の引き線の接続導電ライン12に接続される。保護ダイオードDと抵抗Rの双方は、各集積回路内での拡散によって構成される。接地接続パッド8は対応する接続導電ライン12に接続される。しかしこの接続は直接行われ、保護ダイオードを必要としない。通常、パッド8に接続される接続導電ライン12は、パッド6、7に接続される接続導電ライン12と対抗し、引き線11と平行に設けられる。
【0023】
この発明により半導体材料よりなるウエハー1の特別の構成が、後述する効果的な診断手続きを可能にする。この診断手続きの目的は、欠陥を有する集積回路2を確認することにある。この目的のため、接続導電ライン12は、全ての集積回路2を並列に活性化させるように電力供給がなされる。こうして、ジュール効果により数百の回路を含むウエハーは、電力を消費して熱に変え、温度を上昇させる。この動作ステップは窒素を含む不活性雰囲気の中で行われるのがよい。
【0024】
さらに、3つの状態パッド10を使用することにより、欠陥を有する回路のみが電力を吸収し、即ち、内部に短絡回路を有するものとして、その回路を無効とすることができる。この欠陥チップの電流吸収値は、1mA程度である。
【0025】
ここで、集積回路が欠陥を有する場合は、おそらく集積回路内に短絡回路があることとなる。これは、電力供給パッド6に接続される接続導電ライン12を接地パッド8に接続される他の接続導電ライン12に接続したものと考えられる。
【0026】
しかしながら、この発明によれば、電圧の危険は、パッド6、7と接続導電ライン12の間に接続された抵抗Rにより回避することができる。この抵抗Rは短絡された集積回路2を流れる電流を規制する。欠陥状態が抵抗Rに影響を及ぼす可能性は抵抗Rが接続されている集積回路2の欠陥状態による影響よりもはるかに低い。
【0027】
さらに、抵抗Rに直列に接続されたダイオードDは、接地させる動作の間、回路を保護する。この保護ダイオードDは、集積回路2がウエハー1から切り取られた時も引き続き保護を行う。引き線11に沿って切断された金属帯13の垂直断面を示す図5を見ると、近接可能な金属帯13の端は、基板への電気的導通路を構成する可能性がある。
【0028】
また、集積回路2に保護ダイオードDを設けることにより、グランドへの漏れ電流から保護される。この発明の特徴によれば、また、時間をかけずに欠陥状態を判定することができるため、既に組み立てられた回路の“初期的致命傷”を徹底的に削減することができる。この目的は、集積回路2内に設けられたCMOSまたはDMOS素子のゲート酸化物に高温ストレスを加えることにより達成できる。DMOSの質は、薄いゲート酸化物内で重大である。
【0029】
CMOS素子は、禁止状態にあるとき電力を吸収しないので、通常3つの状態があると考えられる。それにもかかわらず、導通状態になると吸収ピークを表わす。これに関連して、パッド9、10は、スタート時にパッド10にイネーブル信号を印加することができ、また、パッド9に比較的遅い同期信号(クロック)を印加することができるので、この目的を高めることができる。こうして、集積回路2を、所定周期の間に、初期状態から無効状態に周期的に切換え、回路を最初に使用するまで生じない欠陥状態を探すことができるようになる。
【0030】
以上より明らかなように、この発明は従来の技術的問題を効果的に解決し、多くの効果を奏する。その第1は、この発明による製造方法は、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導けるということである。
【図面の簡単な説明】
【図1】 複数の集積電気回路を構成する半導体材料ウエハーを示す平面図である。
【図2】 この発明の方法に従って、図1のウエハー上に構成された大規模なグループの集積回路を示す図である。
【図3】 図2の集積電気回路の1つを詳細に示す電気回路図である。
【図4】 図2の集積電気回路のグループを拡大して示す図である。
【図5】 図2のV−V線垂直断面図である。
【符号の説明】
2 電子回路、6、7、8 パッド、11 引き線、12 接続導電ライン(接続電気的接続ライン)、13 金属帯、R 抵抗、D ダイオード。
Claims (16)
- 半導体基板1上に、引き線11により規則正しく分離された集積回路2を単一構造的に製造し試験する方法において、
前記集積回路2のそれぞれは、
制御回路3であって、前記制御回路に電源を供給するための制御回路電源供給パッド6を備える制御回路3と、
電源回路4であって、前記電源回路に電源を供給するための電源回路電源供給パッド7を備える電源回路4と
を備え、
前記方法は、前記引き線11内に、電気的電源接続ライン12を形成するステップを含み、
前記方法は、前記集積回路のそれぞれについて、さらに、
第1および第2単向性保護素子Dを形成するステップと、
前記第1および第2単向性保護素子Dを、前記集積回路に隣接する電気的電源接続ライン12に電気的に接続するステップと、
第1抵抗性素子Rを形成し、これを前記集積回路2の第1単向性保護素子Dと前記制御回路電源供給パッド6との間に電気的に接続するステップと、
第2抵抗性素子Rを形成し、これを前記集積回路2の第2単向性保護素子Dと前記電源回路電源供給パッド7との間に電気的に接続するステップと、
電源を供給するステップであって、
複数の前記集積回路2の電気的検査試験のために、
前記各集積回路の、前記制御回路電源供給パッド6および前記電源回路電源供給パッド7に、それぞれの前記単向性保護素子および前記抵抗性素子を介して、電圧を供給し、
これによってすべての前記集積回路2を並列的に活動化するように前記ライン12に電源を供給する、
電源を供給するステップと
を含むことを特徴とする、集積回路を製造し試験する方法。 - 請求項1の集積回路を製造し試験する方法において、前記電気的電源接続ライン12は、前記引き線11内に設けられる金属帯13であることを特徴とする集積回路を製造し試験する方法。
- 請求項1の集積回路を製造し試験する方法において、前記第1抵抗性素子Rは10kオームの抵抗であることを特徴とする集積回路を製造し試験する方法。
- 請求項1の集積回路を製造し試験する方法において、前記第1抵抗性素子は電流発生器であることを特徴とする集積回路を製造し試験する方法。
- 請求項3の集積回路を製造し試験する方法において、前記抵抗Rは前記電子回路2内に拡散により設けられることを特徴とする集積回路を製造し試験する方法。
- 請求項1の集積回路を製造し試験する方法において、前記単向性保護素子は保護ダイオードDであることを特徴とする集積回路を製造し試験する方法。
- 請求項6の集積回路を製造し試験する方法において、前記保護ダイオードDは、前記集積回路2内に拡散により設けられることを特徴とする集積回路を製造し試験する方法。
- 請求項2の集積回路を製造し試験する方法において、前記金属帯13を保護絶縁層14によって覆うステップをさらに含むことを特徴とする集積回路を製造し試験する方法。
- 請求項1の集積回路を製造し試験する方法において、
第1及び第2診断操作を可能にするために、前記集積回路2の第1追加パッド9および第2追加パッド10を、それぞれ同期パルスおよびイネーブル信号に接続するステップと、
前記集積回路2を、所定周期の間に、初期状態から無効状態に周期的に切り替えるステ ップと、
回路を最初に使用するまで生じない欠陥状態を探すステップと
をさらに含み、
これによって、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導くことを可能にする
ことを特徴とする集積回路を製造し試験する方法。 - 引き線11によって規則正しく分離された複数の電子回路2を単一構造的に集積した半導体材料ウエハーにおいて、
前記引き線11内に配置された電気的接続ライン12を備え、
前記集積回路2のそれぞれは、
制御回路3であって、前記制御回路に電源を供給するための制御回路電源供給パッド6を備える制御回路3と、
電源回路4であって、前記電源回路に電源を供給するための電源回路電源供給パッド7を備える電源回路4と
を備え、
前記集積回路2のそれぞれは、さらに、
第1および第2単向性保護素子Dであって、前記集積回路に隣接する電気的電源接続ライン12に、それぞれ電気的に接続された、第1および第2単向性保護素子Dと、
第1および第2抵抗性素子Rであって、前記第1抵抗性素子Rは、前記集積回路2の第1単向性保護素子Dと前記制御回路電源供給パッド6との間に電気的に接続され、前記第2抵抗性素子Rは、前記集積回路2の第2単向性保護素子Dと前記電源回路電源供給パッド7との間に電気的に接続された、第1および第2抵抗性素子Rと
を備え、これによって、
前記電気的電源接続ライン12に電源を供給することで、
前記制御回路電源供給パッド6および前記電源回路電源供給パッド7に、それぞれの前記単向性保護素子および前記抵抗性素子を介して、電圧を供給でき、
これによってすべての前記集積回路2を並列的に活動化するようになっている
ことを特徴とする半導体材料ウエハー。 - 請求項10の半導体材料ウエハーにおいて、
前記電気的接続ライン12は前記引き線11内に設けられた金属帯13であることを特徴とする半導体材料ウエハー。 - 請求項10の半導体材料ウエハーにおいて、
前記単向性保護素子Dは、ダイオードであることを特徴とする半導体材料ウエハー。 - 請求項10の半導体材料ウエハーにおいて、
前記単向性保護素子Dは、電気的接続ライン12を直接極とすることを特徴とする半導体材料ウエハー。 - 請求項10の半導体材料ウエハーにおいて、
前記抵抗Rは少なくとも10kオームであることを特徴とする半導体材料ウエハー。 - 請求項11の半導体材料ウエハーにおいて、
前記金属帯13は保護絶縁層14によって覆われていることを特徴とする半導体材料ウエハー。 - 請求項10の半導体材料ウエハーにおいて、
第1及び第2診断操作を可能にするために、前記集積回路2の第1追加パッド9および第2追加パッド10は、それぞれ同期パルスおよびイネーブル信号に接続されており、
前記集積回路2は、所定周期の間に、オンおよびオフに周期的に切り替えられ、
回路を最初に使用するまで生じない欠陥状態を探し、
これによって、ストレスをかけてウエハーをならし、長い使用寿命を持たない全ての回路を欠陥状態に導くことを可能にする
ことを特徴とする半導体材料ウエハー。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP94830425A EP0702402B1 (en) | 1994-09-13 | 1994-09-13 | Manufacturing method for integrated circuits and semiconductor wafer so obtained |
IT94830425.8 | 1994-09-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274135A JPH08274135A (ja) | 1996-10-18 |
JP3689154B2 true JP3689154B2 (ja) | 2005-08-31 |
Family
ID=8218520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23427495A Expired - Fee Related JP3689154B2 (ja) | 1994-09-13 | 1995-09-12 | 電子回路の製造方法、半導体材料ウエハー及び集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5696404A (ja) |
EP (1) | EP0702402B1 (ja) |
JP (1) | JP3689154B2 (ja) |
DE (1) | DE69432016T2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3592885B2 (ja) * | 1997-03-31 | 2004-11-24 | シャープ株式会社 | 半導体集積回路装置 |
US5998282A (en) * | 1997-10-21 | 1999-12-07 | Lukaszek; Wieslaw A. | Method of reducing charging damage to integrated circuits in ion implant and plasma-based integrated circuit process equipment |
US6157213A (en) | 1998-10-19 | 2000-12-05 | Xilinx, Inc. | Layout architecture and method for fabricating PLDs including multiple discrete devices formed on a single chip |
US6233184B1 (en) | 1998-11-13 | 2001-05-15 | International Business Machines Corporation | Structures for wafer level test and burn-in |
JP4234244B2 (ja) * | 1998-12-28 | 2009-03-04 | 富士通マイクロエレクトロニクス株式会社 | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
US6337576B1 (en) | 1999-07-19 | 2002-01-08 | Alpine Microsystems, Inc. | Wafer-level burn-in |
US6392428B1 (en) * | 1999-11-16 | 2002-05-21 | Eaglestone Partners I, Llc | Wafer level interposer |
US6815803B1 (en) * | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
US6730989B1 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Semiconductor package and method |
DE10146176B4 (de) * | 2001-09-19 | 2009-04-02 | Qimonda Ag | Verfahren zur Umverdrahtung von Pads bei einem Waferlevel-Package, Waferlevel-Package und Halbleiterchip |
TW200305272A (en) * | 2002-03-29 | 2003-10-16 | Sanyo Electric Co | Semiconductor integrated circuit device |
US7026646B2 (en) | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
JP4959267B2 (ja) * | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
CN101609811B (zh) * | 2008-06-20 | 2012-07-18 | 瑞昱半导体股份有限公司 | 集成电路制作方法 |
EP2324499B1 (en) * | 2008-08-07 | 2012-01-18 | STMicroelectronics Srl | Circuit for the parallel supplying of power during testing of a plurality of electronic devices integrated on a semiconductor wafer |
EP2290686A3 (en) | 2009-08-28 | 2011-04-20 | STMicroelectronics S.r.l. | Method to perform electrical testing and assembly of electronic devices |
US9568960B2 (en) | 2015-02-20 | 2017-02-14 | International Business Machines Corporation | Supercomputer using wafer scale integration |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02186673A (ja) * | 1989-01-13 | 1990-07-20 | Nec Corp | 半導体装置 |
US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
JPH0541429A (ja) * | 1991-08-07 | 1993-02-19 | Nec Corp | 半導体icウエーハおよび半導体icの製造方法 |
US5442282A (en) * | 1992-07-02 | 1995-08-15 | Lsi Logic Corporation | Testing and exercising individual, unsingulated dies on a wafer |
US5348903A (en) * | 1992-09-03 | 1994-09-20 | Motorola Inc. | Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines |
GB9313651D0 (en) * | 1993-07-01 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device |
US5548135A (en) * | 1995-05-12 | 1996-08-20 | David Sarnoff Research Center, Inc. | Electrostatic discharge protection for an array of macro cells |
-
1994
- 1994-09-13 EP EP94830425A patent/EP0702402B1/en not_active Expired - Lifetime
- 1994-09-13 DE DE69432016T patent/DE69432016T2/de not_active Expired - Fee Related
-
1995
- 1995-09-12 JP JP23427495A patent/JP3689154B2/ja not_active Expired - Fee Related
- 1995-09-13 US US08/527,763 patent/US5696404A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69432016T2 (de) | 2004-01-08 |
EP0702402B1 (en) | 2003-01-15 |
JPH08274135A (ja) | 1996-10-18 |
DE69432016D1 (de) | 2003-02-20 |
EP0702402A1 (en) | 1996-03-20 |
US5696404A (en) | 1997-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3689154B2 (ja) | 電子回路の製造方法、半導体材料ウエハー及び集積回路 | |
KR100294396B1 (ko) | 탐침핀 접촉이 개선된 반도체웨이퍼 검사방법 | |
US5532174A (en) | Wafer level integrated circuit testing with a sacrificial metal layer | |
KR100466984B1 (ko) | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 | |
JP3142801B2 (ja) | 半導体集積回路の検査方法、プローブカード及びバーンイン用ボード | |
US6159826A (en) | Semiconductor wafer and fabrication method of a semiconductor chip | |
US5897193A (en) | Semiconductor wafer | |
JPH05267415A (ja) | 半導体装置 | |
US3881175A (en) | Integrated circuit SOS memory subsystem and method of making same | |
KR100904827B1 (ko) | 퓨즈 테스트 장치 | |
JP2000124279A (ja) | ウエハバーンインに対応する半導体装置 | |
JPH0661298A (ja) | 半導体集積回路装置 | |
JP3495835B2 (ja) | 半導体集積回路装置及びその検査方法 | |
JP3261904B2 (ja) | 半導体装置 | |
KR100396344B1 (ko) | 모니터용 저항 소자 및 저항 소자의 상대적 정밀도의 측정방법 | |
JP2015225990A (ja) | 半導体装置及びその評価方法 | |
JPH10199943A (ja) | 半導体集積回路装置の検査方法及びプローブカード | |
JPH0669444A (ja) | 半導体集積回路装置 | |
JP3474669B2 (ja) | 半導体装置の検査方法及びプローブカード | |
JP2000124280A (ja) | ウエハバーンインに対応する半導体装置 | |
JP3674052B2 (ja) | Icウェハおよびそれを用いたバーンイン方法 | |
US20080122446A1 (en) | Test pattern | |
JPS58165342A (ja) | 半導体集積回路とそのプログラム方法 | |
JP2001093947A (ja) | 半導体装置、半導体ウェーハと半導体装置の製造方法 | |
JPS6331130A (ja) | プロ−ブカ−ド |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040413 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040514 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050610 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |