JPH0661298A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0661298A JPH0661298A JP23539192A JP23539192A JPH0661298A JP H0661298 A JPH0661298 A JP H0661298A JP 23539192 A JP23539192 A JP 23539192A JP 23539192 A JP23539192 A JP 23539192A JP H0661298 A JPH0661298 A JP H0661298A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の高集積化並びに回路若しく
は論理の複雑化に伴って検査用パッドの数が増えても、
このことによってチップ面積が増大する事態を防止する
ことにある。 【構成】 電極パッドを目的別に用意し、検査若しくは
テストを目的とした第２の電極パッド２０をウェハ上の
余剰領域２に配置し、チップ状態においてリード端子等
に接続されるべき第１の電極パッド１１を半導体集積回
路のチップ領域１に配置する。第１の電極パッド１１及
び第２の電極パッド２０は共に半導体集積回路チップ領
域１の回路素子領域１０に接続され、信号の入力、出
力、電圧印加などが可能にされている。
は論理の複雑化に伴って検査用パッドの数が増えても、
このことによってチップ面積が増大する事態を防止する
ことにある。 【構成】 電極パッドを目的別に用意し、検査若しくは
テストを目的とした第２の電極パッド２０をウェハ上の
余剰領域２に配置し、チップ状態においてリード端子等
に接続されるべき第１の電極パッド１１を半導体集積回
路のチップ領域１に配置する。第１の電極パッド１１及
び第２の電極パッド２０は共に半導体集積回路チップ領
域１の回路素子領域１０に接続され、信号の入力、出
力、電圧印加などが可能にされている。
Description
【０００１】
【産業上の利用分野】本発明は、ウェーハ上に複数個の
半導体集積回路チップの領域が所定の間隙を以って形成
された半導体集積回路装置における電極パッドの配置並
びにその構造に関する。
半導体集積回路チップの領域が所定の間隙を以って形成
された半導体集積回路装置における電極パッドの配置並
びにその構造に関する。
【０００２】
【従来の技術】ウェーハ状態の半導体集積回路装置は、
当該ウェーハ上に複数個の半導体集積回路チップの領域
が所定の間隙を以って形成されている。従来そのような
ウェーハ上に構成された半導体集積回路チップ領域のた
めの電極部の構成は、例えば４ＭビットＤＲＡＭにおい
ては組立て時にパッケージのリード端子との接続（ボン
ディング）に必要な電極パッドと、ウェハ上でのプロ−
ブ検査時にプローブと接触される検査専用の検査用パッ
ドが共に半導体集積回路のチップ領域に形成されてい
た。このような検査用パッドは、半導体集積回路チップ
領域の動作状態をウェーハ段階で検査し、その良否判定
並びに状況を比較的早い段階で把握ができるように設け
られている。尚、ウェーハプローバについて記載された
文献の例としては昭和５９年１１月３０日にオーム社発
行の「ＬＳＩハンドブック」第６５３頁がある。
当該ウェーハ上に複数個の半導体集積回路チップの領域
が所定の間隙を以って形成されている。従来そのような
ウェーハ上に構成された半導体集積回路チップ領域のた
めの電極部の構成は、例えば４ＭビットＤＲＡＭにおい
ては組立て時にパッケージのリード端子との接続（ボン
ディング）に必要な電極パッドと、ウェハ上でのプロ−
ブ検査時にプローブと接触される検査専用の検査用パッ
ドが共に半導体集積回路のチップ領域に形成されてい
た。このような検査用パッドは、半導体集積回路チップ
領域の動作状態をウェーハ段階で検査し、その良否判定
並びに状況を比較的早い段階で把握ができるように設け
られている。尚、ウェーハプローバについて記載された
文献の例としては昭和５９年１１月３０日にオーム社発
行の「ＬＳＩハンドブック」第６５３頁がある。
【０００３】
【発明が解決しようとする課題】しかしながら半導体集
積回路の高集積化並びに回路若しくは論理の複雑化に伴
って検査用パッドの数も更に増える傾向にあり、これが
チップ面積の増大をもたらすという問題があった。ま
た、検査用パッドやボンディング用の電極パッドにプロ
−ブ針を接触させて電気的試験を行うプロ−ブ検査はそ
の検査工程にしたがってプローブ針の位置を変えながら
複数回に亘って行わなければならない場合もある。しか
しながら、プロ−ブ針による接触は電極部表面の酸化膜
を突き破って電気的接触を図るという方式であるため、
接触回数が増えるに従って電極部が損傷し、組立て時に
ボンディング不良に至るという虞があった。
積回路の高集積化並びに回路若しくは論理の複雑化に伴
って検査用パッドの数も更に増える傾向にあり、これが
チップ面積の増大をもたらすという問題があった。ま
た、検査用パッドやボンディング用の電極パッドにプロ
−ブ針を接触させて電気的試験を行うプロ−ブ検査はそ
の検査工程にしたがってプローブ針の位置を変えながら
複数回に亘って行わなければならない場合もある。しか
しながら、プロ−ブ針による接触は電極部表面の酸化膜
を突き破って電気的接触を図るという方式であるため、
接触回数が増えるに従って電極部が損傷し、組立て時に
ボンディング不良に至るという虞があった。
【０００４】本発明の目的は、半導体集積回路の高集積
化並びに回路若しくは論理の複雑化に伴って検査用パッ
ドの数が増えても、このことによってチップ面積が増大
する事態を防止し、さらにはチップ面積の縮小化に寄与
する半導体集積回路装置を提供することにある。本発明
の別の目的は、チップ状態にされた後に外部接続用に利
用される電極パッドが検査工程において損傷することを
阻止でき、信頼性向上に寄与できる半導体集積回路装置
を提供することにある。
化並びに回路若しくは論理の複雑化に伴って検査用パッ
ドの数が増えても、このことによってチップ面積が増大
する事態を防止し、さらにはチップ面積の縮小化に寄与
する半導体集積回路装置を提供することにある。本発明
の別の目的は、チップ状態にされた後に外部接続用に利
用される電極パッドが検査工程において損傷することを
阻止でき、信頼性向上に寄与できる半導体集積回路装置
を提供することにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、電極パッドを目的別に用意し、
検査若しくはテストを目的とした第２の電極パッドをウ
ェハ上の余剰領域に配置し、チップ状態においてリード
端子等に接続されるべき第１の電極パッドを半導体集積
回路チップの領域に配置するものである。第１の電極パ
ッド及び第２の電極パッドは共に半導体集積回路チップ
領域の回路素子領域に接続し、信号の入力、出力、電圧
印加などが可能にされている。更に、目的別に用意され
た電極パッドは、共通の信号線又は電圧線を共有でき
る。
検査若しくはテストを目的とした第２の電極パッドをウ
ェハ上の余剰領域に配置し、チップ状態においてリード
端子等に接続されるべき第１の電極パッドを半導体集積
回路チップの領域に配置するものである。第１の電極パ
ッド及び第２の電極パッドは共に半導体集積回路チップ
領域の回路素子領域に接続し、信号の入力、出力、電圧
印加などが可能にされている。更に、目的別に用意され
た電極パッドは、共通の信号線又は電圧線を共有でき
る。
【０００８】
【作用】上記した手段によれば、半導体集積回路のチッ
プ領域に形成された電極パッドは外部リード端子などと
の接続を目的とした第１の電極パッドだけとなり、半導
体集積回路の高集積化並びに回路若しくは論理の複雑化
に伴って検査若しくはテスト用の電極パッドの数が増え
ても、このことによってチップ面積が増大する事態を防
止する。また、第１の電極パッドと第２の電極パッドを
共通の信号線又は電圧線を共有するように設けること
は、テスト若しくは検査において第１の電極パッドの使
用を皆無若しくは低減するように作用するので、チップ
状態において外部接続用に利用される第１に電極パッド
がプロ−ブ針などとの接触で損傷する虞を著しく低減す
る。
プ領域に形成された電極パッドは外部リード端子などと
の接続を目的とした第１の電極パッドだけとなり、半導
体集積回路の高集積化並びに回路若しくは論理の複雑化
に伴って検査若しくはテスト用の電極パッドの数が増え
ても、このことによってチップ面積が増大する事態を防
止する。また、第１の電極パッドと第２の電極パッドを
共通の信号線又は電圧線を共有するように設けること
は、テスト若しくは検査において第１の電極パッドの使
用を皆無若しくは低減するように作用するので、チップ
状態において外部接続用に利用される第１に電極パッド
がプロ−ブ針などとの接触で損傷する虞を著しく低減す
る。
【０００９】
【実施例】図１には本発明の一実施例に係る半導体集積
回路装置の一部が示される。同図に示される半導体集積
回路装置は、ウェーハ上に複数個の半導体集積回路チッ
プの領域１（以下単にチップ領域とも記す）が所定の間
隙を以って形成されている。前記所定の間隙を構成する
余剰領域２（斜線部）は、チップ領域１を個々に分割す
るための領域であり、その分割手法としては、レーザや
ダイヤモンド針によりチップ領域に沿って切削溝を作り
機械的に分割するスクライビング方式、或は薄いダイヤ
モンドホイールの高速回転により切り込んで切断時にチ
ップに分割するダイシングソー方式がある。前記チップ
領域１は回路素子領域１０と、これに接続する外部接続
用の複数個の第１の電極パッド１１を有する。第１の電
極パッド１１は、チップ状態に分割された後にワイヤー
ボンディングなどによってパッケージのリード端子など
に接続されるパッドとされる。前記余剰領域２には、前
記チップ領域に含まれる回路素子領域１０に接続する複
数個の第２の電極パッド２０が配置されている。第１の
電極パッド１１及び第２の電極パッド２０は共にチップ
領域１の回路素子領域１０に接続し、信号の入力、出
力、電圧印加などが可能にされている。ここで、個々の
チップ領域１の間隙寸法はチップの分割に必要な最小限
の寸法とされ、例えば、その間隙寸法は１６２μｍ程度
とされる。このとき、例えば電極パッド２０の寸法が１
００μｍ×１００μｍであるとすると、隣接するチップ
領域１の間に第２の電極パッド２０を２列並設する余裕
がない。これに対処するため、図１においては、隣接す
るチップ領域個々の第２の電極パッド２０を互い違いに
配置して１列で構成してある。
回路装置の一部が示される。同図に示される半導体集積
回路装置は、ウェーハ上に複数個の半導体集積回路チッ
プの領域１（以下単にチップ領域とも記す）が所定の間
隙を以って形成されている。前記所定の間隙を構成する
余剰領域２（斜線部）は、チップ領域１を個々に分割す
るための領域であり、その分割手法としては、レーザや
ダイヤモンド針によりチップ領域に沿って切削溝を作り
機械的に分割するスクライビング方式、或は薄いダイヤ
モンドホイールの高速回転により切り込んで切断時にチ
ップに分割するダイシングソー方式がある。前記チップ
領域１は回路素子領域１０と、これに接続する外部接続
用の複数個の第１の電極パッド１１を有する。第１の電
極パッド１１は、チップ状態に分割された後にワイヤー
ボンディングなどによってパッケージのリード端子など
に接続されるパッドとされる。前記余剰領域２には、前
記チップ領域に含まれる回路素子領域１０に接続する複
数個の第２の電極パッド２０が配置されている。第１の
電極パッド１１及び第２の電極パッド２０は共にチップ
領域１の回路素子領域１０に接続し、信号の入力、出
力、電圧印加などが可能にされている。ここで、個々の
チップ領域１の間隙寸法はチップの分割に必要な最小限
の寸法とされ、例えば、その間隙寸法は１６２μｍ程度
とされる。このとき、例えば電極パッド２０の寸法が１
００μｍ×１００μｍであるとすると、隣接するチップ
領域１の間に第２の電極パッド２０を２列並設する余裕
がない。これに対処するため、図１においては、隣接す
るチップ領域個々の第２の電極パッド２０を互い違いに
配置して１列で構成してある。
【００１０】余剰領域２の第２に電極パッド２０への配
線が、チップ分割後の組立て時なでで問題となる場合に
は、レ−ザ−等による該配線層の切断、又はエッチング
等による当該配線層の削除等で対処できる。或は、当該
配線の途中にノーマリ・オフ形式のスイッチ素子を配置
してもよい。また、余剰領域内への配線層の材質は何で
も構わないが、電気的検査を行う目的からはメタル層が
望ましい。
線が、チップ分割後の組立て時なでで問題となる場合に
は、レ−ザ−等による該配線層の切断、又はエッチング
等による当該配線層の削除等で対処できる。或は、当該
配線の途中にノーマリ・オフ形式のスイッチ素子を配置
してもよい。また、余剰領域内への配線層の材質は何で
も構わないが、電気的検査を行う目的からはメタル層が
望ましい。
【００１１】図１の構成において、チップ領域１のテス
ト若しくは検査時は第２の電極パッド２０及び所定の第
１の電極パッド１１にプローブ針を接触させて行われ
る。チップ領域１が分割された後、良品チップの第１の
電極パッド１１はワイヤーボンディングなどでパッケー
ジのリード端子に接続されて封止される。
ト若しくは検査時は第２の電極パッド２０及び所定の第
１の電極パッド１１にプローブ針を接触させて行われ
る。チップ領域１が分割された後、良品チップの第１の
電極パッド１１はワイヤーボンディングなどでパッケー
ジのリード端子に接続されて封止される。
【００１２】本実施例によれば、チップ領域１に形成さ
れた電極パッドは外部との接続を目的とした第１電極パ
ッド１１だけとなり、半導体集積回路の高集積化並びに
回路若しくは論理の複雑化に伴って検査若しくはテスト
用の電極パッドの数が増えても、このことによってチッ
プ面積が増大する事態を防止することができ、半導体集
積回路チップの面積使用効率の向上を図ることができ
る。
れた電極パッドは外部との接続を目的とした第１電極パ
ッド１１だけとなり、半導体集積回路の高集積化並びに
回路若しくは論理の複雑化に伴って検査若しくはテスト
用の電極パッドの数が増えても、このことによってチッ
プ面積が増大する事態を防止することができ、半導体集
積回路チップの面積使用効率の向上を図ることができ
る。
【００１３】図２は組立て時に外部端子と接続される第
１の電極パッドの保護という観点に立った別の実施例が
示される。この実施例においては、チップ状態において
リード端子等に接続されるべき第１の電極パッド１１が
設けられている場合にも、これを検査若しくはテストに
流用せず、専用の第２の電極パッド２０を設けたもので
ある。したがって、目的別に用意された電極パッド１１
と２０は、所定の信号線又は電圧線を共有することにな
る。このように、第１の電極パッド１１と第２の電極パ
ッド２０を共通の信号線又は電圧線を共有するように設
けることは、テスト若しくは検査において第１の電極パ
ッド１１の使用を皆無にでき、チップ状態において外部
接続用に利用される第１の電極パッド１１がプロ−ブ針
などとの接触で損傷する事態を完全に阻止することがで
きる。図２の構成は図１に比べて余剰領域２に形成すべ
き電極パッド２０の数が増えるが、プロ−ブ検査用電極
はボンディング用電極より小さくでき、しかも４辺部分
の余剰領域２が使えること等から、実用上の問題は全く
ないと考えられる。尚、その余の点については図１の場
合と同様であるのでその詳細な説明は省略する。
１の電極パッドの保護という観点に立った別の実施例が
示される。この実施例においては、チップ状態において
リード端子等に接続されるべき第１の電極パッド１１が
設けられている場合にも、これを検査若しくはテストに
流用せず、専用の第２の電極パッド２０を設けたもので
ある。したがって、目的別に用意された電極パッド１１
と２０は、所定の信号線又は電圧線を共有することにな
る。このように、第１の電極パッド１１と第２の電極パ
ッド２０を共通の信号線又は電圧線を共有するように設
けることは、テスト若しくは検査において第１の電極パ
ッド１１の使用を皆無にでき、チップ状態において外部
接続用に利用される第１の電極パッド１１がプロ−ブ針
などとの接触で損傷する事態を完全に阻止することがで
きる。図２の構成は図１に比べて余剰領域２に形成すべ
き電極パッド２０の数が増えるが、プロ−ブ検査用電極
はボンディング用電極より小さくでき、しかも４辺部分
の余剰領域２が使えること等から、実用上の問題は全く
ないと考えられる。尚、その余の点については図１の場
合と同様であるのでその詳細な説明は省略する。
【００１４】図３には回路素子領域に含まれる内部電圧
形成回路に着目した別の実施例が示される。内部電圧形
成回路１２は、第１の電極パッドとしての電源パッド１
１ａから供給される電源電圧を降圧して内部電圧を発生
する。このような内部電圧形成回路１２は、回路素子の
微細化に伴って素子の耐圧上５Ｖのような電源を利用で
きないような場合に、３．３Ｖのような内部電圧を形成
して内部回路を動作させるような場合に利用される。内
部電圧の供給経路１３には第１のスイッチ手段１４が介
在され、当該スイッチ手段１４の出力側から配線１５を
分岐させて、その途中に第２のスイッチ手段１６を介在
させ、その配線１５に接続する第２の電極パッド２０ａ
を前記余剰領域２に形成する。第１のスイッチ手段１４
の制御端子は第２の電極パッド２０ｂに接続され、第２
のスイッチ手段１６の制御端子は第２の電極パッド２０
ｃに接続される。第１のスイッチ手段１４はノーマリ・
オンとされる回路形式を有し、例えば、第２の電極パッ
ド２０ｂにハイレベルの信号が与えられたときだけター
ン・オフされる。第２のスイッチ手段はノーマリ・オフ
とされる回路形式を有し、例えば、第２の電極パッド２
０ｃにハイレベルの信号が与えられたときだけターン・
オンされる。
形成回路に着目した別の実施例が示される。内部電圧形
成回路１２は、第１の電極パッドとしての電源パッド１
１ａから供給される電源電圧を降圧して内部電圧を発生
する。このような内部電圧形成回路１２は、回路素子の
微細化に伴って素子の耐圧上５Ｖのような電源を利用で
きないような場合に、３．３Ｖのような内部電圧を形成
して内部回路を動作させるような場合に利用される。内
部電圧の供給経路１３には第１のスイッチ手段１４が介
在され、当該スイッチ手段１４の出力側から配線１５を
分岐させて、その途中に第２のスイッチ手段１６を介在
させ、その配線１５に接続する第２の電極パッド２０ａ
を前記余剰領域２に形成する。第１のスイッチ手段１４
の制御端子は第２の電極パッド２０ｂに接続され、第２
のスイッチ手段１６の制御端子は第２の電極パッド２０
ｃに接続される。第１のスイッチ手段１４はノーマリ・
オンとされる回路形式を有し、例えば、第２の電極パッ
ド２０ｂにハイレベルの信号が与えられたときだけター
ン・オフされる。第２のスイッチ手段はノーマリ・オフ
とされる回路形式を有し、例えば、第２の電極パッド２
０ｃにハイレベルの信号が与えられたときだけターン・
オンされる。
【００１５】図３に示される構成は半導体集積回路の開
発初期の実験用若しくは論理検証用の半導体集積回路に
利用される。例えば、内部電圧形成回路１２で形成され
る内部電圧を外部で検証する場合には第２の電極パッド
２０ｃからハイレベルの信号を供給して第２のスイッチ
手段１６をオン状態にする。この状態において第２の電
極パッド２０ａにプローブ針を当てれば内部電圧を外部
でサンプリングすることが可能になる。また、内部電圧
形成回路１２が故障若しくは誤動作するような場合に
は、第２の電極パッド２０ｂにハイレベルの信号を供給
して第１のスイッチ手段１４をオフ状態にし、その代り
に第２の電極パッド２０ｃにハイレベルの信号を供給し
て第２のスイッチ手段１６をオン状態にする。これによ
り、第２の電極パッド２０ａを介して直接外部から内部
電圧を供給することができるようになり、内部電圧形成
回路１２が不良であってもその影響を受けずにその他の
内部回路の状態を検証することが可能になる。これによ
り、開発初期段階で実験用に作成したウェーハを無駄に
することなく利用できるようになり、半導体集積回路の
開発期間の短縮にも寄与する。尚、図３に示されるよう
な構成はＤＲＡＭなどにおける基板バイアス電圧形成回
路のような内部電圧形成回路にも適用することができ
る。更に、メモリのワード線を昇圧する回路に図３のよ
うな構成を適用すると、ワード線だけに所望レベルの電
圧を印加したりすることもでき、開発初期の実験用若し
くは検証用の半導体集積回路としての機能向上にも寄与
できる。
発初期の実験用若しくは論理検証用の半導体集積回路に
利用される。例えば、内部電圧形成回路１２で形成され
る内部電圧を外部で検証する場合には第２の電極パッド
２０ｃからハイレベルの信号を供給して第２のスイッチ
手段１６をオン状態にする。この状態において第２の電
極パッド２０ａにプローブ針を当てれば内部電圧を外部
でサンプリングすることが可能になる。また、内部電圧
形成回路１２が故障若しくは誤動作するような場合に
は、第２の電極パッド２０ｂにハイレベルの信号を供給
して第１のスイッチ手段１４をオフ状態にし、その代り
に第２の電極パッド２０ｃにハイレベルの信号を供給し
て第２のスイッチ手段１６をオン状態にする。これによ
り、第２の電極パッド２０ａを介して直接外部から内部
電圧を供給することができるようになり、内部電圧形成
回路１２が不良であってもその影響を受けずにその他の
内部回路の状態を検証することが可能になる。これによ
り、開発初期段階で実験用に作成したウェーハを無駄に
することなく利用できるようになり、半導体集積回路の
開発期間の短縮にも寄与する。尚、図３に示されるよう
な構成はＤＲＡＭなどにおける基板バイアス電圧形成回
路のような内部電圧形成回路にも適用することができ
る。更に、メモリのワード線を昇圧する回路に図３のよ
うな構成を適用すると、ワード線だけに所望レベルの電
圧を印加したりすることもでき、開発初期の実験用若し
くは検証用の半導体集積回路としての機能向上にも寄与
できる。
【００１６】図４には回路素子領域に含まれるテストの
ための動作モード設定回路に着目した更に別の実施例が
示される。テストのための動作モード設定回路１７は、
特に制限されないが、良品選別のためのテストに利用さ
れ、完成された半導体集積回路のユーザにとっては不要
若しくは開放されない機能として位置付けられる。テス
トのための動作モード設定回路１７に対する動作モード
設定信号は前記余剰領域２に配置された第２の電極パッ
ド２０ｄ，２０ｅを介して与えられる。これによって設
定される動作モードは、複数種類の動作モード設定信号
のレベルの組み合せによって決定される。テストのため
の動作モードとしては、論理ＬＳＩの場合にはテストパ
ターンを内部で発生するセルフテスト、メモリのような
ＬＳＩの場合には同一論理値のデータを書き込んでから
それを読出した結果を数ビットに縮約して出力したりす
る動作態様とされ、特に制限はされない。
ための動作モード設定回路に着目した更に別の実施例が
示される。テストのための動作モード設定回路１７は、
特に制限されないが、良品選別のためのテストに利用さ
れ、完成された半導体集積回路のユーザにとっては不要
若しくは開放されない機能として位置付けられる。テス
トのための動作モード設定回路１７に対する動作モード
設定信号は前記余剰領域２に配置された第２の電極パッ
ド２０ｄ，２０ｅを介して与えられる。これによって設
定される動作モードは、複数種類の動作モード設定信号
のレベルの組み合せによって決定される。テストのため
の動作モードとしては、論理ＬＳＩの場合にはテストパ
ターンを内部で発生するセルフテスト、メモリのような
ＬＳＩの場合には同一論理値のデータを書き込んでから
それを読出した結果を数ビットに縮約して出力したりす
る動作態様とされ、特に制限はされない。
【００１７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例では電極パッドをボンディングパッドのよう
な電極パッドとして説明したが、直接回路基板上の配線
層に接触搭載されるようなバンプ電極などであってもよ
く、その電極形式は一切限定されない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例では電極パッドをボンディングパッドのよう
な電極パッドとして説明したが、直接回路基板上の配線
層に接触搭載されるようなバンプ電極などであってもよ
く、その電極形式は一切限定されない。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００１９】すなわち、半導体集積回路のチップ領域に
形成された電極パッドは外部との接続を目的とした第１
の電極パッドだけになるので、半導体集積回路の高集積
化並びに回路若しくは論理の複雑化に伴って検査若しく
はテスト用の電極パッドの数が増えても、このことによ
ってチップ面積が増大する事態を防止することができる
という効果がある。
形成された電極パッドは外部との接続を目的とした第１
の電極パッドだけになるので、半導体集積回路の高集積
化並びに回路若しくは論理の複雑化に伴って検査若しく
はテスト用の電極パッドの数が増えても、このことによ
ってチップ面積が増大する事態を防止することができる
という効果がある。
【００２０】また、第１の電極パッドと第２の電極パッ
ドを共通の信号線又は電圧線を共有するように設けるこ
とにより、テスト若しくは検査において第１の電極パッ
ドの使用を皆無若しくは低減でき、単一チップ領域に対
するプローブテスト回数が増えても、チップ状態におい
て外部接続用に利用される第１の電極パッドがプロ−ブ
針などとの接触で損傷する虞を著しく低減することがで
きる。
ドを共通の信号線又は電圧線を共有するように設けるこ
とにより、テスト若しくは検査において第１の電極パッ
ドの使用を皆無若しくは低減でき、単一チップ領域に対
するプローブテスト回数が増えても、チップ状態におい
て外部接続用に利用される第１の電極パッドがプロ−ブ
針などとの接触で損傷する虞を著しく低減することがで
きる。
【００２１】さらに、余剰領域に形成された電極パッド
はプロ−ブ検査などを目的としたものであるから、プロ
−ブ針などとの接触による損傷があっても電気的な接触
が図られれば充分であり、この点において、第２の電極
パッドは第１の電極パッドよりも小さくでき、ウェーハ
全体における電極部の面積を従来より小さくでき、ウェ
ーハ全体の利用効率も上げることが可能になる。
はプロ−ブ検査などを目的としたものであるから、プロ
−ブ針などとの接触による損傷があっても電気的な接触
が図られれば充分であり、この点において、第２の電極
パッドは第１の電極パッドよりも小さくでき、ウェーハ
全体における電極部の面積を従来より小さくでき、ウェ
ーハ全体の利用効率も上げることが可能になる。
【図１】本発明の一実施例に係る半導体集積回路装置の
部分平面図である。
部分平面図である。
【図２】組立て時に外部端子と接続される第１の電極パ
ッドの保護という観点に立った別の実施例に係る半導体
集積回路装置の部分平面図である。
ッドの保護という観点に立った別の実施例に係る半導体
集積回路装置の部分平面図である。
【図３】回路素子領域に含まれる内部電圧形成回路に着
目した他の実施例に係る半導体集積回路装置の部分平面
図である。
目した他の実施例に係る半導体集積回路装置の部分平面
図である。
【図４】回路素子領域に含まれるテストのための動作モ
ード設定回路に着目した更に別の実施例に係る半導体集
積回路装置の部分平面図である。
ード設定回路に着目した更に別の実施例に係る半導体集
積回路装置の部分平面図である。
１ 半導体集積回路チップの領域 ２ 余剰領域 １０ 回路素子領域 １１ 第１の電極パッド １１ａ 第１の電極パッド（電源パッド） １３ 内部電圧供給経路 １４ 第１のスイッチ手段 １５ 分岐配線 １６ 第２のスイッチ手段 １７ 動作モード設定回路 ２０ 第２の電極パッド ２０ａ 第２の電極パッド（内部電圧印加並びにサンプ
リング用電極パッド） ２０ｂ，２０ｃ 第２の電極パッド（スイッチ手段制御
用電極パッド） ２０ｄ，２０ｅ 第２の電極パッド（動作モード設定用
電極パッド）
リング用電極パッド） ２０ｂ，２０ｃ 第２の電極パッド（スイッチ手段制御
用電極パッド） ２０ｄ，２０ｅ 第２の電極パッド（動作モード設定用
電極パッド）
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｅ 8427−4Ｍ
Claims (5)
- 【請求項１】 ウェーハ上に複数個の半導体集積回路チ
ップの領域が所定の間隙を以って形成された半導体集積
回路装置であって、 前記半導体集積回路チップの領域は回路素子領域と、こ
れに接続する外部接続用の複数個の第１の電極パッドを
有し、 前記所定の間隙を構成する余剰領域には、前記半導体集
積回路チップの領域に含まれる回路素子領域に接続する
複数個の第２の電極パッドを設けて成るものであること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記複数個の第２の電極パッドは、前記
半導体集積回路チップの領域に含まれる回路素子領域に
信号を供給可能な電極パッドと、前記半導体集積回路チ
ップの領域に含まれる回路素子領域から信号が伝達可能
とされる電極パッドとを備えて成るものであることを特
徴とする請求項２記載の半導体集積回路装置。 - 【請求項３】 前記回路素子領域は外部から供給される
電圧を降圧又は昇圧して内部電圧を形成する回路を含
み、この内部電圧形成回路で形成される内部電圧の供給
経路に接続する第２の電極パッドを、前記余剰領域に形
成して成るものであることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 前記回路素子領域はテストのための動作
モード設定回路を含み、この動作モード設定回路に動作
モードを設定するための信号供給用の第２の電極パッド
を、前記余剰領域に形成して成るものであることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記半導体集積回路チップの領域に形成
されている第１の電極パッドの全部又は一部に接続さて
た第２の電極パッドを、前記余剰領域に配置して成るも
のであることを特徴とする請求項１記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23539192A JPH0661298A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23539192A JPH0661298A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661298A true JPH0661298A (ja) | 1994-03-04 |
Family
ID=16985393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23539192A Withdrawn JPH0661298A (ja) | 1992-08-11 | 1992-08-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661298A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838023A (en) * | 1995-09-07 | 1998-11-17 | Hewlett-Packard Company | Ancillary pads for on-circuit array probing composed of I/O and test pads |
| US5923047A (en) * | 1997-04-21 | 1999-07-13 | Lsi Logic Corporation | Semiconductor die having sacrificial bond pads for die test |
| US5956567A (en) * | 1994-12-19 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip and semiconductor wafer having power supply pads for probe test |
| US5955764A (en) * | 1994-10-06 | 1999-09-21 | Fujitsu Limited | MOS LSI with projection structure |
| US6838891B2 (en) * | 2001-04-09 | 2005-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2005331479A (ja) * | 2004-05-21 | 2005-12-02 | Seiko Epson Corp | 圧電振動ジャイロ素子の振動特性検査方法及び製造方法 |
| JP2016046342A (ja) * | 2014-08-21 | 2016-04-04 | 力晶科技股▲ふん▼有限公司 | 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法 |
| CN110335861A (zh) * | 2019-07-08 | 2019-10-15 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其制作方法 |
-
1992
- 1992-08-11 JP JP23539192A patent/JPH0661298A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4654605B2 (ja) * | 2004-05-21 | 2011-03-23 | セイコーエプソン株式会社 | 圧電振動ジャイロ素子の振動特性検査方法及び製造方法 |
| JP2016046342A (ja) * | 2014-08-21 | 2016-04-04 | 力晶科技股▲ふん▼有限公司 | 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法 |
| CN105895601A (zh) * | 2014-08-21 | 2016-08-24 | 力晶科技股份有限公司 | 半导体晶片、半导体芯片以及半导体装置及其制造方法 |
| CN105895601B (zh) * | 2014-08-21 | 2019-03-08 | 力晶科技股份有限公司 | 半导体晶片、半导体芯片以及半导体装置及其制造方法 |
| CN110335861A (zh) * | 2019-07-08 | 2019-10-15 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其制作方法 |
| CN110335861B (zh) * | 2019-07-08 | 2021-04-23 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |