JPH11330170A - 半導体装置およびその製造方法ならびに半導体装置の検査方法 - Google Patents
半導体装置およびその製造方法ならびに半導体装置の検査方法Info
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- JPH11330170A JPH11330170A JP10139388A JP13938898A JPH11330170A JP H11330170 A JPH11330170 A JP H11330170A JP 10139388 A JP10139388 A JP 10139388A JP 13938898 A JP13938898 A JP 13938898A JP H11330170 A JPH11330170 A JP H11330170A
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Abstract
(57)【要約】
【課題】 ウエハ状態の半導体装置の検査時間を短縮で
きる半導体装置およびその製造方法ならびに半導体装置
の検査方法を提供する。 【解決手段】 複数の半導体チップ２を備えているウエ
ハ１におけるストリート３の表面に、各々の半導体チッ
プ２に対応する検査結果識別用のヒューズ５が設置され
ているものである。また、本発明の半導体装置の検査方
法は、第１回目の検査において、不良品としての半導体
チップ２に対応する検査結果識別用のヒューズ５を切断
し、第２回目の検査において、切断されているヒューズ
５に対応する不良品としての半導体チップの検査を行わ
ないものである。
きる半導体装置およびその製造方法ならびに半導体装置
の検査方法を提供する。 【解決手段】 複数の半導体チップ２を備えているウエ
ハ１におけるストリート３の表面に、各々の半導体チッ
プ２に対応する検査結果識別用のヒューズ５が設置され
ているものである。また、本発明の半導体装置の検査方
法は、第１回目の検査において、不良品としての半導体
チップ２に対応する検査結果識別用のヒューズ５を切断
し、第２回目の検査において、切断されているヒューズ
５に対応する不良品としての半導体チップの検査を行わ
ないものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法ならびに半導体装置の検査方法に関し、特
に、ウエハ状態の半導体装置の検査時間を短縮できる半
導体装置およびその製造方法ならびに半導体装置の検査
方法に関するものである。
その製造方法ならびに半導体装置の検査方法に関し、特
に、ウエハ状態の半導体装置の検査時間を短縮できる半
導体装置およびその製造方法ならびに半導体装置の検査
方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、ウエハ状態の半
導体装置の検査方法について検討した。以下は、本発明
者によって検討された技術であり、その概要は次のとお
りである。
導体装置の検査方法について検討した。以下は、本発明
者によって検討された技術であり、その概要は次のとお
りである。
【０００３】すなわち、ＬＳＩ（Large Scale Integrat
ed Circuit）などの半導体装置の検査方法として、プロ
ーバを検査装置として使用して、ウエハ状態の半導体装
置である半導体チップの各々を試験を含む検査を行って
いる。
ed Circuit）などの半導体装置の検査方法として、プロ
ーバを検査装置として使用して、ウエハ状態の半導体装
置である半導体チップの各々を試験を含む検査を行って
いる。
【０００４】この場合、第１回目の検査を行って、各々
の半導体チップが良品か不良品かのデータを得て、プロ
ーバにおけるコンピュータにそのデータを記憶させてい
る。
の半導体チップが良品か不良品かのデータを得て、プロ
ーバにおけるコンピュータにそのデータを記憶させてい
る。
【０００５】次に、第１回目の検査とは異なる半導体チ
ップの特性に対しての第２回目の検査を行って、各々の
半導体チップが良品か不良品かのデータを得て、プロー
バにおけるコンピュータにそのデータを記憶させてい
る。
ップの特性に対しての第２回目の検査を行って、各々の
半導体チップが良品か不良品かのデータを得て、プロー
バにおけるコンピュータにそのデータを記憶させてい
る。
【０００６】なお、メモリ用テスタとしての試験装置に
ついて記載されている文献としては、例えば１９８７年
１１月２０日、工業調査会発行の「電子材料１９８７年
１１月号別冊」ｐ１８３〜ｐ１９０に記載されているも
のがある。
ついて記載されている文献としては、例えば１９８７年
１１月２０日、工業調査会発行の「電子材料１９８７年
１１月号別冊」ｐ１８３〜ｐ１９０に記載されているも
のがある。
【０００７】
【発明が解決しようとする課題】ところが、前述した半
導体装置の検査方法によれば、第１回目の検査による半
導体チップの不良品を、第２回目の検査の際にも検査す
る必要があることにより、検査時間が増大し、半導体装
置の検査時間が多く必要となるという問題点が発生して
いる。
導体装置の検査方法によれば、第１回目の検査による半
導体チップの不良品を、第２回目の検査の際にも検査す
る必要があることにより、検査時間が増大し、半導体装
置の検査時間が多く必要となるという問題点が発生して
いる。
【０００８】本発明の目的は、ウエハ状態の半導体装置
の検査時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置の検査方法を提供することにある。
の検査時間を短縮できる半導体装置およびその製造方法
ならびに半導体装置の検査方法を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、（１）本発明の半導体装置は、
複数の半導体チップを備えているウエハにおけるストリ
ートの表面に、各々の半導体チップに対応する検査結果
識別用の回路、たとえばヒューズが設置されているもの
である。
複数の半導体チップを備えているウエハにおけるストリ
ートの表面に、各々の半導体チップに対応する検査結果
識別用の回路、たとえばヒューズが設置されているもの
である。
【００１２】（２）本発明の半導体装置は、複数の半導
体チップを備えているウエハにおける各々の半導体チッ
プの表面に検査結果識別用の回路、たとえばヒューズが
設置されているものである。
体チップを備えているウエハにおける各々の半導体チッ
プの表面に検査結果識別用の回路、たとえばヒューズが
設置されているものである。
【００１３】（３）本発明の半導体装置の製造方法は、
複数の半導体チップを備えているウエハにおけるストリ
ートの表面に、各々の半導体チップに対応する検査結果
識別用のヒューズを、半導体チップにおけるパッドの製
造工程と同時の製造工程を使用して、パッドと同一の材
料から形成する製造工程を有するものである。
複数の半導体チップを備えているウエハにおけるストリ
ートの表面に、各々の半導体チップに対応する検査結果
識別用のヒューズを、半導体チップにおけるパッドの製
造工程と同時の製造工程を使用して、パッドと同一の材
料から形成する製造工程を有するものである。
【００１４】（４）本発明の半導体装置の検査方法は、
第１回目の検査において、不良品としての半導体チップ
に対応する検査結果識別用のヒューズを切断し、第２回
目の検査において、切断されているヒューズに対応する
不良品としての半導体チップの検査を行わないものであ
る。
第１回目の検査において、不良品としての半導体チップ
に対応する検査結果識別用のヒューズを切断し、第２回
目の検査において、切断されているヒューズに対応する
不良品としての半導体チップの検査を行わないものであ
る。
【００１５】なお、本明細書において、半導体装置の概
念には最終製品としての半導体装置を含むことはもちろ
ん、いわゆる前工程の最終段階で製造される半導体ウエ
ハをも含む。
念には最終製品としての半導体装置を含むことはもちろ
ん、いわゆる前工程の最終段階で製造される半導体ウエ
ハをも含む。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１７】（実施の形態１）図１は、本発明の実施の
形態１である半導体装置が形成されている半導体チップ
とストリートが配置されているウエハの平面の一部を示
す概略平面図である。図２は、図１におけるＡ−Ａ矢視
断面を拡大して示す概略断面図である。図３は、図１に
おけるＢ−Ｂ矢視断面を拡大して示す概略断面図であ
る。本実施の形態の半導体装置は、複数のＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置である。
形態１である半導体装置が形成されている半導体チップ
とストリートが配置されているウエハの平面の一部を示
す概略平面図である。図２は、図１におけるＡ−Ａ矢視
断面を拡大して示す概略断面図である。図３は、図１に
おけるＢ−Ｂ矢視断面を拡大して示す概略断面図であ
る。本実施の形態の半導体装置は、複数のＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置である。
【００１８】図１〜図３に示すように、本実施の形態の
ウエハ１には、複数のＭＯＳＦＥＴを有する半導体集積
回路装置が形成されている半導体チップ２と、各半導体
チップ２の間のストリート３とが配置されている。この
場合、各半導体チップ２の間のストリート３は、ウエハ
１を個々の半導体チップ２に分割する際に、ダイシング
装置によって、ウエハ１の表面に引掻き傷をいれるスク
ライブ部となっている。
ウエハ１には、複数のＭＯＳＦＥＴを有する半導体集積
回路装置が形成されている半導体チップ２と、各半導体
チップ２の間のストリート３とが配置されている。この
場合、各半導体チップ２の間のストリート３は、ウエハ
１を個々の半導体チップ２に分割する際に、ダイシング
装置によって、ウエハ１の表面に引掻き傷をいれるスク
ライブ部となっている。
【００１９】また、半導体チップ２の中央部には、複数
のボンディングパッドからなるパッド４が配置されてい
る。
のボンディングパッドからなるパッド４が配置されてい
る。
【００２０】さらに、本実施の形態のウエハ１における
半導体チップ２の周辺のストリート３の表面には、各々
の半導体チップ２に対応する検査結果識別用のヒューズ
５が設置されている。
半導体チップ２の周辺のストリート３の表面には、各々
の半導体チップ２に対応する検査結果識別用のヒューズ
５が設置されている。
【００２１】この場合、各々の半導体チップ２に対応す
る検査結果識別用のヒューズ５は、プローブ検査時に使
用されるヒューズ５であり、プローブ走査方向に配置さ
れている。また、各々の半導体チップ２に対応する検査
結果識別用のヒューズ５は、半導体装置の半導体素子、
多層配線層などの試験を含む検査を行う際のプローブ検
査時に使用されるものであり、検査の結果、不良品の半
導体チップ２に対応するヒューズ５は、その中心線領域
を加工用針によって、切断（切り取られる）加工（ヒュ
ーズ５の切り取られた領域を５ａと示している）が行わ
れる。良品の半導体チップ２に対応するヒューズ５は加
工せず、そのまま（非切断状態）にされている。
る検査結果識別用のヒューズ５は、プローブ検査時に使
用されるヒューズ５であり、プローブ走査方向に配置さ
れている。また、各々の半導体チップ２に対応する検査
結果識別用のヒューズ５は、半導体装置の半導体素子、
多層配線層などの試験を含む検査を行う際のプローブ検
査時に使用されるものであり、検査の結果、不良品の半
導体チップ２に対応するヒューズ５は、その中心線領域
を加工用針によって、切断（切り取られる）加工（ヒュ
ーズ５の切り取られた領域を５ａと示している）が行わ
れる。良品の半導体チップ２に対応するヒューズ５は加
工せず、そのまま（非切断状態）にされている。
【００２２】本実施の形態のウエハ１は、ウエハ状の例
えば単結晶シリコンからなるｐ型の半導体基板６の表面
の選択的な領域に素子分離用のフィールド絶縁膜が形成
されており、半導体基板６の活性領域にＭＯＳＦＥＴが
形成されている。
えば単結晶シリコンからなるｐ型の半導体基板６の表面
の選択的な領域に素子分離用のフィールド絶縁膜が形成
されており、半導体基板６の活性領域にＭＯＳＦＥＴが
形成されている。
【００２３】また、半導体基板６の上の半導体チップ２
の領域に多層配線層が形成されている。この場合、半導
体チップ２の領域の多層配線層は、絶縁膜７の上に第１
の配線層８が形成されており、層間絶縁膜９の上に第２
の配線層１０が形成されており、絶縁膜１１の表面にプ
ラグ１２を介して第２の配線層１０と電気的に接続され
ているパッド４が形成されている。また、本実施の形態
のウエハ１における半導体チップ２の周辺のストリート
３の表面である絶縁膜１１の表面に、各々の半導体チッ
プ２に対応する検査結果識別用のヒューズ５が形成され
ている。
の領域に多層配線層が形成されている。この場合、半導
体チップ２の領域の多層配線層は、絶縁膜７の上に第１
の配線層８が形成されており、層間絶縁膜９の上に第２
の配線層１０が形成されており、絶縁膜１１の表面にプ
ラグ１２を介して第２の配線層１０と電気的に接続され
ているパッド４が形成されている。また、本実施の形態
のウエハ１における半導体チップ２の周辺のストリート
３の表面である絶縁膜１１の表面に、各々の半導体チッ
プ２に対応する検査結果識別用のヒューズ５が形成され
ている。
【００２４】次に、本実施の形態の半導体装置の検査方
法を説明する。
法を説明する。
【００２５】まず、本実施の形態の半導体チップ２と検
査結果識別用のヒューズ５を有するウエハ１を、プロー
バにセットした後、例えば半導体装置の半導体素子の試
験を含む検査としての第１回目の検査を行う。
査結果識別用のヒューズ５を有するウエハ１を、プロー
バにセットした後、例えば半導体装置の半導体素子の試
験を含む検査としての第１回目の検査を行う。
【００２６】そして、検査の結果、不良品の半導体チッ
プ２に対応するヒューズ５は、その中心線領域を加工用
針によって、切断（切り取られる）加工（ヒューズ５の
切り取られた領域を５ａと示している）が行われる。良
品の半導体チップ２に対応するヒューズ５は加工せず、
そのまま（非切断状態）にされている。
プ２に対応するヒューズ５は、その中心線領域を加工用
針によって、切断（切り取られる）加工（ヒューズ５の
切り取られた領域を５ａと示している）が行われる。良
品の半導体チップ２に対応するヒューズ５は加工せず、
そのまま（非切断状態）にされている。
【００２７】その後、本実施の形態の半導体チップ２と
検査結果識別用のヒューズ５を有するウエハ１を、プロ
ーバにセットした後、例えば半導体装置の多層配線層の
試験を含む検査としての第２回目の検査を行う。
検査結果識別用のヒューズ５を有するウエハ１を、プロ
ーバにセットした後、例えば半導体装置の多層配線層の
試験を含む検査としての第２回目の検査を行う。
【００２８】この場合、半導体チップ２の検査を行う前
に、その半導体チップ２に対応する検査結果識別用のヒ
ューズ５の両端に２本のプローブ針を電気的に接続し
て、その２本のプローブ針の間に電気が流れる場合（検
査結果識別用のヒューズ５が非切断状態で、GO信号化さ
れているヒューズ５）、そのヒューズ５に対応している
良品の半導体チップ２の検査を行う。
に、その半導体チップ２に対応する検査結果識別用のヒ
ューズ５の両端に２本のプローブ針を電気的に接続し
て、その２本のプローブ針の間に電気が流れる場合（検
査結果識別用のヒューズ５が非切断状態で、GO信号化さ
れているヒューズ５）、そのヒューズ５に対応している
良品の半導体チップ２の検査を行う。
【００２９】また、プローブ走査方向の次の半導体チッ
プ２の検査を行う前に、その半導体チップ２に対応する
検査結果識別用のヒューズ５の両端に２本のプローブ針
を電気的に接続して、その２本のプローブ針の間に電気
が流れない場合（検査結果識別用のヒューズ５が切断状
態で、SKIP信号化されているヒューズ５）、そのヒュー
ズ５に対応している不良品の半導体チップ２の検査を行
わない。
プ２の検査を行う前に、その半導体チップ２に対応する
検査結果識別用のヒューズ５の両端に２本のプローブ針
を電気的に接続して、その２本のプローブ針の間に電気
が流れない場合（検査結果識別用のヒューズ５が切断状
態で、SKIP信号化されているヒューズ５）、そのヒュー
ズ５に対応している不良品の半導体チップ２の検査を行
わない。
【００３０】前述した本実施の形態の半導体装置の検査
方法によれば、半導体チップ２の周辺のストリート３の
表面に各々の半導体チップ２に対応する検査結果識別用
のヒューズ５が設置されており、第１回目の検査の結果
を、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５に記憶させている。すなわち、検査の結果、
不良品の半導体チップ２に対応するヒューズ５は、その
中心線領域を加工用針によって、切断（切り取られる）
加工（ヒューズ５の切り取られた領域を５ａと示してい
る）が行われる。良品の半導体チップ２に対応するヒュ
ーズ５は加工せず、そのまま（非切断状態）にされてい
る。
方法によれば、半導体チップ２の周辺のストリート３の
表面に各々の半導体チップ２に対応する検査結果識別用
のヒューズ５が設置されており、第１回目の検査の結果
を、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５に記憶させている。すなわち、検査の結果、
不良品の半導体チップ２に対応するヒューズ５は、その
中心線領域を加工用針によって、切断（切り取られる）
加工（ヒューズ５の切り取られた領域を５ａと示してい
る）が行われる。良品の半導体チップ２に対応するヒュ
ーズ５は加工せず、そのまま（非切断状態）にされてい
る。
【００３１】したがって、第２回目の検査の際に、プロ
ーブ走査方向の次の半導体チップ２の検査を行う前に、
その半導体チップ２に対応する検査結果識別用のヒュー
ズ５の両端に２本のプローブ針を電気的に接続して、そ
の２本のプローブ針の間に電気が流れない場合（検査結
果識別用のヒューズ５が切断状態で、SKIP信号化されて
いるヒューズ５）、そのヒューズ５に対応している不良
品の半導体チップ２の検査を行わないことができる。
ーブ走査方向の次の半導体チップ２の検査を行う前に、
その半導体チップ２に対応する検査結果識別用のヒュー
ズ５の両端に２本のプローブ針を電気的に接続して、そ
の２本のプローブ針の間に電気が流れない場合（検査結
果識別用のヒューズ５が切断状態で、SKIP信号化されて
いるヒューズ５）、そのヒューズ５に対応している不良
品の半導体チップ２の検査を行わないことができる。
【００３２】その結果、第２回目の検査の際に、第１回
目の検査における不良品の半導体チップ２の検査を省略
することができることにより、第２回目の検査におい
て、不良品の半導体チップ２をスキップ（試験を含む検
査をしない）するので、検査時間を含むテスト時間を短
縮することができる。
目の検査における不良品の半導体チップ２の検査を省略
することができることにより、第２回目の検査におい
て、不良品の半導体チップ２をスキップ（試験を含む検
査をしない）するので、検査時間を含むテスト時間を短
縮することができる。
【００３３】したがって、本実施の形態の半導体装置の
検査方法によれば、検査時間を含むテスト時間を短縮す
ることができることにより、検査を含むテスト作業を短
縮することができるので、半導体装置の原価の低減を行
うことができる。
検査方法によれば、検査時間を含むテスト時間を短縮す
ることができることにより、検査を含むテスト作業を短
縮することができるので、半導体装置の原価の低減を行
うことができる。
【００３４】本実施の形態の半導体装置によれば、半導
体チップ２の周辺のストリート３の表面に各々の半導体
チップ２に対応する検査結果識別用のヒューズ５が設置
されており、半導体装置の半導体素子や多層配線層など
の試験を含む検査をする際に、各々の半導体チップ２に
対応する検査結果識別用のヒューズ５を利用することが
できる。したがって、半導体装置の検査において、検査
時間を含むテスト時間を短縮することができることによ
り、検査を含むテスト作業を短縮することができるの
で、半導体装置の原価の低減を行うことができる。
体チップ２の周辺のストリート３の表面に各々の半導体
チップ２に対応する検査結果識別用のヒューズ５が設置
されており、半導体装置の半導体素子や多層配線層など
の試験を含む検査をする際に、各々の半導体チップ２に
対応する検査結果識別用のヒューズ５を利用することが
できる。したがって、半導体装置の検査において、検査
時間を含むテスト時間を短縮することができることによ
り、検査を含むテスト作業を短縮することができるの
で、半導体装置の原価の低減を行うことができる。
【００３５】次に、本実施の形態の半導体装置の製造方
法を説明する。
法を説明する。
【００３６】まず、ウエハ状の例えば単結晶シリコンか
らなるｐ型の半導体基板６の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜を形成した後、半導体基板６の活性領域にＭＯＳＦＥ
Ｔを形成する。この製造工程および後述する製造工程は
ウエハ処理をもって行っている。また、ＭＯＳＦＥＴの
形成の際には、先行技術を用いて行っているものであ
る。
らなるｐ型の半導体基板６の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜を形成した後、半導体基板６の活性領域にＭＯＳＦＥ
Ｔを形成する。この製造工程および後述する製造工程は
ウエハ処理をもって行っている。また、ＭＯＳＦＥＴの
形成の際には、先行技術を用いて行っているものであ
る。
【００３７】すなわち、半導体基板６の表面に例えば酸
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜の上にゲート電極を形成した後、半導体基
板６の表面が露出している領域にｎ型の不純物をイオン
注入し、拡散してＭＯＳＦＥＴのソースおよびドレイン
となるｎ型の半導体領域を形成する。
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜の上にゲート電極を形成した後、半導体基
板６の表面が露出している領域にｎ型の不純物をイオン
注入し、拡散してＭＯＳＦＥＴのソースおよびドレイン
となるｎ型の半導体領域を形成する。
【００３８】次に、半導体基板６の上に絶縁膜７を形成
する。絶縁膜７は、例えば酸化シリコン膜をＣＶＤ（Ch
emical Vapor Deposition ）法により形成した後、表面
研磨を行いその表面を平坦化処理することにより、平坦
化された絶縁膜７を形成する。平坦化処理は、絶縁膜７
の表面を例えばエッチバック法または化学機械研磨（Ｃ
ＭＰ）法により平坦にする態様を採用することができ
る。
する。絶縁膜７は、例えば酸化シリコン膜をＣＶＤ（Ch
emical Vapor Deposition ）法により形成した後、表面
研磨を行いその表面を平坦化処理することにより、平坦
化された絶縁膜７を形成する。平坦化処理は、絶縁膜７
の表面を例えばエッチバック法または化学機械研磨（Ｃ
ＭＰ）法により平坦にする態様を採用することができ
る。
【００３９】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜７の選択的な領域にスルーホ
ールを形成した後、スルーホールに例えば導電性多結晶
シリコン膜またはタングステンなどの導電性材料を埋め
込んで、半導体チップ２の領域のスルーホールにプラグ
を形成する。
ング技術を用いて、絶縁膜７の選択的な領域にスルーホ
ールを形成した後、スルーホールに例えば導電性多結晶
シリコン膜またはタングステンなどの導電性材料を埋め
込んで、半導体チップ２の領域のスルーホールにプラグ
を形成する。
【００４０】次に、半導体基板６の上に、第１の配線層
８を形成する。この場合、第１の配線層８は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
８を形成する。この場合、第１の配線層８は、例えばア
ルミニウム層をスパッタリング法を使用して堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、配線パターンを形成している。
【００４１】その後、半導体基板６の上に層間絶縁膜９
を形成する。層間絶縁膜９は、例えば酸化シリコン膜を
ＣＶＤ法により形成した後、表面研磨を行いその表面を
平坦化処理することにより、平坦化された層間絶縁膜９
を形成する。平坦化処理は、層間絶縁膜９の表面を例え
ばエッチバック法またはＣＭＰ法により平坦にする態様
を採用することができる。
を形成する。層間絶縁膜９は、例えば酸化シリコン膜を
ＣＶＤ法により形成した後、表面研磨を行いその表面を
平坦化処理することにより、平坦化された層間絶縁膜９
を形成する。平坦化処理は、層間絶縁膜９の表面を例え
ばエッチバック法またはＣＭＰ法により平坦にする態様
を採用することができる。
【００４２】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、層間絶縁膜９の選択的な領域にスル
ーホールを形成した後、スルーホールに例えばタングス
テンなどの導電性材料を埋め込んで、半導体チップ２の
領域のスルーホールにプラグを形成する。
ング技術を用いて、層間絶縁膜９の選択的な領域にスル
ーホールを形成した後、スルーホールに例えばタングス
テンなどの導電性材料を埋め込んで、半導体チップ２の
領域のスルーホールにプラグを形成する。
【００４３】次に、半導体基板６の上に、第２の配線層
１０を形成する。この場合、第２の配線層１０は、例え
ばアルミニウム層をスパッタリング法を使用して堆積し
た後、リソグラフィ技術と選択エッチング技術とを使用
して、配線パターンを形成している。
１０を形成する。この場合、第２の配線層１０は、例え
ばアルミニウム層をスパッタリング法を使用して堆積し
た後、リソグラフィ技術と選択エッチング技術とを使用
して、配線パターンを形成している。
【００４４】その後、半導体基板６の上に絶縁膜１１を
形成する。絶縁膜１１は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１１を形成
する。平坦化処理は、絶縁膜１１の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
形成する。絶縁膜１１は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１１を形成
する。平坦化処理は、絶縁膜１１の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００４５】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１１の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、半導体チップ２の領
域のスルーホールにプラグ１２を形成する。
ング技術を用いて、絶縁膜１１の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、半導体チップ２の領
域のスルーホールにプラグ１２を形成する。
【００４６】次に、半導体基板６の上に、例えばアルミ
ニウムまたは銅からなる配線層を形成した後、リソグラ
フィ技術および選択エッチング技術を用いて、半導体チ
ップ２の領域にパッド４を形成すると共に、同時の製造
工程によって、ストリート３の領域に検査結果識別用の
ヒューズ５を形成する。その後、例えば金からなる薄膜
を形成した後、リソグラフィ技術および選択エッチング
技術を用いて、半導体チップ２の領域のパッド４に金薄
膜を形成すると共に、同時の製造工程によって、ストリ
ート３の領域の検査結果識別用のヒューズ５に金薄膜を
形成する。
ニウムまたは銅からなる配線層を形成した後、リソグラ
フィ技術および選択エッチング技術を用いて、半導体チ
ップ２の領域にパッド４を形成すると共に、同時の製造
工程によって、ストリート３の領域に検査結果識別用の
ヒューズ５を形成する。その後、例えば金からなる薄膜
を形成した後、リソグラフィ技術および選択エッチング
技術を用いて、半導体チップ２の領域のパッド４に金薄
膜を形成すると共に、同時の製造工程によって、ストリ
ート３の領域の検査結果識別用のヒューズ５に金薄膜を
形成する。
【００４７】なお、前述した製造工程の他の態様とし
て、ストリート３の領域に検査結果識別用のヒューズ５
を形成する際に、パッド４を形成する製造工程以外の製
造工程を使用して、ストリート３の領域に検査結果識別
用のヒューズ５を形成することができる。具体的には、
パッド４を形成した後に、半導体基板６の上に、例えば
多結晶シリコンなどの導電体（パッド４とは異なる材料
の導電体）を材料とした導電膜を形成した後、リソグラ
フィ技術および選択エッチング技術を用いて、ストリー
ト３の領域に検査結果識別用のヒューズ５を形成する態
様など種々の態様とすることができる。
て、ストリート３の領域に検査結果識別用のヒューズ５
を形成する際に、パッド４を形成する製造工程以外の製
造工程を使用して、ストリート３の領域に検査結果識別
用のヒューズ５を形成することができる。具体的には、
パッド４を形成した後に、半導体基板６の上に、例えば
多結晶シリコンなどの導電体（パッド４とは異なる材料
の導電体）を材料とした導電膜を形成した後、リソグラ
フィ技術および選択エッチング技術を用いて、ストリー
ト３の領域に検査結果識別用のヒューズ５を形成する態
様など種々の態様とすることができる。
【００４８】前述した本実施の形態の半導体装置の製造
方法によれば、半導体チップ２の周辺のストリート３の
表面に各々の半導体チップ２に対応する検査結果識別用
のヒューズ５を形成する際に、半導体チップ２における
パッド４の製造工程と同時の製造工程を使用して、パッ
ド４と同一の材料から形成する製造工程を利用している
ことにより、製造工程を簡単にできると共に各々の半導
体チップ２に対応する検査結果識別用のヒューズ５を高
製造歩留りで製造することができる。
方法によれば、半導体チップ２の周辺のストリート３の
表面に各々の半導体チップ２に対応する検査結果識別用
のヒューズ５を形成する際に、半導体チップ２における
パッド４の製造工程と同時の製造工程を使用して、パッ
ド４と同一の材料から形成する製造工程を利用している
ことにより、製造工程を簡単にできると共に各々の半導
体チップ２に対応する検査結果識別用のヒューズ５を高
製造歩留りで製造することができる。
【００４９】本実施の形態の半導体装置の製造方法によ
れば、半導体チップ２の周辺のストリート３の表面に各
々の半導体チップ２に対応する検査結果識別用のヒュー
ズ５を形成する際に、半導体チップ２におけるパッド４
の製造工程とは別の製造工程を使用して、パッド２とは
異なる導電体の材料から形成する製造工程によって、例
えば多結晶シリコンからなる検査結果識別用のヒューズ
５を形成する態様を適用することができる。
れば、半導体チップ２の周辺のストリート３の表面に各
々の半導体チップ２に対応する検査結果識別用のヒュー
ズ５を形成する際に、半導体チップ２におけるパッド４
の製造工程とは別の製造工程を使用して、パッド２とは
異なる導電体の材料から形成する製造工程によって、例
えば多結晶シリコンからなる検査結果識別用のヒューズ
５を形成する態様を適用することができる。
【００５０】その結果、検査結果識別用のヒューズ５を
検査の際に、加工用針によって、切断（切り取られる）
加工を行う場合、切断が容易にできる検査結果識別用の
ヒューズ５を形成することができる。
検査の際に、加工用針によって、切断（切り取られる）
加工を行う場合、切断が容易にできる検査結果識別用の
ヒューズ５を形成することができる。
【００５１】（実施の形態２）図４は、本発明の実施の
形態２である半導体装置が形成されている半導体チップ
とストリートが配置されているウエハの平面の一部を示
す概略平面図である。本実施の形態の半導体装置は、前
述した実施の形態１と同様に、複数のＭＯＳＦＥＴを有
する半導体集積回路装置である。
形態２である半導体装置が形成されている半導体チップ
とストリートが配置されているウエハの平面の一部を示
す概略平面図である。本実施の形態の半導体装置は、前
述した実施の形態１と同様に、複数のＭＯＳＦＥＴを有
する半導体集積回路装置である。
【００５２】図４に示すように、本実施の形態のウエハ
１には、複数のＭＯＳＦＥＴを有する半導体集積回路装
置が形成されている半導体チップ２と、各半導体チップ
２の間のストリート３とが配置されている。
１には、複数のＭＯＳＦＥＴを有する半導体集積回路装
置が形成されている半導体チップ２と、各半導体チップ
２の間のストリート３とが配置されている。
【００５３】また、半導体チップ２の中央部には、複数
のボンディングパッドからなるパッド４が配置されてお
り、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５が各々の半導体チップ２の表面に設置されて
いる。
のボンディングパッドからなるパッド４が配置されてお
り、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５が各々の半導体チップ２の表面に設置されて
いる。
【００５４】すなわち、本実施の形態の半導体装置は、
前述した実施の形態１の半導体装置における各々の半導
体チップ２に対応する検査結果識別用のヒューズ５が各
半導体チップ２の間のストリート３に配置されているの
を、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５を各々の半導体チップ２の表面に設置されて
いることを特徴としているものである。それ以外の構造
は、前述した実施の形態１の半導体装置と同様である。
前述した実施の形態１の半導体装置における各々の半導
体チップ２に対応する検査結果識別用のヒューズ５が各
半導体チップ２の間のストリート３に配置されているの
を、各々の半導体チップ２に対応する検査結果識別用の
ヒューズ５を各々の半導体チップ２の表面に設置されて
いることを特徴としているものである。それ以外の構造
は、前述した実施の形態１の半導体装置と同様である。
【００５５】また、本実施の形態の半導体装置の製造方
法は、前述した実施の形態１の半導体装置の製造方法と
同様な製造工程を使用して、各々の半導体チップ２に対
応する検査結果識別用のヒューズ５を各々の半導体チッ
プ２の表面に形成している態様である。
法は、前述した実施の形態１の半導体装置の製造方法と
同様な製造工程を使用して、各々の半導体チップ２に対
応する検査結果識別用のヒューズ５を各々の半導体チッ
プ２の表面に形成している態様である。
【００５６】したがって、本実施の形態の半導体装置お
よびその製造方法ならびに半導体装置の検査方法は、前
述した実施の形態１の半導体装置およびその製造方法な
らびに半導体装置の検査方法と同様であることにより、
それぞれの効果は、前述した実施の形態１の半導体装置
およびその製造方法ならびに半導体装置の検査方法の効
果と同様である。
よびその製造方法ならびに半導体装置の検査方法は、前
述した実施の形態１の半導体装置およびその製造方法な
らびに半導体装置の検査方法と同様であることにより、
それぞれの効果は、前述した実施の形態１の半導体装置
およびその製造方法ならびに半導体装置の検査方法の効
果と同様である。
【００５７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５８】例えば、前述した実施の形態１および実施
の形態２の半導体装置における各々の半導体チップ２に
対応する検査結果識別用のヒューズ５が各々の半導体チ
ップ２に対応して１個設置されているが、各々の半導体
チップ２に対応する検査結果識別用のヒューズ５が、各
々の半導体チップ２に対応して２個以上の複数個をもっ
て設置する態様とすることができる。この場合、各々の
半導体チップ２に対応して設置されている２個以上の複
数個の検査結果識別用のヒューズ５を、試験を含む検査
の結果などの多種多様な結果を記憶させるための部品と
することができる。
の形態２の半導体装置における各々の半導体チップ２に
対応する検査結果識別用のヒューズ５が各々の半導体チ
ップ２に対応して１個設置されているが、各々の半導体
チップ２に対応する検査結果識別用のヒューズ５が、各
々の半導体チップ２に対応して２個以上の複数個をもっ
て設置する態様とすることができる。この場合、各々の
半導体チップ２に対応して設置されている２個以上の複
数個の検査結果識別用のヒューズ５を、試験を含む検査
の結果などの多種多様な結果を記憶させるための部品と
することができる。
【００５９】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ
（Static Random Access Memory ）などの総パッド数が
多いメモリ系を有する半導体集積回路装置などの半導体
装置およびその製造方法ならびに半導体装置の検査方法
に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ
（Static Random Access Memory ）などの総パッド数が
多いメモリ系を有する半導体集積回路装置などの半導体
装置およびその製造方法ならびに半導体装置の検査方法
に適用できる。
【００６０】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置などの半導体装置およびその製造方法ならび
に半導体装置の検査方法に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置などの半導体装置およびその製造方法ならび
に半導体装置の検査方法に適用できる。
【００６１】また、ヒューズ５の切断には、レーザ、あ
るいは通電加熱による溶断を用いることができる。
るいは通電加熱による溶断を用いることができる。
【００６２】また、ヒューズ５に代えて、他の回路たと
えば、フローティングゲート型のメモリ素子等を用いる
こともできる。このメモリ素子への不良品情報の書き込
みには、紫外線照射等を用いることができる。
えば、フローティングゲート型のメモリ素子等を用いる
こともできる。このメモリ素子への不良品情報の書き込
みには、紫外線照射等を用いることができる。
【００６３】また、ヒューズ５に代えて抵抗素子を用い
ることもできる。この場合レーザ照射による抵抗率の変
化により不良品情報を書き込むことができる。
ることもできる。この場合レーザ照射による抵抗率の変
化により不良品情報を書き込むことができる。
【００６４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６５】（１）．本発明の半導体装置の検査方法に
よれば、半導体チップの周辺のストリートまたは半導体
チップの表面に各々の半導体チップに対応する検査結果
識別用のヒューズが設置されており、第１回目の検査の
結果を、各々の半導体チップに対応する検査結果識別用
のヒューズに記憶させている。すなわち、検査の結果、
不良品の半導体チップに対応するヒューズは、その中心
線領域を加工用針によって、切断（切り取られる）加工
が行われる。良品の半導体チップに対応するヒューズは
加工せず、そのまま（非切断状態）にされている。
よれば、半導体チップの周辺のストリートまたは半導体
チップの表面に各々の半導体チップに対応する検査結果
識別用のヒューズが設置されており、第１回目の検査の
結果を、各々の半導体チップに対応する検査結果識別用
のヒューズに記憶させている。すなわち、検査の結果、
不良品の半導体チップに対応するヒューズは、その中心
線領域を加工用針によって、切断（切り取られる）加工
が行われる。良品の半導体チップに対応するヒューズは
加工せず、そのまま（非切断状態）にされている。
【００６６】したがって、第２回目の検査の際に、プロ
ーブ走査方向の次の半導体チップの検査を行う前に、そ
の半導体チップに対応する検査結果識別用のヒューズの
両端に２本のプローブ針を電気的に接続して、その２本
のプローブ針の間に電気が流れない場合（検査結果識別
用のヒューズが切断状態で、SKIP信号化されているヒュ
ーズ）、そのヒューズに対応している不良品の半導体チ
ップの検査を行わないことができる。
ーブ走査方向の次の半導体チップの検査を行う前に、そ
の半導体チップに対応する検査結果識別用のヒューズの
両端に２本のプローブ針を電気的に接続して、その２本
のプローブ針の間に電気が流れない場合（検査結果識別
用のヒューズが切断状態で、SKIP信号化されているヒュ
ーズ）、そのヒューズに対応している不良品の半導体チ
ップの検査を行わないことができる。
【００６７】その結果、第２回目の検査の際に、第１回
目の検査における不良品の半導体チップの検査を省略す
ることができることにより、第２回目の検査において、
不良品の半導体チップをスキップ（試験を含む検査をし
ない）するので、検査時間を含むテスト時間を短縮する
ことができる。
目の検査における不良品の半導体チップの検査を省略す
ることができることにより、第２回目の検査において、
不良品の半導体チップをスキップ（試験を含む検査をし
ない）するので、検査時間を含むテスト時間を短縮する
ことができる。
【００６８】したがって、本発明の半導体装置の検査方
法によれば、検査時間を含むテスト時間を短縮すること
ができることにより、検査を含むテスト作業を短縮する
ことができるので、半導体装置の原価の低減を行うこと
ができる。
法によれば、検査時間を含むテスト時間を短縮すること
ができることにより、検査を含むテスト作業を短縮する
ことができるので、半導体装置の原価の低減を行うこと
ができる。
【００６９】（２）．本発明の半導体装置によれば、半
導体チップの周辺のストリートまたは半導体チップの表
面に各々の半導体チップに対応する検査結果識別用のヒ
ューズが設置されており、半導体装置の半導体素子や多
層配線層などの試験を含む検査をする際に、各々の半導
体チップに対応する検査結果識別用のヒューズを利用す
ることができる。したがって、半導体装置の検査におい
て、検査時間を含むテスト時間を短縮することができる
ことにより、検査を含むテスト作業を短縮することがで
きるので、半導体装置の原価の低減を行うことができ
る。
導体チップの周辺のストリートまたは半導体チップの表
面に各々の半導体チップに対応する検査結果識別用のヒ
ューズが設置されており、半導体装置の半導体素子や多
層配線層などの試験を含む検査をする際に、各々の半導
体チップに対応する検査結果識別用のヒューズを利用す
ることができる。したがって、半導体装置の検査におい
て、検査時間を含むテスト時間を短縮することができる
ことにより、検査を含むテスト作業を短縮することがで
きるので、半導体装置の原価の低減を行うことができ
る。
【００７０】（３）．本発明の半導体装置の製造方法に
よれば、半導体チップの周辺のストリートまたは半導体
チップの表面に各々の半導体チップに対応する検査結果
識別用のヒューズを形成する際に、半導体チップにおけ
るパッドの製造工程と同時の製造工程を使用して、パッ
ドと同一の材料から形成する製造工程を利用しているこ
とにより、製造工程を簡単にできると共に各々の半導体
チップに対応する検査結果識別用のヒューズを高製造歩
留りで製造することができる。
よれば、半導体チップの周辺のストリートまたは半導体
チップの表面に各々の半導体チップに対応する検査結果
識別用のヒューズを形成する際に、半導体チップにおけ
るパッドの製造工程と同時の製造工程を使用して、パッ
ドと同一の材料から形成する製造工程を利用しているこ
とにより、製造工程を簡単にできると共に各々の半導体
チップに対応する検査結果識別用のヒューズを高製造歩
留りで製造することができる。
【００７１】本発明の半導体装置の製造方法によれば、
半導体チップの周辺のストリートまたは半導体チップの
表面に各々の半導体チップに対応する検査結果識別用の
ヒューズを形成する際に、半導体チップにおけるパッド
の製造工程とは別の製造工程を使用して、パッドとは異
なる導電体の材料から形成する製造工程によって、例え
ば多結晶シリコンからなる検査結果識別用のヒューズを
形成する態様を適用することができる。
半導体チップの周辺のストリートまたは半導体チップの
表面に各々の半導体チップに対応する検査結果識別用の
ヒューズを形成する際に、半導体チップにおけるパッド
の製造工程とは別の製造工程を使用して、パッドとは異
なる導電体の材料から形成する製造工程によって、例え
ば多結晶シリコンからなる検査結果識別用のヒューズを
形成する態様を適用することができる。
【００７２】その結果、検査結果識別用のヒューズを検
査の際に、加工用針によって、切断（切り取られる）加
工を行う場合、切断が容易にできる検査結果識別用のヒ
ューズを形成することができる。
査の際に、加工用針によって、切断（切り取られる）加
工を行う場合、切断が容易にできる検査結果識別用のヒ
ューズを形成することができる。
【図１】本発明の実施の形態１である半導体装置が形成
されている半導体チップとストリートが配置されている
ウエハの平面の一部を示す概略平面図である。
されている半導体チップとストリートが配置されている
ウエハの平面の一部を示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を拡大して示す概
略断面図である。
略断面図である。
【図３】図１におけるＢ−Ｂ矢視断面を拡大して示す概
略断面図である。
略断面図である。
【図４】本発明の実施の形態２である半導体装置が形成
されている半導体チップとストリートが配置されている
ウエハの平面の一部を示す概略平面図である。
されている半導体チップとストリートが配置されている
ウエハの平面の一部を示す概略平面図である。
１ ウエハ ２ 半導体チップ ３ ストリート ４ パッド ５ 検査結果識別用のヒューズ ５ａ ヒューズ５の切り取られた領域 ６ 半導体基板 ７ 絶縁膜 ８ 第１の配線層 ９ 層間絶縁膜 １０ 第２の配線層 １１ 絶縁膜 １２ プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊田 淳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 複数の半導体チップを備えているウエハ
におけるストリートの表面に、各々の前記半導体チップ
に対応する検査結果識別用の回路が設置されていること
を特徴とする半導体装置。 - 【請求項２】 複数の半導体チップを備えているウエハ
における各々の前記半導体チップの表面に、検査結果識
別用の回路が設置されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記検査結果識別用の回路は、ヒューズであるこ
とを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置であって、各
々の前記半導体チップに対応する前記検査結果識別用の
ヒューズは、前記半導体チップにおけるパッドと同一の
材料または異なる材料から形成されていることを特徴と
する半導体装置。 - 【請求項５】 複数の半導体チップを備えているウエハ
におけるストリートの表面に、各々の前記半導体チップ
に対応する検査結果識別用のヒューズを、前記半導体チ
ップにおけるパッドの製造工程と同時の製造工程を使用
して、前記パッドと同一の材料から形成する製造工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項６】 複数の半導体チップを備えているウエハ
における各々の前記半導体チップの表面に、検査結果識
別用のヒューズを、前記半導体チップにおけるパッドの
製造工程と同時の製造工程を使用して、前記パッドと同
一の材料から形成する製造工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項７】 複数の半導体チップを備えているウエハ
におけるストリートの表面に、各々の前記半導体チップ
に対応する検査結果識別用のヒューズを、前記半導体チ
ップにおけるパッドの製造工程とは別の製造工程を使用
して、前記パッドとは異なる導電体の材料から形成する
製造工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 複数の半導体チップを備えているウエハ
における各々の前記半導体チップの表面に、検査結果識
別用のヒューズを、前記半導体チップにおけるパッドの
製造工程とは別の製造工程を使用して、前記パッドとは
異なる導電体の材料から形成する製造工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項１〜３のいずれか１項に記載の半
導体装置の検査方法であって、第１回目の検査におい
て、不良品としての前記半導体チップに対応する前記検
査結果識別用の回路に不良品情報を記録し、または前記
ヒューズを切断し、第２回目の検査において、前記不良
品情報または切断されている前記ヒューズに対応する不
良品としての前記半導体チップの検査を行わないことを
特徴とする半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139388A JPH11330170A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法ならびに半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10139388A JPH11330170A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法ならびに半導体装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330170A true JPH11330170A (ja) | 1999-11-30 |
Family
ID=15244153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10139388A Withdrawn JPH11330170A (ja) | 1998-05-21 | 1998-05-21 | 半導体装置およびその製造方法ならびに半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9087803B2 (en) | 2011-11-18 | 2015-07-21 | Samsung Electronics Co., Ltd. | Methods of testing integrated circuit devices using fuse elements |
-
1998
- 1998-05-21 JP JP10139388A patent/JPH11330170A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9087803B2 (en) | 2011-11-18 | 2015-07-21 | Samsung Electronics Co., Ltd. | Methods of testing integrated circuit devices using fuse elements |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |