JPH11204596A - 半導体チップおよびその検査方法 - Google Patents

半導体チップおよびその検査方法

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JPH11204596A
JPH11204596A JP10005193A JP519398A JPH11204596A JP H11204596 A JPH11204596 A JP H11204596A JP 10005193 A JP10005193 A JP 10005193A JP 519398 A JP519398 A JP 519398A JP H11204596 A JPH11204596 A JP H11204596A
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JP
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chip
semiconductor chip
power supply
defective
pad
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JP10005193A
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Kazuyoshi Fukuda
和良 福田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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Abstract

(57)【要約】 【課題】 従来の半導体チップでは、チップ欠損専用の
パッドや配線を設けなければ、半導体チップの欠損を確
実に検出することができなかった。 【解決手段】 外部接続パッド５と内部回路６とを接続
する外部入出力用ライン７をチップ周縁に沿って引き回
して配線したものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体基板にト
ランジスタや抵抗などの回路素子を形成するとともに当
該回路素子同士を配線により接続して電気回路を構成す
る半導体チップおよびその検査方法に係り、特に、ウェ
ハから半導体チップを形成する際に発生する不良半導体
チップを効率良く検査するための改良に関するものであ
る。
【０００２】
【従来の技術】図１１は従来の半導体チップの構成例を
示すチップ正面図である。図において、６はそれぞれ半
導体基板の中央部分に形成された内部回路であり、５は
それぞれ当該半導体基板の周縁に沿って配列されてボン
ディングワイヤなどが形成される外部接続パッドであ
り、１９はそれぞれ各外部接続パッド５と内部回路６と
を接続する外部入出力用ラインである。
【０００３】そして、このような半導体チップは、半導
体からなるウェハ上にイオン注入などの技術を用いてト
ランジスタなどの回路素子を形成し、当該回路素子同士
を接続する配線を当該ウェハ上に積層した後、ダイシン
グされて形成される。
【０００４】
【発明が解決しようとする課題】従来の半導体チップは
以上のように構成されているので、ダイシングの際など
にチップ欠けを生じたり、イオン注入効率などの変動に
より拡散領域の拡散ばらつきが生じたり、配線の太さな
どがばらついたりする。特に、上記ウェハはそのもとの
素材となる単結晶棒が円柱形状に形成されるため、ま
た、近年においてはウェハの面積が大型化する傾向にあ
るためウェハの中心部と周辺部とでは特性差が生じ易く
なる傾向にあるため、このような問題の発生を避けるこ
とはできない。
【０００５】そして、従来においては、このような不良
チップを早期に選別するためチップテストの最初にイン
タフェーステスト（ＩＦテスト）を行う。このＩＦテス
トは一般的に、外部接続パッド５毎に１つずつプローブ
針を当接させ、このプローブ針からダイオード特性を測
定し、この測定結果と所定の特性とを比較して良品不良
品判定を行うテストである。そして、上記図１１のよう
に良品チップであれば、このチップテストで合格とな
り、次の半導体装置組み立て工程に進む。なお、チップ
テストとしてはこの他に電気的特性テストや機能テスト
などが行われる。
【０００６】しかしながら、このＩＦテストは各外部接
続パッド５ごとに検査ピンを接触させ、その状態の半導
体基板のダイオード特性を測定し、その結果が所望のも
のであるか否かに基づいて良品／不良品判定を行うテス
トである。
【０００７】図１２は半導体チップ面積の３０％程度が
欠損した従来の半導体チップの構成例を示すチップ正面
図である。図において、２１は上記欠損した領域内に配
設されるはずであった欠損した外部接続パッドであり、
２０は上記欠損領域内に配設されるはずであった欠損し
た外部入出力用ラインである。その他の構成は図１１と
同様なので同一符号を付して説明を省略する。そして、
このように３０％程度が欠損した従来の半導体チップで
あれば外部接続パッド５が欠落しているので、上記ＩＦ
テストにて不良品としてはねることができる。
【０００８】これに対し、図１３は半導体チップ面積の
１０％程度が欠損した従来の半導体チップの構成例を示
すチップ正面図である。図に示す各部の構成は図１２と
同一なので同一符号を付して説明を省略する。そして、
このようにチップ面積の１０％程度が欠損した半導体チ
ップでは、半導体装置として形成した場合の信頼性を確
保するために通常は不良品としてはねなければならない
が、外部接続パッド５が全て存在するので、上記ＩＦテ
ストでは所望の特性が得られてしまうので不良品として
はねることができない。
【０００９】その結果、実際の製造工程では、このよう
な不良品を選別するために目視により各半導体チップを
検査させなければならなかった。そして、このように人
手による検査では、その検査内容にばらつきが生じ、本
来であれば上記信頼性を維持するためには不良品として
判別しなければならないようなチップが残ってしまい、
そのような不良チップを用いた半導体装置を形成してし
まう可能性が残る。
【００１０】また、上記ＩＦテストでは、その欠損した
部位と外部接続パッド５の検査順との関係によっては、
複数の外部接続パッド５を検査した後に初めて当該チッ
プが不良品であると判定することになる場合もあり、そ
のような場合にはそれまでに測定した外部接続パッド５
の検査時間が無駄となってしまうという問題がある。
【００１１】そこで、特開平２−３１２２５５号公報に
開示されるように、欠損チップをそれ専用のテスト工程
で判別することが考えられる。図１４はこのような検査
方法に適用した従来の他の半導体チップの構成を示すチ
ップ正面図である。図において、２２はそれぞれ外部接
続パッド５とは別に設けられた検出用パッドであり、２
３はチップ周縁部全体に沿って配設され、この２つの検
出用パッド２２，２２同士を接続する検出用ラインであ
る。これ以外の構成は図１１に示した従来の半導体チッ
プと同様なので同一符号を付して説明を省略する。
【００１２】また、図１５には半導体チップ面積の１０
％程度が欠損した従来の他の半導体チップの構成例を示
し、図１６には半導体チップ面積の３０％程度が欠損し
た従来の他の半導体チップの構成例を示す。なお、これ
らの図において、２６は欠損領域内に配設されるはずで
あった欠損した検査用ラインであり、２５は欠損領域内
に配設されるはずであった欠損した外部入出力用パッド
である。
【００１３】そして、このような半導体チップの検査方
法では、上記２つの検出用パッド２２，２２にプローブ
針を当接させ、これらの間に導通があれば良品と判定
し、導通がなければ不良品と判定する。従って、図１６
に示すように外部接続パッド５が欠損した半導体チップ
はもちろんのこと、図１５に示すように外部接続パッド
５が欠損しない程度に欠損した半導体チップであって
も、その欠損を検査用ライン２６の欠損として検出する
ことができるので、不良品として判定することができ
る。その結果、半導体装置の信頼性を確保することがで
き、しかも、効率良く検査を行うことができる。
【００１４】しかしながら、このように単にチップ欠け
検出のためだけに専用の検出用パッド２２，２２および
検査用ライン２６を形成するのであっては、チップ面積
の増大が問題となってしまう。この発明は上記のような
課題を解決するためになされたもので、単にチップ欠け
検出のためだけに専用のパッドおよび配線を形成するこ
となく、不良チップを容易に判別することができる半導
体チップおよびその検査方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体チ
ップの検査方法は、半導体チップの外部接続パッドと内
部回路とを接続する外部入出力用ラインを当該半導体チ
ップの周縁とパッド形成位置との間を通過させるように
配線するとともに、当該外部接続パッドの電気的特性を
測定し、その測定結果が所望の特性と一致しない場合に
は不良チップと判定するものである。
【００１６】この発明に係る半導体チップは、外部接続
パッドと内部回路とを接続する外部入出力用配線が当該
半導体チップの周縁とパッド形成位置との間を通過する
ように形成されたものである。
【００１７】この発明に係る半導体チップは、上記外部
入出力用配線が少なくとも半導体チップのコーナ部分に
形成されているものである。
【００１８】この発明に係る半導体チップの検査方法
は、半導体チップには、同一の電源電圧を供給する２つ
以上の電源パッドと、上記半導体チップの周縁とパッド
形成位置との間を通過するように配線されるとともに当
該複数の電源パッド同士を接続する周縁電源ラインと、
当該周縁電源ラインから内部回路の各部に対して電源を
供給する電源引込ラインとを形成するとともに、当該複
数の電源パッド間の電気的特性を測定し、その測定結果
が所望の特性と一致しない場合には不良チップと判定す
るものである。
【００１９】この発明に係る半導体チップは、同一の電
源電圧を供給する２つ以上の電源パッドと、上記半導体
チップの周縁とパッド形成位置との間を通過するように
配線されるとともに当該複数の電源パッド同士を接続す
る周縁電源ラインと、当該周縁電源ラインから内部回路
の各部に対して電源を供給する電源引込ラインとを有す
るものである。
【００２０】この発明に係る半導体チップは、上記周縁
電源ラインが少なくとも半導体チップのコーナ部分に形
成されているものである。
【００２１】この発明に係る半導体チップの検査方法
は、半導体チップには、その周縁とパッド形成位置との
間の半導体基板に形成された検出用素子と、チップの特
性を測定するための複数の検出用パッドと、当該検出用
パッドと上記検出用素子とを接続する検出用ラインとを
形成するとともに、当該複数の検出用パッド間の電気的
特性を測定し、その測定結果が所望の特性と一致しない
場合には不良チップと判定するものである。
【００２２】この発明に係る半導体チップは、半導体チ
ップの周縁とパッド形成位置との間の半導体基板に形成
された検出用素子と、チップの特性を測定するための複
数の検出用パッドと、当該検出用パッドと上記検出用素
子とを接続する検出用ラインとを有するものである。
【００２３】この発明に係る半導体チップは、上記検出
用素子が少なくとも半導体チップのコーナ部分に形成さ
れているものである。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体チップを示すチップ正面図である。図において、６
はそれぞれ半導体基板の中央部分に形成された内部回路
であり、５はそれぞれ当該半導体基板の周縁に沿って配
列されてボンディングワイヤなどが形成される外部接続
パッドであり、７はそれぞれ各外部接続パッド５と内部
回路６とを接続する外部入出力用ラインである。そし
て、特にチップの四隅の外部接続パッド５に接続された
外部入出力用ライン７は、当該外部接続パッド５が存在
するチップのコーナ部分において、当該外部接続パッド
５の形成位置とチップ周縁との間を通過してから内部回
路６に接続されるように配線されている。
【００２５】図２は上記半導体チップが多数形成される
ウェハを示す正面図である。図において、１は当該ウェ
ハであり、２は半導体パターンが完全に形成された半導
体チップであり、３は半導体チップ面積の１０％程度が
欠損した半導体チップであり、４は半導体チップ面積の
３０％程度が欠損した半導体チップである。そして、上
記半導体チップは、半導体からなるウェハ上にイオン注
入などの技術を用いてトランジスタなどの回路素子を形
成し、当該回路素子同士を接続する配線を当該ウェハ上
に積層した後、ダイシングされて形成される。
【００２６】次に、実施の形態１における半導体チップ
の検査方法について説明する。まず、上記四隅の外部接
続パッド５に順番にプローブ針を当接させ、このプロー
ブ針からダイオード特性を測定し、この測定結果と所定
の特性とを比較して良品不良品判定を行うテストであ
る。そして、上記図１１のように良品チップであれば、
このチップテストで合格となり、次の半導体装置組み立
て工程に進む。
【００２７】図３は上記半導体チップ面積の１０％程度
が欠損した半導体チップを示すチップ正面図であり、図
４は上記半導体チップ面積の３０％程度が欠損した半導
体チップを示すチップ正面図である。これらの図におい
て、８は欠損領域内に配設されるはずであった欠損した
外部入出力用ラインであり、９は欠損領域内に配設され
るはずであった欠損した外部入出力用パッドである。こ
れ以外は図１と同様の構成なので同一符号を付して説明
を省略する。
【００２８】そして、このようにチップの周縁部が欠損
した半導体チップでは、上記テストにおいて所定のダイ
オード特性を得ることができないので、不良品と判定さ
れる。
【００２９】なお、この欠損テストにおいて良品と判定
された半導体チップは、その他のチップテストによりテ
ストされた後、半導体装置として完成される。
【００３０】以上のように、この実施の形態１によれ
ば、四隅の外部接続パッド５の電気的特性のテストによ
り欠損したチップを不良品としてはねることができる。
従って、図３に示すように外部接続パッド５が欠損した
半導体チップはもちろんのこと、図２に示すように外部
接続パッド５が欠損しない程度に欠損した半導体チップ
であっても、その欠損を外部入出力用ライン７の欠損と
して検出することができるので、不良品として判定する
ことができ、従来の目視による判定のように信頼性の問
題が生じることはない。また、例えば、当該外部入出力
用ライン７として使用した配線が所望の太さよりも細く
形成されてしまった場合（配線不良の場合）などのよう
にチップ欠け以外の原因にて不良チップとなる場合にも
それを判定してはねることができる。
【００３１】また、チップ欠損測定するためにそれ専用
のパッドなどを配設する必要がないので、チップ面積が
増大してしまうこともない。
【００３２】更に、この実施の形態１では、上記テスト
をチップテストの最初に実行しているので、多くとも４
つの外部接続パッド５について判定を行えばチップ欠損
による不良チップを確実に判定することができ、しか
も、検査時間が無駄となることはない。
【００３３】実施の形態２．図５はこの発明の実施の形
態２による半導体チップを示すチップ正面図である。図
において、１０はそれぞれ同一の電源電位をチップに供
給するために形成された電源パッドであり、１１は上記
半導体チップの周縁全体に渡って周縁とパッド形成位置
との間を通過するように配線されるとともに上記２つの
電源パッド１０，１０同士を接続する周縁電源ラインで
あり、２４は当該周縁電源ライン１１から内部回路６の
各部に対して電源を供給する電源引込ラインである。こ
れ以外の構成は実施の形態１と同様なので同一符号を付
して説明を省略する。なお、この半導体チップは、実施
の形態１と同様の方法で形成されている。
【００３４】次に、実施の形態２における半導体チップ
の検査方法について説明する。まず、上記２つの電源パ
ッド１０，１０にプローブ針を当接させ、このプローブ
針から電源配線の特性を測定し、この測定結果と所定の
特性とを比較して良品不良品判定を行うテストである。
そして、図５に示すような良品チップであれば、このチ
ップテストで合格となり、次の半導体装置組み立て工程
に進む。
【００３５】図６は上記半導体チップ面積の１０％程度
が欠損した半導体チップを示すチップ正面図であり、図
７は半導体チップ面積の３０％程度が欠損した半導体チ
ップを示すチップ正面図である。これらの図において、
１２は欠損領域内に配設されるはずであった欠損した外
部入出力用ラインであり、９は欠損領域内に配設される
はずであった欠損した外部入出力用パッドである。これ
以外は図５と同様の構成なので同一符号を付して説明を
省略する。
【００３６】そして、このようにチップの周縁部が欠損
した半導体チップでは、上記テストにおいて所定の電源
配線特性を得ることができないので、不良品と判定され
る。
【００３７】なお、この欠損テストにおいて良品と判定
された半導体チップは、その他のチップテストによりテ
ストされた後、半導体装置として完成される。
【００３８】以上のように、この実施の形態２によれ
ば、チップの周縁に沿って形成された電源パッド１０，
１０の電気的特性のテストにより欠損したチップを不良
品としてはねることができる。従って、図７に示すよう
に外部接続パッド５が欠損した半導体チップはもちろん
のこと、図６に示すように外部接続パッド５が欠損しな
い程度に欠損した半導体チップであっても、その欠損を
周縁電源ライン１１の欠損として検出することができる
ので、不良品として判定することができ、従来の目視に
よる判定のように信頼性の問題が生じることはない。ま
た、例えば、当該周縁電源ライン１１として使用した配
線が所望の太さよりも細く形成されてしまった場合（配
線不良の場合）などのようにチップ欠け以外の原因にて
不良チップとなる場合にもそれを判定してはねることが
できる。
【００３９】また、チップ欠損測定するためにそれ専用
のパッドなどを配設する必要がないので、チップ面積が
増大してしまうこともない。
【００４０】更に、この実施の形態２では、上記テスト
をチップテストの最初に実行しているので、チップ欠損
による不良チップを確実に判定することができ、しか
も、検査時間が無駄となることはない。
【００４１】実施の形態３．図８はこの発明の実施の形
態３による半導体チップを示すチップ正面図である。図
において、１３はそれぞれ半導体チップの四隅において
チップ周縁とパッド形成位置との間の半導体基板に形成
された検出用素子であり、１４はそれぞれチップの特性
を測定するための複数の検出用パッドであり、１５はそ
れぞれ当該検出用パッド１４と上記検出用素子１３とを
接続する検出用ラインである。これ以外の構成は実施の
形態１と同様なので同一符号を付して説明を省略する。
なお、この半導体チップは、実施の形態１と同様の方法
で形成されている。
【００４２】次に、実施の形態３における半導体チップ
の検査方法について説明する。まず、上記各組の検出用
パッド１４，１４にプローブ針を当接させ、このプロー
ブ針から検出用素子１３の特性を測定し、この測定結果
と所定の特性とを比較して良品不良品判定を行うテスト
である。そして、上記図８のように良品チップであれ
ば、このチップテストで合格となり、次の半導体装置組
み立て工程に進む。
【００４３】図９は上記半導体チップ面積の１０％程度
が欠損した半導体チップを示すチップ正面図であり、図
１０は半導体チップ面積の３０％程度が欠損した半導体
チップを示すチップ正面図である。これらの図におい
て、１６は欠損領域内に配設されるはずであった欠損し
た検査用素子であり、１７は欠損領域内に配設されるは
ずであった欠損した検査用ラインであり、１８は欠損領
域内に配設されるはずであった欠損した検査用パッドで
ある。これ以外は図８と同様の構成なので同一符号を付
して説明を省略する。
【００４４】そして、このようにチップの周縁部が欠損
した半導体チップでは、上記テストにおいて所定の検査
用素子１３の特性を得ることができないので、不良品と
判定される。
【００４５】なお、この欠損テストにおいて良品と判定
された半導体チップは、その他のチップテストによりテ
ストされた後、半導体装置として完成される。
【００４６】以上のように、この実施の形態３によれ
ば、チップの四隅に形成された検査用素子１３の電気的
特性のテストにより欠損したチップを不良品としてはね
ることができる。従って、図１０に示すように外部接続
パッド５が欠損した半導体チップはもちろんのこと、図
９に示すように外部接続パッド５が欠損しない程度に欠
損した半導体チップであっても、その欠損を検査用素子
１３の欠損として検出することができるので、不良品と
して判定することができ、従来の目視による判定のよう
に信頼性の問題が生じることはない。また、例えば、検
査用ライン１５として使用した配線が所望の太さよりも
細く形成されてしまった場合（配線不良の場合）や、半
導体基板内の拡散領域の拡散ばらつきにより所望の検査
用素子１３の特性が得られなかった場合（拡散不良の場
合）などのようにチップ欠け以外の原因にて不良チップ
となる場合にもそれを判定してはねることができる。
【００４７】また、この実施の形態３では、上記テスト
をチップテストの最初に実行しているので、チップ欠損
による不良チップを確実に判定することができ、しか
も、検査時間が無駄となることはない。
【００４８】
【発明の効果】以上のように、この発明によれば、半導
体チップの外部接続パッドと内部回路とを接続する外部
入出力用ラインを当該半導体チップの周縁とパッド形成
位置との間を通過させるように配線するとともに、当該
外部接続パッドの電気的特性を測定し、その測定結果が
所望の特性と一致しない場合には不良チップと判定する
ので、チップの周縁部にのみチップ欠損が生じていたと
しても不良チップとして判定してはねることができる。
特に、上記外部入出力用配線は少なくとも半導体チップ
のコーナ部分に形成するように半導体チップを形成すれ
ば、上記チップ欠損が生じやすいチップのコーナ部分を
確実に検出し、判定確度を向上させることができる。
【００４９】また、上記特性が所望の特性と一致しない
場合にも不良チップとしてはねることができるので、例
えば、当該外部入出力ラインとして使用した配線が所望
の太さよりも細く形成されてしまった場合（配線不良の
場合）などのようにチップ欠け以外の原因にて不良チッ
プとなる場合にもそれを判定してはねることができる。
【００５０】この発明によれば、半導体チップには、同
一の電源電圧を供給する２つ以上の電源パッドと、上記
半導体チップの周縁とパッド形成位置との間を通過する
ように配線されるとともに当該複数の電源パッド同士を
接続する周縁電源ラインと、当該周縁電源ラインから内
部回路の各部に対して電源を供給する電源引込ラインと
を形成するとともに、当該複数の電源パッド間の電気的
特性を測定し、その測定結果が所望の特性と一致しない
場合には不良チップと判定するので、チップの周縁部に
のみチップ欠損が生じていたとしても不良チップとして
判定してはねることができる。特に、上記周縁電源ライ
ンは少なくとも半導体チップのコーナ部分に形成するよ
うに半導体チップを形成すれば、上記チップ欠損が生じ
やすいチップのコーナ部分を確実に検出し、判定確度を
向上させることができる。
【００５１】また、上記特性が所望の特性と一致しない
場合にも不良チップとしてはねることができるので、例
えば、当該外部入出力ラインとして使用した配線が所望
の太さよりも細く形成されてしまった場合（配線不良の
場合）などのようにチップ欠け以外の原因にて不良チッ
プとなる場合にもそれを判定してはねることができる。
【００５２】この発明によれば、半導体チップには、そ
の周縁とパッド形成位置との間の半導体基板に形成され
た検出用素子と、チップの特性を測定するための複数の
検出用パッドと、当該検出用パッドと上記検出用素子と
を接続する検出用ラインとを形成するとともに、当該複
数の検出用パッド間の電気的特性を測定し、その測定結
果が所望の特性と一致しない場合には不良チップと判定
するので、チップの周縁部にのみチップ欠損が生じてい
たとしても不良チップとして判定してはねることができ
る。特に、上記検出用素子が少なくとも半導体チップの
コーナ部分に形成されるように半導体チップを形成すれ
ば、上記チップ欠損が生じやすいチップのコーナ部分を
確実に検出し、判定確度を向上させることができる。
【００５３】また、上記特性が所望の特性と一致しない
場合にも不良チップとしてはねることができるので、例
えば、当該外部入出力ラインとして使用した配線が所望
の太さよりも細く形成されてしまった場合（配線不良の
場合）や、半導体基板内の拡散領域の拡散ばらつきによ
り所望の半導体特性が得られなかった場合（拡散不良の
場合）などのようにチップ欠け以外の原因にて不良チッ
プとなる場合にもそれを判定してはねることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体チップ
を示すチップ正面図である。
【図２】 この発明の実施の形態１による半導体チップ
が多数形成されるウェハを示す正面図である。
【図３】 この発明の実施の形態１によるチップ面積の
１０％程度が欠損した半導体チップを示すチップ正面図
である。
【図４】 この発明の実施の形態１によるチップ面積の
３０％程度が欠損した半導体チップを示すチップ正面図
である。
【図５】 この発明の実施の形態２による半導体チップ
を示すチップ正面図である。
【図６】 この発明の実施の形態２によるチップ面積の
１０％程度が欠損した半導体チップを示すチップ正面図
である。
【図７】 この発明の実施の形態２によるチップ面積の
３０％程度が欠損した半導体チップを示すチップ正面図
である。
【図８】 この発明の実施の形態３による半導体チップ
を示すチップ正面図である。
【図９】 この発明の実施の形態３によるチップ面積の
１０％程度が欠損した半導体チップを示すチップ正面図
である。
【図１０】 この発明の実施の形態３によるチップ面積
の３０％程度が欠損した半導体チップを示すチップ正面
図である。
【図１１】 従来の半導体チップの構成例を示すチップ
正面図である。
【図１２】 チップ面積の３０％程度が欠損した従来の
半導体チップを示すチップ正面図である。
【図１３】 チップ面積の１０％程度が欠損した従来の
半導体チップを示すチップ正面図である。
【図１４】 従来の他の半導体チップの構成例を示すチ
ップ正面図である。
【図１５】 チップ面積の１０％程度が欠損した従来の
他の半導体チップを示すチップ正面図である。
【図１６】 チップ面積の３０％程度が欠損した従来の
他の半導体チップを示すチップ正面図である。
【符号の説明】
５ 外部接続パッド、６ 内部回路、７ 外部入出力用
ライン、１０ 電源パッド、１１ 周縁電源ライン、１
３ 検出用素子、１４ 検出用パッド、１５検出用ライ
ン、２４ 電源引込ライン。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの外部接続パッドと内部回
    路とを接続する外部入出力用ラインを当該半導体チップ
    の周縁とパッド形成位置との間を通過させるように配線
    するとともに、当該外部接続パッドの電気的特性を測定
    し、その測定結果が所望の特性と一致しない場合には不
    良チップと判定することを特徴とする半導体チップの検
    査方法。
  2. 【請求項２】 外部接続パッドと内部回路とを接続する
    外部入出力用配線が当該半導体チップの周縁とパッド形
    成位置との間を通過するように形成されたことを特徴と
    する半導体チップ。
  3. 【請求項３】 外部入出力用配線は少なくとも半導体チ
    ップのコーナ部分に形成されていることを特徴とする請
    求項２記載の半導体チップ。
  4. 【請求項４】 半導体チップには、同一の電源電圧を供
    給する２つ以上の電源パッドと、上記半導体チップの周
    縁とパッド形成位置との間を通過するように配線される
    とともに当該複数の電源パッド同士を接続する周縁電源
    ラインと、当該周縁電源ラインから内部回路の各部に対
    して電源を供給する電源引込ラインとを形成するととも
    に、当該複数の電源パッド間の電気的特性を測定し、そ
    の測定結果が所望の特性と一致しない場合には不良チッ
    プと判定することを特徴とする半導体チップの検査方
    法。
  5. 【請求項５】 同一の電源電圧を供給する２つ以上の電
    源パッドと、上記半導体チップの周縁とパッド形成位置
    との間を通過するように配線されるとともに当該複数の
    電源パッド同士を接続する周縁電源ラインと、当該周縁
    電源ラインから内部回路の各部に対して電源を供給する
    電源引込ラインとを有することを特徴とする半導体チッ
    プ。
  6. 【請求項６】 周縁電源ラインは少なくとも半導体チッ
    プのコーナ部分に形成されていることを特徴とする請求
    項５記載の半導体チップ。
  7. 【請求項７】 半導体チップには、その周縁とパッド形
    成位置との間の半導体基板に形成された検出用素子と、
    チップの特性を測定するための複数の検出用パッドと、
    当該検出用パッドと上記検出用素子とを接続する検出用
    ラインとを形成するとともに、当該複数の検出用パッド
    間の電気的特性を測定し、その測定結果が所望の特性と
    一致しない場合には不良チップと判定することを特徴と
    する半導体チップの検査方法。
  8. 【請求項８】 半導体チップの周縁とパッド形成位置と
    の間の半導体基板に形成された検出用素子と、チップの
    特性を測定するための複数の検出用パッドと、当該検出
    用パッドと上記検出用素子とを接続する検出用ラインと
    を有することを特徴とする半導体チップ。
  9. 【請求項９】 検出用素子は少なくとも半導体チップの
    コーナ部分に形成されていることを特徴とする請求項８
    記載の半導体チップ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10114291C1 (de) * 2001-03-23 2002-09-05 Infineon Technologies Ag Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer
CN102981114B (zh) * 2012-12-10 2015-09-09 深圳深爱半导体股份有限公司 晶圆中芯片的测试方法
CN104977518B (zh) * 2014-04-09 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种晶圆出货检验方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689803A (en) * 1971-03-30 1972-09-05 Ibm Integrated circuit structure having a unique surface metallization layout
US4243937A (en) * 1979-04-06 1981-01-06 General Instrument Corporation Microelectronic device and method for testing same
JPS58182237A (ja) * 1982-04-19 1983-10-25 Nec Corp 半導体集積回路
JPH02312255A (ja) 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体装置
JPH05243356A (ja) * 1992-02-27 1993-09-21 Fujitsu Ltd 半導体集積回路装置及びその試験方法
JPH065674A (ja) * 1992-06-19 1994-01-14 Nec Corp 半導体集積回路装置
JPH0677300A (ja) * 1992-06-25 1994-03-18 Fujitsu Ltd 半導体装置
JPH0621161A (ja) * 1992-07-03 1994-01-28 Seiko Epson Corp 半導体装置及び評価方法
JPH06310558A (ja) * 1993-04-20 1994-11-04 Sanyo Electric Co Ltd Ｉｃチップ
JPH08146095A (ja) * 1994-11-21 1996-06-07 Hitachi Ltd 半導体装置
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad

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