JP3167916B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3167916B2 JP3167916B2 JP05438296A JP5438296A JP3167916B2 JP 3167916 B2 JP3167916 B2 JP 3167916B2 JP 05438296 A JP05438296 A JP 05438296A JP 5438296 A JP5438296 A JP 5438296A JP 3167916 B2 JP3167916 B2 JP 3167916B2
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- Japan
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- circuit
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- wiring
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Description
【０００１】
【発明の属する技術分野】本発明は、配線部のプロセス
異常の検出とゲート遅延時間の測定とを同時に行うこと
ができる試験用回路を内蔵させた半導体集積回路に関す
るものである。
異常の検出とゲート遅延時間の測定とを同時に行うこと
ができる試験用回路を内蔵させた半導体集積回路に関す
るものである。
【０００２】
【従来の技術】従来、ＬＳＩチップの製造工程において
製造バラツキ等が特性範囲内にあるかどうかを確認する
ために、図２に示すように、ＬＳＩウェハ２１上に、製
品となるＬＳＩチップ２２とは別に、モニタチップと呼
ばれる前半特性評価専用のＬＳＩ２３を搭載し、ウェハ
完成後に該モニタチップを測定し評価を行っている。モ
ニタチップとは、各種の抵抗、線幅、トランジスタの閾
値電圧を測定するための専用回路が搭載されているチッ
プであり、ＬＳＩウェハ上に所定の間隔で数カ所配置さ
れる。
製造バラツキ等が特性範囲内にあるかどうかを確認する
ために、図２に示すように、ＬＳＩウェハ２１上に、製
品となるＬＳＩチップ２２とは別に、モニタチップと呼
ばれる前半特性評価専用のＬＳＩ２３を搭載し、ウェハ
完成後に該モニタチップを測定し評価を行っている。モ
ニタチップとは、各種の抵抗、線幅、トランジスタの閾
値電圧を測定するための専用回路が搭載されているチッ
プであり、ＬＳＩウェハ上に所定の間隔で数カ所配置さ
れる。
【０００３】また、特開平１−１８７９６８号公報に示
されるように、各ＬＳＩチップに、予めリングオシレー
タを搭載し、一段あたりのゲート遅延時間を計測してい
る例はあるが、配線部の層間絶縁膜或は配線自身のプロ
セス起因の故障（短絡、断線）について判定する方法・
回路は考案されていない。以下、上記公開公報に示され
るチップ単位での遅延時間測定の例を図３を参照して説
明する。図において、３１はＬＳＩの入力端子、３２は
同出力端子、３３1，３３2，３３3，…，３３ｎはリン
グオシレータを構成する奇数段のナンドゲート、３４は
分周器である。いま、分周器の分周比を１／２mとする
と、入力端子３１に“Ｈ”レベルの信号を加えてから、
分周器３４の出力が反転するまでの遅延時間Ｔを測定す
ることにより、ナンドゲート３３1〜３３ｎの一段あた
りの遅延時間ｔ0は、ｔ0＝Ｔ／（２m・ｎ）によって求
められる。
されるように、各ＬＳＩチップに、予めリングオシレー
タを搭載し、一段あたりのゲート遅延時間を計測してい
る例はあるが、配線部の層間絶縁膜或は配線自身のプロ
セス起因の故障（短絡、断線）について判定する方法・
回路は考案されていない。以下、上記公開公報に示され
るチップ単位での遅延時間測定の例を図３を参照して説
明する。図において、３１はＬＳＩの入力端子、３２は
同出力端子、３３1，３３2，３３3，…，３３ｎはリン
グオシレータを構成する奇数段のナンドゲート、３４は
分周器である。いま、分周器の分周比を１／２mとする
と、入力端子３１に“Ｈ”レベルの信号を加えてから、
分周器３４の出力が反転するまでの遅延時間Ｔを測定す
ることにより、ナンドゲート３３1〜３３ｎの一段あた
りの遅延時間ｔ0は、ｔ0＝Ｔ／（２m・ｎ）によって求
められる。
【０００４】
【発明が解決しようとする課題】従来のモニタチップを
用いた特性測定方法の場合では、全ての特性項目の評価
が可能であるが、これらのモニタチップは本来製造する
ＬＳＩチップと異なり、特性評価専用のためにウェハ上
に数チップ配置されているだけなため、傾向的な特性し
かわからない。従って、ウェハ全体のバラツキを完全に
知ることができない。
用いた特性測定方法の場合では、全ての特性項目の評価
が可能であるが、これらのモニタチップは本来製造する
ＬＳＩチップと異なり、特性評価専用のためにウェハ上
に数チップ配置されているだけなため、傾向的な特性し
かわからない。従って、ウェハ全体のバラツキを完全に
知ることができない。
【０００５】近年のＬＳＩ回路は、ウェハプロセスの微
細化による大規模化、及び高集積化に伴い、従来に増し
て一層、特性の変動に対するＬＳＩチップの動作の受け
る影響が無視できないものとなっている。
細化による大規模化、及び高集積化に伴い、従来に増し
て一層、特性の変動に対するＬＳＩチップの動作の受け
る影響が無視できないものとなっている。
【０００６】高集積化されたＬＳＩの場合、内部回路動
作の複雑化にともない故障検出のためのテストパターン
作成は、非常に多大な労力を要している。更に、動作検
証を行うに当たって考慮されるのは、“０（Ｌ）”、
“１（Ｈ）”の縮退故障のみであり、断線等のオープン
不良を検出するパターン作成は不可能である。出荷検査
等のテストを行う際には、高速化する（ＬＳＩチップ）
回路の高速、高精度テストを行うことは非常に高価な装
置が必要であり、今後ますます高速化するＬＳＩチップ
回路を容易かつ従来の装置で安価に測定する手段の提供
が必要不可欠になる。
作の複雑化にともない故障検出のためのテストパターン
作成は、非常に多大な労力を要している。更に、動作検
証を行うに当たって考慮されるのは、“０（Ｌ）”、
“１（Ｈ）”の縮退故障のみであり、断線等のオープン
不良を検出するパターン作成は不可能である。出荷検査
等のテストを行う際には、高速化する（ＬＳＩチップ）
回路の高速、高精度テストを行うことは非常に高価な装
置が必要であり、今後ますます高速化するＬＳＩチップ
回路を容易かつ従来の装置で安価に測定する手段の提供
が必要不可欠になる。
【０００７】すなわち、ウェハ製造プロセスに起因した
断線（オープン）、短絡（ショート）故障の有無を、複
雑なテストパターンを作成及び、高価な装置を使うこと
なく、容易にかつ安価に測定する手段の提供が不可欠と
なる。
断線（オープン）、短絡（ショート）故障の有無を、複
雑なテストパターンを作成及び、高価な装置を使うこと
なく、容易にかつ安価に測定する手段の提供が不可欠と
なる。
【０００８】ウェハプロセスにおける配線においては、
各種のプロセス起因の故障が発生する可能性がある。例
えば、段差による断線、層間絶縁膜異常による、１層目
及び２層目配線間の短絡等である。これらの故障は、配
線の材質（金属、ポリシリコン等）によらず、断線や短
絡が発生する可能性があり、これらの故障検出は膨大な
機能動作確認用のテストパターンを作成し、高価なテス
ト装置を用いなければ検出することが不可能である。
各種のプロセス起因の故障が発生する可能性がある。例
えば、段差による断線、層間絶縁膜異常による、１層目
及び２層目配線間の短絡等である。これらの故障は、配
線の材質（金属、ポリシリコン等）によらず、断線や短
絡が発生する可能性があり、これらの故障検出は膨大な
機能動作確認用のテストパターンを作成し、高価なテス
ト装置を用いなければ検出することが不可能である。
【０００９】従って、これらのウェハ製造プロセス起因
の故障検出及び、遅延時間の測定を、ウェハ上の各チッ
プ単位で容易に判定する方法が必要不可欠なものとな
る。
の故障検出及び、遅延時間の測定を、ウェハ上の各チッ
プ単位で容易に判定する方法が必要不可欠なものとな
る。
【００１０】本発明は上記の要求を満足させる試験用回
路を内蔵させた半導体集積回路を提供するものである。
路を内蔵させた半導体集積回路を提供するものである。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、交差配線部と、該交差配線部の周囲に配置された複
数段のインバータ機能回路からなる遅延回路とを含む試
験用回路を設けてなることを特徴とするものである。上
記遅延回路は、その前半部分に設けられる複数のインバ
ータ回路と、その後半部分に設けられる、活性化信号入
力時にインバータ回路として機能する複数の論理回路と
を含み、該各論理回路の上記活性化信号が、上記交差配
線部の各配線を介して、それぞれ対応する上記インバー
タ回路から供給される構成となっている。
は、交差配線部と、該交差配線部の周囲に配置された複
数段のインバータ機能回路からなる遅延回路とを含む試
験用回路を設けてなることを特徴とするものである。上
記遅延回路は、その前半部分に設けられる複数のインバ
ータ回路と、その後半部分に設けられる、活性化信号入
力時にインバータ回路として機能する複数の論理回路と
を含み、該各論理回路の上記活性化信号が、上記交差配
線部の各配線を介して、それぞれ対応する上記インバー
タ回路から供給される構成となっている。
【００１２】上記試験用回路の交差配線部に断線、短絡
等の異常が生じていなければ、活性化信号の供給が正常
に行われ、遅延回路が正常に動作する。したがって、遅
延回路の初段インバータ回路に所定の試験用信号を与え
てから、所定の時間後に、最終段の論理回路出力に所定
のレベル変化が生じる。このレベル変化により交差配線
部に異常の生じていないことが分かる。また、その所要
時間を測定し、遅延回路のゲート段数で割ることによ
り、一段当たりのゲート遅延時間が求められる。一方、
交差配線部に断線、短絡等の異常が生じていれば、上記
活性化信号の供給が正常に行われない。したがって、遅
延回路が正常に動作せず、所定の出力が生じない。これ
により、交差配線部に異常が生じていることが分かる。
等の異常が生じていなければ、活性化信号の供給が正常
に行われ、遅延回路が正常に動作する。したがって、遅
延回路の初段インバータ回路に所定の試験用信号を与え
てから、所定の時間後に、最終段の論理回路出力に所定
のレベル変化が生じる。このレベル変化により交差配線
部に異常の生じていないことが分かる。また、その所要
時間を測定し、遅延回路のゲート段数で割ることによ
り、一段当たりのゲート遅延時間が求められる。一方、
交差配線部に断線、短絡等の異常が生じていれば、上記
活性化信号の供給が正常に行われない。したがって、遅
延回路が正常に動作せず、所定の出力が生じない。これ
により、交差配線部に異常が生じていることが分かる。
【００１３】すなわち、本発明に係る上記試験用回路を
各ＬＳＩに内蔵させることにより、極めて簡単な構成
で、且つ、容易に、チップ単位での、配線部の異常検出
と、ゲート遅延時間の測定が可能になるものである。
各ＬＳＩに内蔵させることにより、極めて簡単な構成
で、且つ、容易に、チップ単位での、配線部の異常検出
と、ゲート遅延時間の測定が可能になるものである。
【００１４】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１５】図１は、本発明に係る半導体集積回路に内
蔵される試験用回路の構成図であり、図１に示す回路が
各ＬＳＩ毎に内蔵される。
蔵される試験用回路の構成図であり、図１に示す回路が
各ＬＳＩ毎に内蔵される。
【００１６】中央部に、それぞれ５本の横方向配線１１
1，…，１１5及び縦方向配線１１6，…，１１10が交差
状に配置された交差配線部１１が設けられる。上記横方
向配線及び縦方向配線は、何れか一方が１層目配線、他
方が２層目配線であり、間に層間絶縁膜を有する。この
交差配線部１１は、半導体集積回路の本来の回路を構成
する１層目配線、層間絶縁膜及び２層目配線の形成時に
同時に形成される。したがって、プロセス異常により本
来の配線部に断線、短絡等の異常が生じていれば、上記
試験用回路部の交差配線部にも同様の異常が生じ、一
方、本来の配線部に異常が生じていなければ、試験用回
路部の交差配線部にも異常が生じないものとなる。
1，…，１１5及び縦方向配線１１6，…，１１10が交差
状に配置された交差配線部１１が設けられる。上記横方
向配線及び縦方向配線は、何れか一方が１層目配線、他
方が２層目配線であり、間に層間絶縁膜を有する。この
交差配線部１１は、半導体集積回路の本来の回路を構成
する１層目配線、層間絶縁膜及び２層目配線の形成時に
同時に形成される。したがって、プロセス異常により本
来の配線部に断線、短絡等の異常が生じていれば、上記
試験用回路部の交差配線部にも同様の異常が生じ、一
方、本来の配線部に異常が生じていなければ、試験用回
路部の交差配線部にも異常が生じないものとなる。
【００１７】上記交差配線部１１の周囲には、１０段の
インバータ回路１２1，…，１２10と、９段の論理積回
路１２11，…，１２19及び１段の否定論理積回路１２20
とから成る遅延回路１２が設けられており、初段インバ
ータ回路１２1の入力は、半導体集積回路の入力端子１
３に、また、最終段の否定論理積回路１２20の出力は半
導体集積回路の出力端子１４に接続されている。
インバータ回路１２1，…，１２10と、９段の論理積回
路１２11，…，１２19及び１段の否定論理積回路１２20
とから成る遅延回路１２が設けられており、初段インバ
ータ回路１２1の入力は、半導体集積回路の入力端子１
３に、また、最終段の否定論理積回路１２20の出力は半
導体集積回路の出力端子１４に接続されている。
【００１８】上記論理積回路１２11，…，１２19及び否
定論理積回路１２20は、それぞれ、“Ｌ”レベル又は
“Ｈ”レベルの活性化信号入力時にインバータ回路とし
て機能するものであり、上記活性化信号は、上記交差配
線部１１の各配線を介して、それぞれ対応するインバー
タ回路１２1，…，１２10から供給される構成となって
いる。例えば、論理積回路１２11の活性化信号（“Ｌ”
レベル）はインバータ回路１２5より供給される。ま
た、論理積回路１２15の活性化信号（“Ｌ”レベル）は
インバータ回路１２1より、論理積回路１２16の活性化
信号（“Ｈ”レベル）はインバータ回路１２10より、更
に、否定論理積回路１２20の活性化信号（“Ｈ”レベ
ル）はインバータ回路１２6より供給される。
定論理積回路１２20は、それぞれ、“Ｌ”レベル又は
“Ｈ”レベルの活性化信号入力時にインバータ回路とし
て機能するものであり、上記活性化信号は、上記交差配
線部１１の各配線を介して、それぞれ対応するインバー
タ回路１２1，…，１２10から供給される構成となって
いる。例えば、論理積回路１２11の活性化信号（“Ｌ”
レベル）はインバータ回路１２5より供給される。ま
た、論理積回路１２15の活性化信号（“Ｌ”レベル）は
インバータ回路１２1より、論理積回路１２16の活性化
信号（“Ｈ”レベル）はインバータ回路１２10より、更
に、否定論理積回路１２20の活性化信号（“Ｈ”レベ
ル）はインバータ回路１２6より供給される。
【００１９】上記試験用回路により試験を行う場合、入
力端子１３に、“Ｌ”レベルから“Ｈ”レベルに変化す
るテスト用信号を入力する。交差配線部１１に断線、短
絡等の異常が無ければ、各論理積回路１２11，…，１２
19及び否定論理積回路１２20に、活性化信号が正常に供
給されるため、出力端子１４の信号出力は、所定時間後
に“Ｌ”レベルに変化する。これにより、交差配線部１
１に配線異常が存在しないこと、従って、本来の回路の
配線部にも断線等の異常が存在しないことが分かる。ま
た、入力端子１３に“Ｈ”レベルの信号を入力してか
ら、出力端子１４の信号出力レベルが“Ｌ”レベルに変
化するまでの所要時間を測定し、これをゲート段数で除
することにより、ゲート一段あたりの遅延時間を求める
ことができる。
力端子１３に、“Ｌ”レベルから“Ｈ”レベルに変化す
るテスト用信号を入力する。交差配線部１１に断線、短
絡等の異常が無ければ、各論理積回路１２11，…，１２
19及び否定論理積回路１２20に、活性化信号が正常に供
給されるため、出力端子１４の信号出力は、所定時間後
に“Ｌ”レベルに変化する。これにより、交差配線部１
１に配線異常が存在しないこと、従って、本来の回路の
配線部にも断線等の異常が存在しないことが分かる。ま
た、入力端子１３に“Ｈ”レベルの信号を入力してか
ら、出力端子１４の信号出力レベルが“Ｌ”レベルに変
化するまでの所要時間を測定し、これをゲート段数で除
することにより、ゲート一段あたりの遅延時間を求める
ことができる。
【００２０】一方、プロセス異常が生じ、段差による断
線、若しくはその他の原因による断線又は層間異常によ
る短絡が生じていた場合は、１又は２以上の活性化信号
が正常に供給されなくなり、遅延回路１２は正常に動作
せず、出力端子１４に所定の出力が得られない。これに
より、配線異常が生じていることが分かる。
線、若しくはその他の原因による断線又は層間異常によ
る短絡が生じていた場合は、１又は２以上の活性化信号
が正常に供給されなくなり、遅延回路１２は正常に動作
せず、出力端子１４に所定の出力が得られない。これに
より、配線異常が生じていることが分かる。
【００２１】図４に試験用回路の他の構成例を示す。
【００２２】中央部に、横方向４本の配線４１1，…，
４１4と縦方向３本の配線４１5，…，４１7とが交差状
に配置された交差配線部４１が設けられる。上記横方向
配線及び縦方向配線は、何れか一方が１層目配線、他方
が２層目配線であり、間に層間絶縁膜を有する。この交
差配線部４１は、半導体集積回路の本来の回路部を構成
する配線部の形成時に同時に形成される。
４１4と縦方向３本の配線４１5，…，４１7とが交差状
に配置された交差配線部４１が設けられる。上記横方向
配線及び縦方向配線は、何れか一方が１層目配線、他方
が２層目配線であり、間に層間絶縁膜を有する。この交
差配線部４１は、半導体集積回路の本来の回路部を構成
する配線部の形成時に同時に形成される。
【００２３】上記交差配線部４１の周囲には、１４段の
インバータ回路４２1，…，４２14と、７段の論理積回
路４２15，…，４２21とから成る遅延回路４２が設けら
れており、初段インバータ回路４２1の入力は半導体集
積回路の入力端子４３に、また、最終段の論理積回路４
２21の出力は半導体集積回路の出力端子４４に接続され
ている。
インバータ回路４２1，…，４２14と、７段の論理積回
路４２15，…，４２21とから成る遅延回路４２が設けら
れており、初段インバータ回路４２1の入力は半導体集
積回路の入力端子４３に、また、最終段の論理積回路４
２21の出力は半導体集積回路の出力端子４４に接続され
ている。
【００２４】上記論理積回路４２15，…，４２21は、そ
れぞれ、“Ｈ”レベルの活性化信号入力時にインバータ
回路として機能するものであり、上記活性化信号は、上
記交差配線部４１の各配線を介して、それぞれ対応する
偶数段目のインバータ回路４２2，…，４２14から供給
される構成となっている。
れぞれ、“Ｈ”レベルの活性化信号入力時にインバータ
回路として機能するものであり、上記活性化信号は、上
記交差配線部４１の各配線を介して、それぞれ対応する
偶数段目のインバータ回路４２2，…，４２14から供給
される構成となっている。
【００２５】上記試験用回路により試験を行う場合、入
力端子４３に、“Ｌ”レベルから“Ｈ”レベルに変化す
るテスト用信号を入力する。交差配線部４１に異常が無
ければ、各論理積回路４２15，…，４２21に活性化信号
が正常に供給されるため、出力端子４４の信号出力は、
所定時間後に“Ｌ”レベルに変化する。これにより、交
差配線部４１に配線異常が存在しないこと、したがっ
て、本来の回路の配線部にも断線等の異常が存在しない
ことが分かる。また、入力端子４３に“Ｈ“レベルの信
号を入力してから、出力端子４４の信号出力レベルが
“Ｌ”レベルに変化するまでの所要時間を測定し、これ
をゲート段数で除することにより、ゲート一段あたりの
遅延時間を求めることができる。一方、プロセス異常が
生じ、段差による断線等又は層間異常による短絡が生じ
ていた場合は、１又は２以上の活性化信号が正常に供給
されなくなり、遅延回路４２は正常に動作せず、出力端
子４４に所定の出力が得られない。これにより、配線異
常が生じていることが分かる。
力端子４３に、“Ｌ”レベルから“Ｈ”レベルに変化す
るテスト用信号を入力する。交差配線部４１に異常が無
ければ、各論理積回路４２15，…，４２21に活性化信号
が正常に供給されるため、出力端子４４の信号出力は、
所定時間後に“Ｌ”レベルに変化する。これにより、交
差配線部４１に配線異常が存在しないこと、したがっ
て、本来の回路の配線部にも断線等の異常が存在しない
ことが分かる。また、入力端子４３に“Ｈ“レベルの信
号を入力してから、出力端子４４の信号出力レベルが
“Ｌ”レベルに変化するまでの所要時間を測定し、これ
をゲート段数で除することにより、ゲート一段あたりの
遅延時間を求めることができる。一方、プロセス異常が
生じ、段差による断線等又は層間異常による短絡が生じ
ていた場合は、１又は２以上の活性化信号が正常に供給
されなくなり、遅延回路４２は正常に動作せず、出力端
子４４に所定の出力が得られない。これにより、配線異
常が生じていることが分かる。
【００２６】上記実施形態は何れも２層配線の例であっ
たが、本来の回路部が３層以上の多層配線で形成される
ものにおいては、試験用回路の交差配線部も同一工程を
用いて３層以上に形成する。
たが、本来の回路部が３層以上の多層配線で形成される
ものにおいては、試験用回路の交差配線部も同一工程を
用いて３層以上に形成する。
【００２７】また、交差配線部の配線の本数、及びイン
バータ回路、論理積回路（否定論理積回路）の段数は、
適宜任意の値に設定することができる。
バータ回路、論理積回路（否定論理積回路）の段数は、
適宜任意の値に設定することができる。
【００２８】図５は、図４の構成に於いて、活性化信号
の切り換え回路を設け、出力端子４４と入力端子４３を
接続してリングオシレータとして動作させることを可能
とした場合の構成図である。５１及び５２は、アナログ
スイッチであり、アナログスイッチ５１は制御入力（ｉ
ｎ）＝Ｈでオンとなり、アナログスイッチ５２は制御入
力（ｉｎ）＝Ｌでオンとなる。
の切り換え回路を設け、出力端子４４と入力端子４３を
接続してリングオシレータとして動作させることを可能
とした場合の構成図である。５１及び５２は、アナログ
スイッチであり、アナログスイッチ５１は制御入力（ｉ
ｎ）＝Ｈでオンとなり、アナログスイッチ５２は制御入
力（ｉｎ）＝Ｌでオンとなる。
【００２９】交差配線部に異常が無ければ、リングオシ
レータは正常に動作し、出力端子に発振信号が得られ
る。また、その周期を測定することによりゲート遅延時
間を求めることができる。
レータは正常に動作し、出力端子に発振信号が得られ
る。また、その周期を測定することによりゲート遅延時
間を求めることができる。
【００３０】
【発明の効果】本発明を用いることにより、大幅な回路
増加をすることなく、通常は検出するために多大な労力
と高価な検査装置を使用しなければならないウェハ製造
時のプロセス起因による配線の断線・短絡故障を容易に
検出することが可能となるだけでなく、プロセスの特性
起因による内部遅延時間の測定・評価をＬＳＩチップ個
別に実施することが可能となる。
増加をすることなく、通常は検出するために多大な労力
と高価な検査装置を使用しなければならないウェハ製造
時のプロセス起因による配線の断線・短絡故障を容易に
検出することが可能となるだけでなく、プロセスの特性
起因による内部遅延時間の測定・評価をＬＳＩチップ個
別に実施することが可能となる。
【００３１】今後、ますます高集積化、微細化されるＬ
ＳＩ配線の微細化、多層化に対して本発明の小規模な回
路を付加するだけで、容易に、配線に使用する材質、層
数によらずＬＳＩチップを個別に評価・判定を行うこと
を可能とする。
ＳＩ配線の微細化、多層化に対して本発明の小規模な回
路を付加するだけで、容易に、配線に使用する材質、層
数によらずＬＳＩチップを個別に評価・判定を行うこと
を可能とする。
【００３２】図６は通常テスト項目を示すフローチャー
トである。上記の通常テスト項目において、のロジッ
ク部機能テストは、回路の機能動作を確認するために行
うものであり、のＡＣテストは、ＬＳＩのＡＣ仕様を
満足することを確認するものである。
トである。上記の通常テスト項目において、のロジッ
ク部機能テストは、回路の機能動作を確認するために行
うものであり、のＡＣテストは、ＬＳＩのＡＣ仕様を
満足することを確認するものである。
【００３３】ますます高速化するＬＳＩのＡＣ仕様を出
荷検査時に検査するためには、量産用として、高機能な
検査装置を準備する必要がある。大規模、高速デバイス
の検査に用いられる高機能な検査装置（テスタ）は、従
来のテスタに比較して非常に高価なものになってきてい
るため、量産用に大量に購入した場合の設備投資は膨大
なものとなってしまう。
荷検査時に検査するためには、量産用として、高機能な
検査装置を準備する必要がある。大規模、高速デバイス
の検査に用いられる高機能な検査装置（テスタ）は、従
来のテスタに比較して非常に高価なものになってきてい
るため、量産用に大量に購入した場合の設備投資は膨大
なものとなってしまう。
【００３４】従って、ＡＣ仕様テストを、チップ上に搭
載されたテスト用回路の特性（遅延）検査で代用するこ
とにより、新規に高機能・高価なテスタを購入すること
なく既存の従来テスタで検査を行うことができるだけで
なく、出荷検査のＡＣ仕様テストを省略することが可能
となるため、テスト時間の短縮をはかることができる。
載されたテスト用回路の特性（遅延）検査で代用するこ
とにより、新規に高機能・高価なテスタを購入すること
なく既存の従来テスタで検査を行うことができるだけで
なく、出荷検査のＡＣ仕様テストを省略することが可能
となるため、テスト時間の短縮をはかることができる。
【００３５】更に、特性検査用回路の動作を確認するこ
とにより、プロセス起因の配線トラブル、メタルのエッ
チング不良によるショート、段差での断線があった場合
には、ＬＳＩ内部の機能検査を詳細に行うことなく容易
に不良判定を行うことを可能とすることができる。
とにより、プロセス起因の配線トラブル、メタルのエッ
チング不良によるショート、段差での断線があった場合
には、ＬＳＩ内部の機能検査を詳細に行うことなく容易
に不良判定を行うことを可能とすることができる。
【図１】本発明に係る半導体集積回路に内蔵される試験
用回路の構成図である。
用回路の構成図である。
【図２】モニタチップが形成されたＬＳＩウェハの平面
図である。
図である。
【図３】従来の半導体集積回路に内蔵されるゲート遅延
時間測定用試験回路の構成図である。
時間測定用試験回路の構成図である。
【図４】本発明に係る半導体集積回路に内蔵される試験
用回路の他の例の構成図である。
用回路の他の例の構成図である。
【図５】本発明に係る半導体集積回路に内蔵される試験
用回路の更に他の例の構成図である。
用回路の更に他の例の構成図である。
【図６】通常テスト項目を示すフローチャートである。
１１ 交差配線部 １１1，…，１１5 横方向配線 １１6，…，１１10 縦方向配線 １２ 遅延回路 １２1，…，１２10 インバータ回路 １２11，…，１２19 論理積回路 １２20 否定論理積回路 １３ 入力端子 １４ 出力端子 ４１ 交差配線部 ４１1，…，４１4 横方向配線 ４１5，…，４１7 縦方向配線 ４２ 遅延回路 ４２1，…，４２14 インバータ回路 ４２15，…，４２21 論理積回路 ４３ 入力端子 ４４ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G01R 31/28 H01L 21/66 H01L 21/822
Claims (2)
- 【請求項１】 交差配線部と、該交差配線部の周囲に配
置された複数段のインバータ機能回路からなる遅延回路
とを含む試験用回路であって、上記遅延回路は、その前
半部分に設けられる複数のインバータ回路と、その後半
部分に設けられる、活性化信号入力時にインバータ回路
として機能する複数の論理回路とを含み、上記後半部分
に設けられる複数の論理回路を構成する各論理回路の上
記活性化信号が、それぞれ、上記交差配線部の各配線を
介して、それぞれ対応する上記前半部分のインバータ回
路から供給される試験用回路を設けて成ることを特徴と
する半導体集積回路。 - 【請求項２】 上記後半部分の各論理回路に上記活性化
信号を供給する上記前半部分のインバータ回路を切り換
える活性化信号切り換え回路を設けて成ることを特徴と
ずる、請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05438296A JP3167916B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05438296A JP3167916B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246474A JPH09246474A (ja) | 1997-09-19 |
| JP3167916B2 true JP3167916B2 (ja) | 2001-05-21 |
Family
ID=12969144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05438296A Expired - Fee Related JP3167916B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167916B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5320310B2 (ja) * | 2010-01-15 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 半導体製造検査装置と半導体装置 |
-
1996
- 1996-03-12 JP JP05438296A patent/JP3167916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246474A (ja) | 1997-09-19 |
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