JPH0590362A - 半導体ウエハの検査構造 - Google Patents
半導体ウエハの検査構造Info
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- JPH0590362A JPH0590362A JP27457691A JP27457691A JPH0590362A JP H0590362 A JPH0590362 A JP H0590362A JP 27457691 A JP27457691 A JP 27457691A JP 27457691 A JP27457691 A JP 27457691A JP H0590362 A JPH0590362 A JP H0590362A
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- JP
- Japan
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- chip
- test
- semiconductor wafer
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Abstract
(57)【要約】 （修正有）
【目的】 この発明の目的は、特別の装置を用いずに、
半導体チップの特性を正確に検査するとともに、チップ
を傷つけたりしない検査構造を提供することである。 【構成】 半導体ウエハｗに、多数のチップ１を形成す
るとともに、ウエハの端でチップサイズに満たない領域
に、テスト回路３を配線したテストチップエリヤを形成
する。そして、各チップ間に形成されるスクライビング
エリヤ８に、各チップの回路とテスト回路とを接続する
配線９を施している。
半導体チップの特性を正確に検査するとともに、チップ
を傷つけたりしない検査構造を提供することである。 【構成】 半導体ウエハｗに、多数のチップ１を形成す
るとともに、ウエハの端でチップサイズに満たない領域
に、テスト回路３を配線したテストチップエリヤを形成
する。そして、各チップ間に形成されるスクライビング
エリヤ８に、各チップの回路とテスト回路とを接続する
配線９を施している。
Description
【０００１】
【産業上の利用分野】この発明は、半導体ウエハに形成
されるチップの回路構造が、正常に機能するかどうかを
検査する検査構造に関する。
されるチップの回路構造が、正常に機能するかどうかを
検査する検査構造に関する。
【０００２】
【従来の技術】半導体チップの検査をするのに、プロー
バーが従来から知られている。このプローバーは、半導
体チップに形成したプローブパッドにプローブを立て
て、その半導体チップの特性検査をするようにしたもの
である。また、別の方法として、例えば、半導体チップ
をパッケージングした後に、その端子に所定の回路を接
続して、その特性を検査する方法もある。
バーが従来から知られている。このプローバーは、半導
体チップに形成したプローブパッドにプローブを立て
て、その半導体チップの特性検査をするようにしたもの
である。また、別の方法として、例えば、半導体チップ
をパッケージングした後に、その端子に所定の回路を接
続して、その特性を検査する方法もある。
【０００３】
【発明が解決しようとする課題】上記のようにしたプロ
ーバーでは、プローブパッドにプローブを立てるとき
に、その押しつけ力で電圧が変化することがある。この
ように電圧が変化してしまえば、当然のこととして、正
確な検査ができなくなるという問題が発生する。また、
プローブを立てるときに、その押しつけ力を強くし過ぎ
ると、そのプローブパッドに傷をつけたりするが、その
傷のために、半導体チップの特性などが変化してしまう
という問題もあった。
ーバーでは、プローブパッドにプローブを立てるとき
に、その押しつけ力で電圧が変化することがある。この
ように電圧が変化してしまえば、当然のこととして、正
確な検査ができなくなるという問題が発生する。また、
プローブを立てるときに、その押しつけ力を強くし過ぎ
ると、そのプローブパッドに傷をつけたりするが、その
傷のために、半導体チップの特性などが変化してしまう
という問題もあった。
【０００４】さらに、パッケージング後に検査をする方
法では、検査後の結果が不良と出たりすると、そのパッ
ケージまでも廃棄しなければならない。しかし、ＩＣで
はこのパッケージが相対的にかなり高価なので、この段
階で不良率が上がると、製造コストが極端に上昇してし
まうという問題があった。この発明の目的は、チップの
特性を正確に検査できるとともに、チップを傷つけたり
しない検査構造を提供することである。
法では、検査後の結果が不良と出たりすると、そのパッ
ケージまでも廃棄しなければならない。しかし、ＩＣで
はこのパッケージが相対的にかなり高価なので、この段
階で不良率が上がると、製造コストが極端に上昇してし
まうという問題があった。この発明の目的は、チップの
特性を正確に検査できるとともに、チップを傷つけたり
しない検査構造を提供することである。
【０００５】
【課題を解決するための手段】この発明は、半導体ウエ
ハに多数のチップを形成するとともに、ウエハの端部で
チップサイズに満たない領域に、テスト回路を配線した
テストチップエリヤを形成し、しかも、各チップ間に形
成されるスクライビングエリヤに、各チップの回路とテ
スト回路とを接続する配線を施した点に特徴を有する。
ハに多数のチップを形成するとともに、ウエハの端部で
チップサイズに満たない領域に、テスト回路を配線した
テストチップエリヤを形成し、しかも、各チップ間に形
成されるスクライビングエリヤに、各チップの回路とテ
スト回路とを接続する配線を施した点に特徴を有する。
【０００６】
【作用】この発明は、上記のように構成したので、テス
ト回路を駆動すれば、一枚のウエハの各チップの特性を
検査できる。
ト回路を駆動すれば、一枚のウエハの各チップの特性を
検査できる。
【０００７】
【発明の効果】この発明の半導体ウエハの検査構造によ
れば、従来のようにプローブなどを半導体チップのパッ
ドに押しつける必要がないので、検査過程で半導体チッ
プの回路を傷つけたりしない。また、プローブの押しつ
け力によって半導体チップの特性が変化するといった問
題も一切発生せず、常に、正確な検査が可能になる。ま
た、当然のこととして、パッケージング前の検査が可能
なので、相対的に高価なパッケージを廃棄するようなこ
ともなくなる。さらに、スクライビングエリヤを利用し
て配線を施しているので、この配線のために特別のエリ
ヤを設ける必要がなく、それだけ既存の半導体ウエハを
そのまま使えるし、検査のための特別な装置を用いなく
てもよいことになる。しかも、半導体ウエハの各チップ
に配線を形成する過程で、上記テスト回路やスクライビ
ングエリヤの配線も同時に形成できるので、これらテス
ト回路や配線などを形成するための、特別の工程を経な
くてもよいことになる。
れば、従来のようにプローブなどを半導体チップのパッ
ドに押しつける必要がないので、検査過程で半導体チッ
プの回路を傷つけたりしない。また、プローブの押しつ
け力によって半導体チップの特性が変化するといった問
題も一切発生せず、常に、正確な検査が可能になる。ま
た、当然のこととして、パッケージング前の検査が可能
なので、相対的に高価なパッケージを廃棄するようなこ
ともなくなる。さらに、スクライビングエリヤを利用し
て配線を施しているので、この配線のために特別のエリ
ヤを設ける必要がなく、それだけ既存の半導体ウエハを
そのまま使えるし、検査のための特別な装置を用いなく
てもよいことになる。しかも、半導体ウエハの各チップ
に配線を形成する過程で、上記テスト回路やスクライビ
ングエリヤの配線も同時に形成できるので、これらテス
ト回路や配線などを形成するための、特別の工程を経な
くてもよいことになる。
【０００８】
【実施例】図１〜図３は第１実施例を示すもので、図１
はダイシングする前の半導体ウエハｗを示す。この半導
体ウエハｗにおいて、チップ１を区画するとともに、こ
のチップ１のサイズに満たない領域にテストチップエリ
ヤ２を区画し、このエリヤ２にテスト回路３を配線して
いる。このテスト回路３は、図２に示すように、入力部
４と、この入力部４からの信号を受けるデコーダ部５
と、このデコーダ部５の出力信号を出力する信号出力部
６と、検査結果を出力する検査結果出力部７とからな
る。
はダイシングする前の半導体ウエハｗを示す。この半導
体ウエハｗにおいて、チップ１を区画するとともに、こ
のチップ１のサイズに満たない領域にテストチップエリ
ヤ２を区画し、このエリヤ２にテスト回路３を配線して
いる。このテスト回路３は、図２に示すように、入力部
４と、この入力部４からの信号を受けるデコーダ部５
と、このデコーダ部５の出力信号を出力する信号出力部
６と、検査結果を出力する検査結果出力部７とからな
る。
【０００９】そして、上記信号出力部６と検査結果出力
部７とは、スクライビングエリヤ８に施した配線９を介
して接続している。つまり、半導体ウエハｗにマトリッ
クス状に配置された各チップ１間にスクライビングエリ
ヤ８が形成されるが、このスクライビングエリヤ８を利
用して、配線９を施している。したがって、この配線９
は、当然のこととして、マトリックス状に配置され、行
方向の配線９ａと列方向の配線９ｂとからなる。
部７とは、スクライビングエリヤ８に施した配線９を介
して接続している。つまり、半導体ウエハｗにマトリッ
クス状に配置された各チップ１間にスクライビングエリ
ヤ８が形成されるが、このスクライビングエリヤ８を利
用して、配線９を施している。したがって、この配線９
は、当然のこととして、マトリックス状に配置され、行
方向の配線９ａと列方向の配線９ｂとからなる。
【００１０】上記信号出力部６は、テストパターン信号
と行列信号とを出力する。そして、この信号出力部６
は、上記マトリックスの行方向に信号を出力する行信号
出力部６ａと、列方向に信号を出力する列信号出力部６
ｂとからなる。また、半導体ウエハｗの各チップ１のピ
ンには、上記配線９に接続した行列認識素子１０を接続
している。この行列認識素子１０は、上記信号出力部６
からの信号を、各チップ１のピンに入力させるものであ
る。
と行列信号とを出力する。そして、この信号出力部６
は、上記マトリックスの行方向に信号を出力する行信号
出力部６ａと、列方向に信号を出力する列信号出力部６
ｂとからなる。また、半導体ウエハｗの各チップ１のピ
ンには、上記配線９に接続した行列認識素子１０を接続
している。この行列認識素子１０は、上記信号出力部６
からの信号を、各チップ１のピンに入力させるものであ
る。
【００１１】なお、半導体ウエハｗの各チップに配線を
形成する過程で、上記テスト回路３やスクライビングエ
リヤ８内の配線９を同時に形成できるので、テスト回路
３や配線９を形成するのに、特別な工程を必要としな
い。
形成する過程で、上記テスト回路３やスクライビングエ
リヤ８内の配線９を同時に形成できるので、テスト回路
３や配線９を形成するのに、特別な工程を必要としな
い。
【００１２】次に、この第１実施例の作用を説明する。
まず、入力部４にテストパターン信号を入力すると、デ
コーダ部５で信号を変換するとともに、行信号出力部６
ａ及び列信号出力部６ｂから信号を出力する。この行列
信号出力部から信号が出力されることによって、その行
列番号に相当する行列認識素子１０がその信号を認識し
て、マトリックス状に配置された特定のチップ１の各ピ
ンにテストパターン信号を入力する。
まず、入力部４にテストパターン信号を入力すると、デ
コーダ部５で信号を変換するとともに、行信号出力部６
ａ及び列信号出力部６ｂから信号を出力する。この行列
信号出力部から信号が出力されることによって、その行
列番号に相当する行列認識素子１０がその信号を認識し
て、マトリックス状に配置された特定のチップ１の各ピ
ンにテストパターン信号を入力する。
【００１３】特定のチップ１の各ピンに信号が入力すれ
ば、そのチップが正常に機能しているかどうかが、検査
結果出力部７から出力される。この検査結果出力部７か
らの出力信号によって、行列上のどのチップが不良かを
判定し、半導体ウエハｗをダイシングした後に、その不
良チップを取り除く。
ば、そのチップが正常に機能しているかどうかが、検査
結果出力部７から出力される。この検査結果出力部７か
らの出力信号によって、行列上のどのチップが不良かを
判定し、半導体ウエハｗをダイシングした後に、その不
良チップを取り除く。
【００１４】次に、図４に示した第２実施例は、第１実
施例と同様に、チップ１のサイズに満たない領域にテス
トチップエリヤ２を形成し、このエリヤ２にテスト回路
１１を配線しているが、このテスト回路１１は、テスト
パターン信号と行列信号とを出力する。そして、半導体
ウエハｗのマトリックス状のスクライビングエリヤ８に
は、配線１２を施すとともに、これら配線には、行認識
素子１３と列認識素子１４とを接続している。また、上
記各列認識素子１４のそれぞれは、チップ１の各ピンに
接続され、それらピンにテスト回路１１からの信号が入
力する。
施例と同様に、チップ１のサイズに満たない領域にテス
トチップエリヤ２を形成し、このエリヤ２にテスト回路
１１を配線しているが、このテスト回路１１は、テスト
パターン信号と行列信号とを出力する。そして、半導体
ウエハｗのマトリックス状のスクライビングエリヤ８に
は、配線１２を施すとともに、これら配線には、行認識
素子１３と列認識素子１４とを接続している。また、上
記各列認識素子１４のそれぞれは、チップ１の各ピンに
接続され、それらピンにテスト回路１１からの信号が入
力する。
【００１５】さらに、上記テスト回路１１は、それに行
列認識素子１３、１４からの信号がフィードバックさ
れ、各チップ１が正常に機能しているかどうかを判定す
るようにしている。なお、この第２実施例の場合にも、
半導体ウエハｗの各チップに配線を形成する過程で、上
記テスト回路１１などを同時に形成できるので、それら
を形成するための特別な工程を必要としない。
列認識素子１３、１４からの信号がフィードバックさ
れ、各チップ１が正常に機能しているかどうかを判定す
るようにしている。なお、この第２実施例の場合にも、
半導体ウエハｗの各チップに配線を形成する過程で、上
記テスト回路１１などを同時に形成できるので、それら
を形成するための特別な工程を必要としない。
【００１６】次に、この第２実施例の作用を説明する。
テスト回路１１からテストパターン信号と行列信号が出
力されると、行認識素子１３が行番号を認識するととも
に、列認識素子１４も列信号を認識する。これによっ
て、行列状に配置されたチップ１が特定され、その特定
されたチップ１の各ピンにテストパターン信号が入力す
る。そして、テストパターン信号が入力した特定のチッ
プ１が、正常に機能しているかどうかの信号が、テスト
回路１１にフィードバックされる。
テスト回路１１からテストパターン信号と行列信号が出
力されると、行認識素子１３が行番号を認識するととも
に、列認識素子１４も列信号を認識する。これによっ
て、行列状に配置されたチップ１が特定され、その特定
されたチップ１の各ピンにテストパターン信号が入力す
る。そして、テストパターン信号が入力した特定のチッ
プ１が、正常に機能しているかどうかの信号が、テスト
回路１１にフィードバックされる。
【００１７】上記した第１、２実施例のいずれの場合に
も、従来のようにプローブなどを半導体チップのパッド
に押しつける必要がないので、検査過程で半導体チップ
１の回路を傷つけたりしない。また、プローブの押しつ
け力によって半導体チップの特性が変化するといった問
題も一切発生せず、常に、正確な検査が可能になる。ま
た、当然のこととして、パッケージング前の検査が可能
なので、相対的に高価なパッケージを廃棄するようなこ
ともなくなる。
も、従来のようにプローブなどを半導体チップのパッド
に押しつける必要がないので、検査過程で半導体チップ
１の回路を傷つけたりしない。また、プローブの押しつ
け力によって半導体チップの特性が変化するといった問
題も一切発生せず、常に、正確な検査が可能になる。ま
た、当然のこととして、パッケージング前の検査が可能
なので、相対的に高価なパッケージを廃棄するようなこ
ともなくなる。
【００１８】さらに、チップサイズに満たない領域やス
クライビングエリヤ８を利用してテスト回路３、１１や
配線９、１２を施しているので、それらのために特別の
エリヤを設ける必要がなく、それだけ既存の半導体ウエ
ハをそのまま使えるし、検査のための特別な装置を用い
なくてもよいことになる。しかも、半導体ウエハの各チ
ップに配線を形成する過程で、上記テスト回路３、１１
やスクライビングエリヤ８の配線９、１２も同時に形成
できるので、これらテスト回路や配線などを形成するた
めの、特別の工程を経なくてもよいことになる。
クライビングエリヤ８を利用してテスト回路３、１１や
配線９、１２を施しているので、それらのために特別の
エリヤを設ける必要がなく、それだけ既存の半導体ウエ
ハをそのまま使えるし、検査のための特別な装置を用い
なくてもよいことになる。しかも、半導体ウエハの各チ
ップに配線を形成する過程で、上記テスト回路３、１１
やスクライビングエリヤ８の配線９、１２も同時に形成
できるので、これらテスト回路や配線などを形成するた
めの、特別の工程を経なくてもよいことになる。
【図１】第１実施例の半導体ウエハの平面図である。
【図２】第１実施例の半導体ウエハの要部の拡大平面図
である。
である。
【図３】第１実施例の行列認識素子とチップとの関係を
示した説明図である。
示した説明図である。
【図４】第２実施例の半導体ウエハの要部拡大平面図で
ある。 ｗ 半導体ウエハ １ チップ ２ テストチップエリヤ ３ テスト回路 ８ スクライビングエリヤ ９ 配線 １１ テスト回路 １２ 配線
ある。 ｗ 半導体ウエハ １ チップ ２ テストチップエリヤ ３ テスト回路 ８ スクライビングエリヤ ９ 配線 １１ テスト回路 １２ 配線
Claims (1)
- 【請求項１】 半導体ウエハに多数のチップを形成する
とともに、ウエハの端部でチップサイズに満たない領域
に、テスト回路を配線したテストチップエリヤを形成
し、しかも、各チップ間に形成されるスクライビングエ
リヤに、各チップの回路と上記テスト回路とを接続する
配線を施してなる半導体ウエハの検査構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457691A JPH0590362A (ja) | 1991-09-26 | 1991-09-26 | 半導体ウエハの検査構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457691A JPH0590362A (ja) | 1991-09-26 | 1991-09-26 | 半導体ウエハの検査構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590362A true JPH0590362A (ja) | 1993-04-09 |
Family
ID=17543670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27457691A Pending JPH0590362A (ja) | 1991-09-26 | 1991-09-26 | 半導体ウエハの検査構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340823B1 (en) | 1998-07-17 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JPH02301150A (ja) * | 1989-05-15 | 1990-12-13 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
-
1991
- 1991-09-26 JP JP27457691A patent/JPH0590362A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JPH02301150A (ja) * | 1989-05-15 | 1990-12-13 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340823B1 (en) | 1998-07-17 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
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