JPS62243335A - 半導体チツプの検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体ウェハ上に形成されたチップの動作の良
否を判定する半導体チップの検査方法に関するものであ
る。

従来の技術 半導体ウェハ上に形成されたチップを検査するには、従
来、各チップを順番に１つずつ針を接続し、この針を通
じての信号の入出力により良否を判断してきた。壕だ、
チップの入出力の端子数が少ない場合は複数のウェハ上
の各々１チツプを同１枚のウェハ全体を良否判定するの
に、１チツプ判定時間にチップ数を掛けた時間を要する
。例えば１枚のウェハ上に３００チツプが配置されてい
ると、１チツプの良否判定時間が１０秒かかる場合、１
ウエハの良否判定時間は３０００秒と非常に長い時間型
する。

本発明は、この良否判定時間の短縮を図ることを目的と
するものである。

問題点を解決するための手段 本発明は、上述の問題点を解消するもので、要約するに
、多数の被検査チップを整列配置した半３　・・ 導体ウェハに対して、前記被検査チップの所定の各信号
端子部に接触するための各電極部を前記被検査チップの
整列に沿って並列してそなえるとともに、前記並列各電
極部にテスト用回路および前記被検査チップに同一機能
でなる標準要素部とを結合してそなえた並列チップ検査
用ヘッドを当接させて、前記被検査チップの複数を並列
して良否判定をなす半導体チップの検査方法である。

作　　用 本発明によると、評価用半導体ウェハ内の全チップまた
は多数のチップを並列的に一括して検査することができ
るので、単位の半導体ウェハの良否判定のだめの検査時
間が大幅に短縮される。

実施例 第１図は本発明の実施例に使用する並列チップ検査用ヘ
ッドを半導体ウェハで形成したものの同ウェハの平面概
略図である。１（斜線部）は被検査チップと同一機能回
路で構成されている標準チップである。標準チップ１は
ウェハ内に１個から、１０個位と数はあまり多くない。

標準チップ１以外の残りの部分２は並列テストのだめの
電極部を配置するチップ部である。この部分に配設され
た電極部が評価用半導体ウェノ・の被検査チップと１対
１に接触して、同チップにデータを入力し同チップから
の出力値を標準チップ出力結果と比較して同一値かどう
かで良品チップかどうか判定する。

なお、標準チップには電極部を配設しないから、標準チ
ップ１と対向する位置のウェハ部分は被検査チップを形
成しても評価できない。従ってずらして２度目の評価で
この部分のチップの良否を判定するか、アライメント・
マーク等の評価チップ以外のパターンやテストトランジ
スタ等を形成に利用する必要がある。

標準チップ１と並列テストチップ部分２との配置は９種
々のやり方があるが、第１図はその一例で２列ごとにウ
ェハの中心列部に標準チップ１を数個配置している。単
位の標準チップ１の並列テストヘッド上の数は、被検査
チップの動作速度にも依存するが、単位の標準チップ１
の出力が複数℃並列テストチップに入力されて伝搬遅延
を生じ６　ベージ るとき、その遅延時間が動作サイクルより十分短くなる
ように、接続する並列テストのだめの被検査チップ数を
制限する必要がある。

標準チップ１と並列テストのだめのテスト用回路とへの
入力又は入出力ピンにはウェハの外部より外部端子３を
通じて入力信号を加える。

標準チップ１の出力は第１図では２列にならんだ並列テ
ストのだめのチップ部２に同時に出力される。第２図に
示すように並列テストヘッド用ウェハ４と評価用ウェハ
６は重ねられる。評価用ウェハ上の入出力用の端子やボ
ンディング・パット６は並列テストヘッド用ウェハ上の
並列テストのだめのチップ部２の入出力端子であるバン
プ７と電気的に接触している。

第３図は並列テストヘッド上の標準チップ部１および並
列テストのだめのチップ部２に配設される機能要素部８
およびテスト用回路９、さらに、評価用ウェハ６上の被
検査チップ内の機能要素部１０とそれら各部への外部入
力等の制御系のプロ゛ルり間の信号線接続関係をあられ
すブロック図で６　　・− ある。外部入力は、外部入力手段１１により、バッファ
１２、配線１３を通じて標準チップの機能要素部８と並
列テストチップ部のテスト用回路９とに同時に入力され
る。同様に外部入出力は、同外部入力手段１１により、
バッファ１３、配線１４を通じて標準チップ部の機能要
素部８と並列テストチップ部のテスト用回路９に入出力
する。外部入出力コントローラ１６により、コントロー
ル信号は配線１６を通して人出力バッフ７１３と並列テ
ストチップ部のテスト用回路９に入力され、同テスト用
回路９内のバッファやコンパレータの状態を制御する。

評価ウェハ上チップ内の機能要素部１ｏの入力、出力、
入出力は、それぞれ、接続経路１７，１８．１９を通じ
て並列テストチップ部のテスト用回路９に接続されてい
る。標準チップの機能要素部８の出力及び入出力は配線
２２゜１４を通じて並列テストチップ部のテスト用回路
９に結合されている。

他方、並列テストチ、ンプ部のテスト用回路９で７　べ
−７・′ 価チップ内の機能要素部１ｏの入出力信号とを配線１４
．経路１９を通じて入出力し、その値をテスト用回路９
内のコンパレータで比較し、その結果が不一致々ら内部
フラグを例えば、情報レベルａ１”にセットする。この
フラグはテスト終了後配線２ｏを通じて外部フラグ出力
２）に出力する。

１サイクル外部より入力しコンパレータで比較をした後
フラグに１個でも情報レベル“１″がセットされていれ
ばその評価チップは不良品で、フラグが全くセットされ
てい々ければ良品となる。

これと同様に並列テストチップ部のテスト用回路９では
標準チップ部の機能要素部８の出力信号と評価チップ内
の機能要素部１０の出力信号とを配線２２．配線１日を
通じて、テスト用回路９内のコンパレータで比較し、そ
の結果が不一致なら内部フラグを情報′°１”にセット
する。このフラグ結果は外部出力され上記入出力信号の
場合と同様にチェックし良品、不良品の判定を行う。

第４図に並列テストチップ部のテスト用回路９の主なブ
ロックとその周辺の接続を示しその動作を詳細に述べる
。標準チップ内の機能要素部８と評価ウェハ上チップ内
の機能回路部１０は、ウェハ内のチップ配線及びチップ
と配線間の接続コンタクトの２点を除いて、同一のレイ
アウト・パターンである。

勿論、標準チップ内の機能要素部８と評価ウェハ上チッ
プ内の機能要素部１ｏとは、上記のように大部分同一レ
イアウト・パターンである必要は無く、同じ動作をすれ
ば良い。しかし上記のように殆んどのレイアウト・パタ
ーンが同一の場合並列テストヘッド用ウェハを試作する
フォトマスクを作製する際、標準チップ部分は評価ウェ
ハのフォトマスク用レティクルと共有できる長所がある
。

第４図の並列テストチップ内のテスト用回路９は入力バ
ッファ２３５人出力バッファ２４．入出力コンパレータ
２６．出力コンパレータ２６．フラッグ２７の６ブロツ
ク及びブロック間配線、外部への配線を主として構成さ
れている。外部入力９　　ｔ＜−ノ バッファ２３に入力した信号は駆動能力を上げ並列テス
トチップ上の配線バットから評価ウエノ１上チップのバ
ンプの経路２９を通して入力される。

配線２８は標準チップ８０入力にも接続して、標準チッ
プ８と評価ウェハ上チップ１０の対応する端子には同じ
入力が印加される。

外部からの入出力信号はバッファに入力された後、配線
３ｏを通り標準チップ８と並列テストチップのバッファ
２４に入力される。バッファ２４に入力した信号は経路
２９と同じように経路３１を通り評価ウェノ・上チップ
１ｏに印加される。配線３ｏは入出力信号が通り、出力
信号時は標準チップ８からの出力がコンパレータ２６に
入力される。その際、バッファ２４の出力経路３１は外
部からのコントローラからの配線３２の入力のため高イ
ンピーダンスになって、評価ウエノ・上チップの入出力
端子よりの出力は経路３１を通りコンパレータ２５に入
力される。コンパレータ２６は外、部のコントローラか
ら配置１Ｊ３３を通してコントロール信号が入力され、
この信号はコンパレータを１０　　　。

動かすか、動作しないかを決める。標準チップ８と評価
ウェノ・上チップ１０の信号は配線３０及び経路３１を
通りコンパレータ２６に入力され、両者が同じ値かどう
かを比較し異っていれば配線３４を通じてフラグに情報
レベル″１′″をセットする。

コンパレータ２６はコンパレータ２５　ト同一　（７）
働きをする。す々わち、配線４０と経路３６を通り標準
チップと評価ウェノ・上チップ１０の出力信号はコンパ
レータ２６に入力し、両者が同じ値かどうかを比較し異
っていれば配線３７を通じてフラグに情報″１”をセッ
トする。配線３６よりコン・くレータ２６の比較をコン
トロールする信号を入力する。フラグ２７はコンパレー
タの数だけピット数を持ち、外部からフラグの出力を命
令する信号を配線３Ｂよりフラグ２７に印加し、各コン
ｉくレータの比較結果を配線３９を通じて外部に出力す
る。その出力結果で全ピットが情報レベルａＯ″ならば
良品、いずれか１ビツトでも情報レベル″１１＋なら不
良品となる。不良品はどのビットが情報レベル″１”に
セットしているかで、どのコンｉくレ−１１、、。

りで不一致が発生したか検出できる。

発明の効果 本発明の半導体チップの検査方法によれば、半導体ウェ
ハ上に形成した多数個のチップを一回のテストサイクル
で並列テストチップ部の数だけ同時に良否判定できる。

そのだめ従来の検査方法に比べ数十分の１から数百分の
１の短時間で単位のウェハの良否判定が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例を示す並列チップ検査用ヘッ
ドの半導体ウェハの平面概略図、第２図は並列チップ検
査用ヘッド用ウェノ・と評価用ウェハとを接触した断面
図、第３図は並列テストヘッド用ウェハの標準チップ、
並列テストチップ評価ウェハ上チップに配設される各機
能要素部２回路間の信号線接続関係をあられすブロック
図、第４図は並列テスト測定法の動作を説明するための
並列テストチップ内の主な回路ブロック図である。 １・・・・・・標準チップ部、２・・・・・・並列テス
トのだめの電極部配置チップ部、１２，１３．２３〜２
４・・・・・・バッファ、１１・・・・・・外部入力手
段、１５・・・・・・外部入出力コントローラ、８・・
・・・・標準チップ部内機能要素部、９・・・・・・並
列テストチップ部内テスト用回路、１０・・・・・・評
価ウェハ上チップ部内機能要素部。

Claims (2)

【特許請求の範囲】
1. （１）多数の被検査チップを整列配置した半導体ウェハ
   に対して、前記被検査チップの所定の各信号端子部に接
   触するための各電極部を前記被検査チップの整列に沿っ
   て並列してそなえるとともに前記並列各電極部にテスト
   用回路および前記被検査チップに同一機能でなる標準要
   素部とを結合してそなえた並列チップ検査用ヘッドを当
   接させて、前記被検査チップの複数を並列して良否判定
   をなす半導体チップの検査方法。
2. （２）並列チップ検査用ヘッドが半導体基板に集積回路
   形成されたものでなる特許請求の範囲第１項記載の半導
   体チップの検査方法。