JPS6197941A - 半導体ウエハにおけるテスト回路部 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体集積回路（ＩＣ）チッグ群が形成され
た半製品段階の半導体ウェハに係り、特にウェハ上の複
数個のＩＣチッ７″ヲ同時にテストするためにウェハ上
に設けられたテスト回路部に関する。

〔発明の技術的背景〕

デジタルＩＣとかｙ−ドアレイＩＣなどの製造時におけ
るダイソート工程で半導体ウェハ上の各チップをテスト
する場合、従来はチップ内に設けられているコンタクト
ノ平ツドにテスタの固定カードの針を接触させて１回の
接触で１個のチップをテストし、このようなテストｉチ
ップ毎に順次行なっている。

〔背景技術の問題点〕

上記従来のウェハテスト方法においては、１チツプづつ
テストしていくので１ウエハ内のチップ数に比例したテ
スト時間を要し、１チツグのテスト所要時間が長いウェ
ハとかチクｆｆイズが小さくて１ウエハ上に多数のチッ
プが形成されているウェハの場合には１ウエハのテスト
に１時間以上もかかるものがある。、また、チップ内の
・臂ツドにテスタの固定カードの針を接触名せているの
で、針ずれ（上記接触の際、コン　　　　□タフトノフ
ッドを針で引っかいて後工程のデンディングに支障を及
ぼす程度の傷が付いた）４ツドの状態）などが生じるこ
とが多く、チップ検査時にはテスト結果が良品であった
ものが最終テスト工程で不合格になるものが生じ念ｆｉ
、ＩＣ製品の信頼性の低下が生じる。また、前記接触の
回数が多く、接触時間も長くなるので、固定カードの針
の摩耗が生じて正常に接触できなくなることがあり、固
定カードの針の寿命が短かいという問題があった。

〔発明の目的〕

木兄ＢＡＦｉ上記の事情に鑑みてなされたもので、ウェ
ハテスト時間を短縮でき、テスタの固定カードの針によ
る針ずれが生じてもＩＣチツ！内に影響を及ぼさず、Ｉ
Ｃチップの信頼性を向上し得ると共に上記固定カードの
針の寿命を延長し得る半導体ウェハにおけるテスト回路
部を提供するものである。

〔発明の概要〕

即ち、本発明の半導体ウェハにおけるテスト回路部は、
半導体ウェハ上の各チップ領域の相互間隔部に、隣り合
う複数個のチップの一群からなるブロック毎に各チップ
との回路接続を制御可能なテスト回路およびこのテスト
回路を介して上記各チップ内の入力・９ツド、出力ノク
ツドに接続されるテスト時コンタクト用のパッド群を設
けてなることを特徴とするものである。

したがって、ウェハテスト時にコンタクト用・ぐラド群
にテスタの固定カードの針を接触させてブロック内の複
数チップを同時にテストすることが可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す半導体ウェハにおいて、Ｃ２・・・はそれ
ぞれＩＣチップでありて行方向および列方向に一定の間
隔ｔ−Ｓけて行列状の配列で形成されている。そして、
上記ＩＣチップ相互間の間隔部Ｓには、行列方向に隣り
合う４個のＩＣチップ群を１単位とするブロックＢＬ毎
に対応、してテスト回路部（本例では２組のテスト回路
およびテスト回路用コンタクトＡ？ッド群を有する）が
設けられている。即ち、たとえば４個のＩＣチチッＣ９
＊　ｃｔｏ　ｅ　ｃｔｓ　ｊ　Ｃ２Ｇについて見れば、
このＩＣチップ群の回りにテスト回路用パッド１　、２
　、　”’　７　ａ　、　７　ｂ　、　８　、　”・１
２１　、２２　。

・”　＋　２７　ａ　、　２７　ｂ　１２　Ｊが形成さ
れ、上記４個のチップ群内の間隔部Ｓｌｌに２組のテス
ト回路が設けられ、このテスト回路とテスト回路用パッ
ドとはチップ外の間隔部Ｓｉｔ内でノ臂ターン接続され
ている。

なお・各チップＣＩ　ｒ　ｃｔｏ　ｌ　ｃｔｅ　ｅ　Ｃ
２６においては七〇周端部に複数のビンディング用ノク
ツド（ｓ、ｓ、・・・）、Ｃ４，６ｅ・・・）　、　（
２ｓ、ｔｓ。

・・・）、（２４，２６，・・・）が設けられており、
Ｌ０＋・・・はウェハテスト終了後にチップ毎に分離切
断するためのダイシングラインであって分離チップ内に
前記テスト回路およびテスト回路用／母ツドが含まれな
いように設定される。

第２図は、上記４個のチップ群のうち、たとえば行方向
に隣り合う２個のチップＣ９，自０に対する１組のテス
ト回路Ｔおよびテスト回路用パッド１　、２　、７　ｍ
　、　７　ｂ　、’　８　ｆ取シ出してその一例を示し
ており、同様に残シの２個のチップＣ１９＋　Ｃ２０に
対しても１組のテスト回路およびテスト回路用ノットが
接続されている。即ち、第２図において、３，５／ｄチ
ップＣ，内の入カッ９ツド、出力パッド（いずれもボン
ディング用／Ｊツド）であり、４．６はチップＣＩＯ内
の入力パッド、出カッ４ッド（いずれもビンディング用
）９ツド）である。テスト回路Ｔにおいて、１３は入力
選択用デコーダ回路、１５および１７は上記デコーダ回
路１３の出力によって制御される入力用スイッチ回路、
１４ｄ出力選択用デコーダ回路、１６および１８は上記
デコーダ回路１４の出力によって制御される出力用スイ
ッチ回路である。テスト回路用の入力用パッド１は前記
入力用スイッチ回路１５．１７の各入力端に接続されて
おり、入力選択用ノ４ツド７ａおよび７ｂは前記入力選
択用デコーダ回路１３０入力端に接続されてお）、出力
用ノセッド２は前記出力用スイッチ回路１６．ＩＩＩの
各出力端に接続されており、出力選択用パッド８は前記
出力選択用デコーダ回路Ｉ４の入力端に接続されている
。そして、前記入力用スイッチ回路１５゜１７の各出力
端は対応してチッ７’Ｃ，，Ｃ１゜の各入力・母ノド３
．４との間で・！ターン接続されており、前記出力用ス
イッチ回路１６．１８の各入力端は対応してチップｃ、
　Ｉｃｌ０の各出力パッド５，６との間で／４’ターン
接続されている。

なお、上記第２図では１組のテスト回路Ｔと１組のコン
タクトパッドとをチップＣ，，Ｃ１ｏの１個の入力パッ
ド３．４および１個の出力パッド５．６に対応する分だ
けを取り出して簡略的に示しているが、実際にはチップ
ＣＩ＋０１０内のウェハテストの対象となる入力・９ク
ド、出力・臂ッげに対応してテスト回路およびテスト回
路用コンタ３ト／＃７ドを設ける（なお、制御信号入力
用パッドは各テスト回路で共用可能なものは共用するよ
うにしてもよい）ものである。

次に、上記ウェハに対するウェハテストに際してたとえ
ば機能テストを行なう方法について説明する。いま、第
２図に示したような２個のチップＣ’ｌ＋ＣＩＧのテス
ト’を行なう場合、この２個のチップＣ，，ＣＩ。に対
応して設けられた各コンタクト、パッドにテスタの固定
カードの各針を接触させる。そして、通常は上記チップ
Ｃ９。

ＣＩＯを同時にテストするために入力選択用デコーダ回
路１３のデコード出力が入力用スイッチ回路１５．１７
を共に導通させるような入力選択制御信号をテスターか
ら供給する。これにより、入力用コンタクトパッド１が
上記入力用スイッチ回路１５．１７を介してチップＣＩ
＋Ｃ１Ｇの入力パッド３．４に接続ちれ、両チップに同
時にテスト入力信号をテスタから供給することが可能に
なる。このテスト人力信号の供給中に、出力選択用デコ
ーダ回路１４のデコード出力が出力用スイッチ回路１６
．１８の導通、非導通状態を切り換えるような出力選択
制御信号をテスタから供給する。これにより、出力用コ
ンタクトパッド２が上記出力用スイッチ回路１６゜１８
を選択的に介してチップｃ、　ｌ　ｃｔｏの出力・臂ノ
ド５，６に選択的に順次接続され、チップ出力信号がテ
スタに導かれて測定される。なお、前記４個のチップ群
のうち上記２個のチッグＣｏ、Ｃｔｏ以外の残りの２個
のチップＣ１゜＋Ｃ２゜に対しても上記と同様にして同
時に機能試験を行なうものであり、換言すれば４個のチ
ップ群の機能テストを同時に行ない、このような４個の
チップ群毎のテストヲウニノ・上で順次実施するもので
ある。したがって、１ウェハ当りの機能テスト所要時間
は１チツグづつテストする従来の方法に比べて約１／４
に短縮する。

なお、機能テストに先立ってチップ毎の直流テストを行
なったときに不良チップが検知された場合、機能テスト
に際して必要に応じて上記不良チップを除外する（選択
しない）ように前記入力選択制御信号を設定してもよい
。

また、各チップの直流テストに際してテスタ側に測定電
源が１台しかない場合を考えると、前記制御信号入力用
ノ９ツド７ｈ、７ｂ、８に供給する制御信号の組合せに
より各スイッチ回路１５．１７，１６．１８の導通、非
導通状態の組合せを選択設定することによって、チップ
毎に入、出カッ９ツドを対応して人、出力用コンタクト
ノ９ツド１，２に接続させ、チップ毎の直流テスト出力
、信号を順次テスタに導いて測定することができる。こ
の場合、従来の１チツプづつ測定する方法に比べて測定
時間は変らないが、テスタからの直流テスト用ノ４ター
ンデータの呼び出しが１回で済むので、ウェハ全体に対
する直流テスト所要時間は短かくなる。

なお、本発明は上記実施例に限らず、たとえば４個のチ
ップ群に同時にテスト入力信号を供給し、４個の各チッ
プの出力信号を４個の出力用スイッチ回路により順次切
り換えて導出するように１個の出力選択用デコーダ回路
で制御するようにすれば、テスト回路用コンタクト／ぞ
ラド数が上記実施例に比べてほぼ半減する。

さらに、テスタ側にチップ出力信号を基準信号と比較す
るためのコンパレータを２台用ｉすれば、２個のチップ
の出力信号を２個のスイク子回路により切換選択して一
方のコン・やレータに導くと同時に、残りの２個のチッ
プの出力信号を別の２個のスイッチ回路によシ切換選択
して他方のコン・！ソータに導くことが可能になるので
、テスト所要時間を一層短縮化することができる。

また、上記各実施例は４個のチップ群を１単位としてテ
ストする場合について述べたが、さらに多数個のチップ
群（たとえば８個、１２個。

１６個、・・・）ｔ−有するブロックｔ−１単位として
テスト回路、テスト回路用コンタクト、４ツドを設ける
ようにしてもよい。

〔発明の効果〕

上述したように本発明の半導体つ゛エバにおけるテスト
回路部によれば、複数チップに対して同時に機能テスト
を行なうことができるので、ｌチップづつテストする場
合に比べてテスタの固定カードの針とノ臂ノドとの接触
回数が少なくて済み、針の摩耗が少なくなって針の寿命
が延びる。また、上記針をチップ外のテスト用・４ツド
に接触させるので、テスト用パッドで針ずれが生じても
チップ内までの距離があることがらチップ内に針ずれの
影響を与えないで済む。そして、アセンブリ時にチップ
内の針ずれのないパッドにボンディングを行なうので、
チップの信頼性が向上する。また、ウェハテストの所要
時間についても、１チツグづつテストするのに比べて機
能テストの場合で同時テストチップ数分の１に短縮でき
、直流テストの場合でも、複数チップに同時にテスト入
力信号を供給した状態で各チップ毎のテストを順次行な
えばテストパターンの呼出しが複数チップに対して１回
だけで済むことから、テスト・ヤターンの呼出時間分だ
け短縮が可能である。

【図面の簡単な説明】

第１図は本発明に係る半導体ウェハに、２けるテスト回
路部のクエ・・上記列状ｔｑｔ−説明するために示す図
、第２図は第１図中におけるテスト回路部の一部につい
てその一具体゛例を示す回路図である。 Ｃ１・・・Ｃ９，Ｃ１゜、・・・Ｃ１Ｇ＋Ｃ２゜、・・
・チップ、Ｓ。 ・・・８１１１・・・・・・間隔部、１．２．・・・７
ａ　、　７ｂ　。 １３　　、　−２　１　　、　２　２　　、　　＝　２
　７　　ａ　　、　　２　７　　ｂ　　、　　２　　Ｉ
Ｉ　−テスト回路用コンタクトノ４．ド、３，４，５゜
６１・・・２３，２４．２５，２６．・・・チッグ内ゴ
ンディング用ノ々ツド、Ｔ・・・テスト回路、ＬＤ・・
・ダイシングライン。

Claims (1)

【特許請求の範囲】
1. 　半導体ウェハ上の各チップ領域の相互間隔部に、隣り
   合う複数個のチップの一群からなるブロック毎に各チッ
   プとの回路接続を制御可能なテスト回路およびこのテス
   ト回路を介して上記各チップ内の入力パッド、出力パッ
   ドに接続されるテスト時コンタクト用のパッド群を設け
   てなり、前記ブロック内の複数チップを同時にテスト可
   能にしたことを特徴とする半導体ウェハにおけるテスト
   回路部。