JPS61270841A - 半導体ウエハの検査装置 - Google Patents
半導体ウエハの検査装置Info
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- JPS61270841A JPS61270841A JP11284185A JP11284185A JPS61270841A JP S61270841 A JPS61270841 A JP S61270841A JP 11284185 A JP11284185 A JP 11284185A JP 11284185 A JP11284185 A JP 11284185A JP S61270841 A JPS61270841 A JP S61270841A
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- Japan
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- chip
- stage
- chips
- wafer
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、半導体ウェハの検査装置に関する。
背景技術
一般的にウェハ内には、多数のチップがマトリクス状に
形成されているけれども、このウェハの端、すなわち円
周付近のチップは特性、信頼性ともに問題がある場合が
多く、フルチップ（欠けのない完全なチップ）とみなさ
ないことが多い、しかしながら従来の半導体チップの検
査装置では、フルチップとみなし、すべてのチップに対
して検査を実施していた。したがって、検査時間が増大
し、さらにデータ処理の繁雑さの増大といった問題を有
していた。
形成されているけれども、このウェハの端、すなわち円
周付近のチップは特性、信頼性ともに問題がある場合が
多く、フルチップ（欠けのない完全なチップ）とみなさ
ないことが多い、しかしながら従来の半導体チップの検
査装置では、フルチップとみなし、すべてのチップに対
して検査を実施していた。したがって、検査時間が増大
し、さらにデータ処理の繁雑さの増大といった問題を有
していた。
目的
本発明の目的は、不必要なチップを検査することなく、
半導体ウェハ１枚に要する検査時間を可及的に短縮する
ようにした半導体チップの検査装置を提供することであ
る。
半導体ウェハ１枚に要する検査時間を可及的に短縮する
ようにした半導体チップの検査装置を提供することであ
る。
実施例
第１図は本発明の一実施例のブロック図である。
ステージ１０は、ステージ移動機構１１によってＸ袖、
Ｙ輪およ（／Ｚ軸方向に移動可能であって、しかもＺ軸
の軸線まわりに矢符θ方向に角変位可能である。このス
テージ１０には半導体ウェハ１２が未載される。
Ｙ輪およ（／Ｚ軸方向に移動可能であって、しかもＺ軸
の軸線まわりに矢符θ方向に角変位可能である。このス
テージ１０には半導体ウェハ１２が未載される。
この半導体ウェハ１２は第２図に示されるようにスクラ
イプレーン１３によって、マトリクス上°に形成された
半導体チップ１４を有する。この半導体チップ１４には
検査用のチップ、すなわちＰＣＭ（Ｐ ｒｏｅｅｓｓ
Ｃｏｎｔｒｏｌ Ｍｏｄｕｌｅ）１４ ａｗ １４ ｂ
が設けられている。このＰＣＭ１４ａ、１４ｂは、残余
のチップ１４ｃとは、その色彩が顕者に異なっている。
イプレーン１３によって、マトリクス上°に形成された
半導体チップ１４を有する。この半導体チップ１４には
検査用のチップ、すなわちＰＣＭ（Ｐ ｒｏｅｅｓｓ
Ｃｏｎｔｒｏｌ Ｍｏｄｕｌｅ）１４ ａｗ １４ ｂ
が設けられている。このＰＣＭ１４ａ、１４ｂは、残余
のチップ１４ｃとは、その色彩が顕者に異なっている。
半導体チップ１４は、第３図に示されるようにチップ本
体１５と、このチップ本体１５のまわりに備えられるポ
ンディングパッド１６と、チップ本体１５とパッド１６
とをボンディングするボンディングワイヤ１７とを含む
。
体１５と、このチップ本体１５のまわりに備えられるポ
ンディングパッド１６と、チップ本体１５とパッド１６
とをボンディングするボンディングワイヤ１７とを含む
。
外部の入出力装置２０から、ライン！１を介して半導体
ウェハ１２のＸ方向、お上りＹ方向のサイズがステッピ
ング用処理回路２１に与えられる。
ウェハ１２のＸ方向、お上りＹ方向のサイズがステッピ
ング用処理回路２１に与えられる。
このステッピング用処理回路２１では、ステージ１０の
Ｘ方向およびＹ方向のステッピング量が演算され、この
演算された結果は、ステージ移動制御回路２２に与えら
れる。ステージ移動制御回路２２はステージ移動機構１
１を介してステージ１０の移動動作を制御する。
Ｘ方向およびＹ方向のステッピング量が演算され、この
演算された結果は、ステージ移動制御回路２２に与えら
れる。ステージ移動制御回路２２はステージ移動機構１
１を介してステージ１０の移動動作を制御する。
半導体ウェハ１２の上方にはプローブピン２３を有する
プローブカード２４が備えられる。プローブピン２３か
らの検出信号は、制御回路２５に与えられる。この制御
回路２５にはＰ ａｓｓ／Ｆ ａｉｌカウンタ２５ａｆ
備えられ、このカウンタ２５ａのカウント数は表示器６
０に表示される。また半導体ウェハ１２の上方には、不
良品の半導体チップ１４にマーキングを行なうためのマ
ーカ２６が備えられる。このマーカ２６は制御回路２５
によってその駆動が制御される。
プローブカード２４が備えられる。プローブピン２３か
らの検出信号は、制御回路２５に与えられる。この制御
回路２５にはＰ ａｓｓ／Ｆ ａｉｌカウンタ２５ａｆ
備えられ、このカウンタ２５ａのカウント数は表示器６
０に表示される。また半導体ウェハ１２の上方には、不
良品の半導体チップ１４にマーキングを行なうためのマ
ーカ２６が備えられる。このマーカ２６は制御回路２５
によってその駆動が制御される。
入出力装置２０は、ライン７２ ｔＪ！３ ｔ／ ４を
介してマツプメモリ２７ ａｗ２７ ｂ−２７ｃ（総称
するときには参照符２７で示す）に接続される。マツプ
メモリ２７は第４図に示すように、そのストア領域が半
導体ウェハ１２の各チップ１４に１対１に対応している
。マツプメモリ２７ｍは半導”一体チツ゛プ１４が不良
品であるときにマーカ２６によってマーキングを什なう
対象となるチップの指定がストアされる。たとえば、ス
トア領域のストア内容が論理「１」であるときには、そ
のアドレスに対応したチップはマーキングの対象となり
、また論理「０」であるときにはマーキングの対象とな
らな＋１１゜ またマツプメモリ２７ｂには、半導体チップ１４のうち
の検査の対象となるチップ指定がストアされる。＊たマ
ツプメモリ２７ｃには、ｐ ａｓｓ／ Ｆａｉｌ カウ
ントを実施する対象となるチップの指定かがストアされ
る。これらのマツプメモリ２７ａ。
介してマツプメモリ２７ ａｗ２７ ｂ−２７ｃ（総称
するときには参照符２７で示す）に接続される。マツプ
メモリ２７は第４図に示すように、そのストア領域が半
導体ウェハ１２の各チップ１４に１対１に対応している
。マツプメモリ２７ｍは半導”一体チツ゛プ１４が不良
品であるときにマーカ２６によってマーキングを什なう
対象となるチップの指定がストアされる。たとえば、ス
トア領域のストア内容が論理「１」であるときには、そ
のアドレスに対応したチップはマーキングの対象となり
、また論理「０」であるときにはマーキングの対象とな
らな＋１１゜ またマツプメモリ２７ｂには、半導体チップ１４のうち
の検査の対象となるチップ指定がストアされる。＊たマ
ツプメモリ２７ｃには、ｐ ａｓｓ／ Ｆａｉｌ カウ
ントを実施する対象となるチップの指定かがストアされ
る。これらのマツプメモリ２７ａ。
２７ｂ、２７ｅのデータは、入出力装置２０によって予
め入力されている。
め入力されている。
半導体ウェハ１２の上方には、検出素子３０が備えられ
る。この検出素子３０は、ＰＣＭＩ ４ａ。
る。この検出素子３０は、ＰＣＭＩ ４ａ。
１４ｂを検出するために用いられる。すなわち、このＰ
ＣＭ１４ｍ、１４ｂは、残余のチップ１４ｃとは色彩を
異にしているなぁ、光の受光量を検出して受光量の相異
に基づいて、Ｐ ＣＭ ｌ ４ ａｔ １４ ｂを検出
する。なおこの検出素子３０からの信号は、ＰＣＭ検知
・アドレス指定用処理回路３１に与えられる。
ＣＭ１４ｍ、１４ｂは、残余のチップ１４ｃとは色彩を
異にしているなぁ、光の受光量を検出して受光量の相異
に基づいて、Ｐ ＣＭ ｌ ４ ａｔ １４ ｂを検出
する。なおこの検出素子３０からの信号は、ＰＣＭ検知
・アドレス指定用処理回路３１に与えられる。
また半導体ウェハ１２の上方には、もう１つの検出素子
３２が備えられる。この検出素子３２は、スクライプレ
ーン１３を検出するために用いられる。検出素子３２か
らの受光量に対応した信号は、ステージ移動制御回路２
２お上りウェハ径検知・フルチップ認識用処理回路３３
に与えられ−、る。
３２が備えられる。この検出素子３２は、スクライプレ
ーン１３を検出するために用いられる。検出素子３２か
らの受光量に対応した信号は、ステージ移動制御回路２
２お上りウェハ径検知・フルチップ認識用処理回路３３
に与えられ−、る。
前記ＰＣＭ検知・アドレス指定用処理回路３１からのア
ドレス信号は、フィン７５．７６．７７を介してマツプ
メモリ２７ａ、２７ｂ、２ ？ｃに与えられろ、マツプ
メモリ２７ａ、２７ｂ、２７ｃのストア内容は、ステッ
ピング用制御回路２１に与えられるとともに、制御回路
２５に与えられる。処理回路３３とステージ移動制御回
路２２とは、ラインＪ！８ 雪／ ９を介してウェハ径
お上Ｃ／フルチップ認識データが送受信される。
ドレス信号は、フィン７５．７６．７７を介してマツプ
メモリ２７ａ、２７ｂ、２ ？ｃに与えられろ、マツプ
メモリ２７ａ、２７ｂ、２７ｃのストア内容は、ステッ
ピング用制御回路２１に与えられるとともに、制御回路
２５に与えられる。処理回路３３とステージ移動制御回
路２２とは、ラインＪ！８ 雪／ ９を介してウェハ径
お上Ｃ／フルチップ認識データが送受信される。
以下このような構成を有する半導体チップ１４の検査装
置の検査動作についで説明する。まず入出力装置２０に
よって、マツプメモリ２７’ａ、２７ｂ、２７ａに所定
のデータが予め与えられる。また入出力装置１２０によ
って、ステッピング用制御回路２１に半導体ウェハ１２
に対応したステッピングデータが与えられる。
置の検査動作についで説明する。まず入出力装置２０に
よって、マツプメモリ２７’ａ、２７ｂ、２７ａに所定
のデータが予め与えられる。また入出力装置１２０によ
って、ステッピング用制御回路２１に半導体ウェハ１２
に対応したステッピングデータが与えられる。
つぎに、スクライプレーン検知用検出索子３２を用いて
、半導体ウェハ１２の径を検出する。この検出時におい
て検出素子３２からの受光量に対応した信号は、処理回
路３３にストアされ、最大径が求められる。また検出素
子３２によって検出された信号はステージ移動制御回路
２２に与えられ、これによって、ステージ移動Ｉ！構１
１が駆動され、ステージ１０が所定方向に所定量だけ移
動する。
、半導体ウェハ１２の径を検出する。この検出時におい
て検出素子３２からの受光量に対応した信号は、処理回
路３３にストアされ、最大径が求められる。また検出素
子３２によって検出された信号はステージ移動制御回路
２２に与えられ、これによって、ステージ移動Ｉ！構１
１が駆動され、ステージ１０が所定方向に所定量だけ移
動する。
つぎに、スフ２イブレーン検知用検出素子３２で１本の
スクライプレーン１３を見つけ出し、このスクライプレ
ーン１３の延在方向が走査方向と一致するように、ステ
ージ移動機構１１によってステージ１０が矢符θ方向に
角変位される。その後、ステージ１０をＸ方向またはＹ
方向に移動させ、パッド１６とプローブピン２３との位
置合わせが行なわれる。こうして、位置決めが完了した
後は、ステッピングを行ない、ＰＣＭＩ Ａｂの検出が
行なわれる。すなわち制御回路２１からステッピング移
動量のデータがステージ移動制御回路２２に与えられ、
このデータに基づきステージ移動機構１１を介してステ
ージ１０ｆＪ′ｒ、半導体チップ１４毎の予め定めた移
動量で移動を行なう。
スクライプレーン１３を見つけ出し、このスクライプレ
ーン１３の延在方向が走査方向と一致するように、ステ
ージ移動機構１１によってステージ１０が矢符θ方向に
角変位される。その後、ステージ１０をＸ方向またはＹ
方向に移動させ、パッド１６とプローブピン２３との位
置合わせが行なわれる。こうして、位置決めが完了した
後は、ステッピングを行ない、ＰＣＭＩ Ａｂの検出が
行なわれる。すなわち制御回路２１からステッピング移
動量のデータがステージ移動制御回路２２に与えられ、
このデータに基づきステージ移動機構１１を介してステ
ージ１０ｆＪ′ｒ、半導体チップ１４毎の予め定めた移
動量で移動を行なう。
第２図を再び参照して、たとえばフルチップのうちで右
下端の参照符Ａで示されるチップを仮の原点（ｏ ｔＯ
）としてステッピング動作を行なってい（、＊ず右端部
のチップから矢符Ｆ方向に沿って検出素子３０によって
＃４１列のチップ１４を順次検出しでゆき、その第１列
の最上位のチップの検出が行なわれたときには、左の第
２列の最上位のチップ１４の検出が行なわれ、つぎにそ
の第２列目の各チップを矢符Ｆ方向とは反対方向に検出
していく、そしてＰＣＭ１４ｂを検出したときには、こ
のＰＣＭ１４ｂを基準チップとして原点（０゜０）とす
る、そしてこの新たなＰＣＭ１４ｂの７１／レスな基準
として、すべてのチップ１４のアドレス指定を什なう。
下端の参照符Ａで示されるチップを仮の原点（ｏ ｔＯ
）としてステッピング動作を行なってい（、＊ず右端部
のチップから矢符Ｆ方向に沿って検出素子３０によって
＃４１列のチップ１４を順次検出しでゆき、その第１列
の最上位のチップの検出が行なわれたときには、左の第
２列の最上位のチップ１４の検出が行なわれ、つぎにそ
の第２列目の各チップを矢符Ｆ方向とは反対方向に検出
していく、そしてＰＣＭ１４ｂを検出したときには、こ
のＰＣＭ１４ｂを基準チップとして原点（０゜０）とす
る、そしてこの新たなＰＣＭ１４ｂの７１／レスな基準
として、すべてのチップ１４のアドレス指定を什なう。
こうして、ＰＣＭ１４＆に基づいたアドレス指定が行な
われた後、制御回路２５はマツプメモリ２７ａ＝２７ｂ
ｔ２７ｅの内容を読出し、このマツプメモリ２７ａ＝２
７ｂｔ ２７ｃのストア内容に応じて検査を制御する。
われた後、制御回路２５はマツプメモリ２７ａ＝２７ｂ
ｔ２７ｅの内容を読出し、このマツプメモリ２７ａ＝２
７ｂｔ ２７ｃのストア内容に応じて検査を制御する。
たとえば、マツプメモリ゛２７ａのストア内容が第４図
に示されるような場合を想定する。すなわち、フルチッ
プであっても周辺近傍に位置するため、特性および信頼
性ともに問題があるチップには論理「０」とストアされ
ており、したがって、この周辺に位置するフルチップは
プローブピン２３によって検査が行なわれない、したが
って検査時間を可及的に低減することが可能となる。
に示されるような場合を想定する。すなわち、フルチッ
プであっても周辺近傍に位置するため、特性および信頼
性ともに問題があるチップには論理「０」とストアされ
ており、したがって、この周辺に位置するフルチップは
プローブピン２３によって検査が行なわれない、したが
って検査時間を可及的に低減することが可能となる。
プローブピン２３による半導体チップ１４の検査にあた
っては、まずステージ移動機構１１が駆動されで、プロ
ーブピン２３が右下端の参照符Ａで示される半導体チッ
プに位置する状態となる。
っては、まずステージ移動機構１１が駆動されで、プロ
ーブピン２３が右下端の参照符Ａで示される半導体チッ
プに位置する状態となる。
こうした状態でチップＡから順次各チップ１４の検査を
行なら、具体的には、プローブピン２３の入カブロープ
ピンから入力用パッドに対して入力信号を与え、出力用
パッドから出力用プローブピンを介しで出力信号を得て
、この入出力信号によって半導体チップ１４の良否を検
査する。このとき制御回路２５は、マツプメモリ２７
ｍ＝２７ ｂ、２７ｅのデータに基づいて検査を制御す
る。したがって周辺に位置する不必要なチップについて
は検査を省略することができ、１枚の半導体ウェハ１２
に対する検査時間を可及的に短縮するニーとができる。
行なら、具体的には、プローブピン２３の入カブロープ
ピンから入力用パッドに対して入力信号を与え、出力用
パッドから出力用プローブピンを介しで出力信号を得て
、この入出力信号によって半導体チップ１４の良否を検
査する。このとき制御回路２５は、マツプメモリ２７
ｍ＝２７ ｂ、２７ｅのデータに基づいて検査を制御す
る。したがって周辺に位置する不必要なチップについて
は検査を省略することができ、１枚の半導体ウェハ１２
に対する検査時間を可及的に短縮するニーとができる。
＊た必要な半導体チップ１４についてのみ、Ｐ ａｓｓ
／ Ｆ ａｉｌカウントを実施することができ、データ
処理が容易になる。
／ Ｆ ａｉｌカウントを実施することができ、データ
処理が容易になる。
こうして、すべての半導体チップ１４の検査が行なわれ
、この検査されたデータは、制御回路２５のメモリ２５
ｂにストアされる。このメモリ２５ｂのストア内容に基
づいて、マーカ２６は対象となるチップ１４のうち不良
品のチップ１４についてのみマーカ２６のノズル２６ａ
からインクを噴出して、不良品であるチップ１４にマー
゛キングを行なう、こうして、１枚の半導体ウニへ１２
に備えられるすべての半導体チップ１４の検査が終了し
た゛ときには、っぎの新たな半導体ウェハ１２がステー
ジ１０に乗載される。そして前述と同様な動作によって
、位置合わせおよび検査を打なう。
、この検査されたデータは、制御回路２５のメモリ２５
ｂにストアされる。このメモリ２５ｂのストア内容に基
づいて、マーカ２６は対象となるチップ１４のうち不良
品のチップ１４についてのみマーカ２６のノズル２６ａ
からインクを噴出して、不良品であるチップ１４にマー
゛キングを行なう、こうして、１枚の半導体ウニへ１２
に備えられるすべての半導体チップ１４の検査が終了し
た゛ときには、っぎの新たな半導体ウェハ１２がステー
ジ１０に乗載される。そして前述と同様な動作によって
、位置合わせおよび検査を打なう。
こうして、複数枚の半導体ウェハ１２の半導体チップ１
４の検査が行なわれる。この複数枚の半導体ウェハ１４
の検査結果は、制御回路２５のメモリ２Ｓ＆にストアさ
れる。したがって、後日このメモリ２５ｂのストア内容
に基づいてチップ位置と不良モード解析などのデータ処
理を行なう場合に、チップずれに拘わらず、−貫した絶
対アドレスが指定されているため、効率的にデータ処理
を行なうことが可能となる。
４の検査が行なわれる。この複数枚の半導体ウェハ１４
の検査結果は、制御回路２５のメモリ２Ｓ＆にストアさ
れる。したがって、後日このメモリ２５ｂのストア内容
に基づいてチップ位置と不良モード解析などのデータ処
理を行なう場合に、チップずれに拘わらず、−貫した絶
対アドレスが指定されているため、効率的にデータ処理
を行なうことが可能となる。
前述の実施例ではＰＣＭ１４ｂをアドレスの基準とした
けれども、たとえば１つのチップに予め目印を付けてお
き、この目印に基づくチップをアドレスの基準とするよ
うにしてもよい。
けれども、たとえば１つのチップに予め目印を付けてお
き、この目印に基づくチップをアドレスの基準とするよ
うにしてもよい。
さらにまた、前述の実施例では、マツプメモリ２７は３
種類用いられたけれども、その他複数枚のマツプメモリ
２７を用いて他の検査属性を付加して検査を行なうよう
にしでもよい。
種類用いられたけれども、その他複数枚のマツプメモリ
２７を用いて他の検査属性を付加して検査を行なうよう
にしでもよい。
効 果
以上のように本発明によれば、不必要なチップを検査す
る必要がなく、半導体９１６１枚に要する検査時間を可
及的に短縮することが可能となる。
る必要がなく、半導体９１６１枚に要する検査時間を可
及的に短縮することが可能となる。
またそのためデータ処理が穿易となる。
第１図は本発明の一実施例のブロック図、第２図は半導
体ウェハ１２の平面図、第３図は半導体チップ１４の拡
大斜視図、第４図はマツプメモリ２７のストア領域を示
す図である。 １０・・・ステージ、１２・・・半導体ウェハ、１３−
・・スクライプレーン、１４・・・半導体チップ、１４
ａ。 １４ｂ−・・ＰＣＭ、２０・・・入出力装置、２１．３
３−・・処理回路、２２．２５．３１・・・制御回路、
２３・・・プローブピン、２６−・・マーカ、２７−・
・マツプメモリ、３０．３２・・・検出素子・− 代理人 弁理士 画数 圭一部 第２図 第４図
体ウェハ１２の平面図、第３図は半導体チップ１４の拡
大斜視図、第４図はマツプメモリ２７のストア領域を示
す図である。 １０・・・ステージ、１２・・・半導体ウェハ、１３−
・・スクライプレーン、１４・・・半導体チップ、１４
ａ。 １４ｂ−・・ＰＣＭ、２０・・・入出力装置、２１．３
３−・・処理回路、２２．２５．３１・・・制御回路、
２３・・・プローブピン、２６−・・マーカ、２７−・
・マツプメモリ、３０．３２・・・検出素子・− 代理人 弁理士 画数 圭一部 第２図 第４図
Claims (1)
- マトリクス状に形成された半導体チップを有する半導体
ウェハには、各チップの予め定めた位置関係を有する目
印が設けられ、各チップ毎のストア領域を有するマップ
メモリを準備し、前記目印を検出手段によつて検出して
すべてのチップのアドレス指定を行ない、ステージを移
動しつつプローブピンによつて前記マップメモリのスト
ア内容に基づいて各チップの検査処理を行なうようにし
たことを特徴とする半導体ウェハの検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284185A JPS61270841A (ja) | 1985-05-25 | 1985-05-25 | 半導体ウエハの検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284185A JPS61270841A (ja) | 1985-05-25 | 1985-05-25 | 半導体ウエハの検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270841A true JPS61270841A (ja) | 1986-12-01 |
Family
ID=14596868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11284185A Pending JPS61270841A (ja) | 1985-05-25 | 1985-05-25 | 半導体ウエハの検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109842A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | チツプ位置の認識方法 |
| SG99277A1 (en) * | 1998-02-05 | 2003-10-27 | Texas Instr Singapore Pte Ltd | Partial semionductor wafer processing with multiple cuts of random sizes |
| KR100557974B1 (ko) * | 1998-12-31 | 2006-05-03 | 주식회사 하이닉스반도체 | 웨이퍼 프로빙 셋업장치 및 방법 |
-
1985
- 1985-05-25 JP JP11284185A patent/JPS61270841A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109842A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | チツプ位置の認識方法 |
| SG99277A1 (en) * | 1998-02-05 | 2003-10-27 | Texas Instr Singapore Pte Ltd | Partial semionductor wafer processing with multiple cuts of random sizes |
| KR100557974B1 (ko) * | 1998-12-31 | 2006-05-03 | 주식회사 하이닉스반도체 | 웨이퍼 프로빙 셋업장치 및 방법 |
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