DE19835840A1 - Struktur eines Halbleiter-Wafers und Herstellungsverfahren für einen Halbleiterchip - Google Patents

Struktur eines Halbleiter-Wafers und Herstellungsverfahren für einen Halbleiterchip

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Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leitervorrichtung und insbesondere auf eine Struktur eines Halbleiter-Wafers und ein Herstellungsverfahren für einen Halbleiterchip, die für eine hochintegrierte Halbleitervor­ richtung geeignet sind, indem eine durch Kontaktierungsflec­ ke im Halbleiterchip eingenommene Layout-Fläche verringert wird.
Fig. 1 ist ein Flächendiagramm eines herkömmlichen Wa­ fers. Wie darin gezeigt, ist eine Vielzahl quadratischer Halbleiterchips 12 in gleichen Intervallen auf einem Wafer 10 gebildet. Der Wafer 10 wird durch einen Schneidprozeß in die Halbleiterchips 12 geteilt. Fig. 2 ist ein vergrößertes Diagramm eines in Fig. 1 gezeigten eingekreisten Teils. Zwi­ schen den Halbleiterchips 12 sind in Fig. 2 Chip-Ritzstrei­ fen 14 gebildet. Jeder der Chip-Ritzstreifen 14 hat eine mi­ nimale Breite, um die Halbleiterchips 12 nicht zu beschädi­ gen, wenn der Wafer 10 geschnitten wird. Auf jedem der Halb­ leiterchips 12 ist eine Vielzahl von Kontaktierungsflecken 16, die mit externen Stiften, Zuleitungen eines (nicht dar­ gestellten) Zuleitungsrahmens, elektrisch verbunden sind, und eine Vielzahl von Wafer-Abtastflecken 18 zum Testen ei­ nes entsprechenden der Halbleiterchips 12 gebildet. Jeder Chip-Ritzstreifen 14 hat eine Breite von ungefähr 150 µm, und jeder der Flecke 16, 18 hat eine Größe von etwa 100 µm.100 µm. Die Halbleiterchips 12 werden durch die Wafer- Abtastflecke 18 im Wafer 10 getestet, der in Fig. 1 gezeigt ist, und der Schneidprozeß wird an ihm ausgeführt. Die auf dem Wafer 10 gebildeten Halbleiterchips 12 werden so in je ein Stück geteilt.
Gemäß dem herkömmlichen Wafer 10 sind sowohl die Chip- Kontaktierungsflecke 16 als auch die Wafer-Abtastflecke 18 auf jedem Halbleiterchip 12 gebildet, die somit in hohem Ma­ ße die Layout-Fläche belegen. Die Flecke 16, 18 können nicht unter eine vorbestimmte Größe reduziert werden, was folglich zu einem ernsten Hindernis beim Planen des Halbleiterchips wird, der hochintegriert und in seiner Größe reduziert wur­ de. Genauer gesagt, läßt sich der Halbleiterchip immer schwerer hochintegrieren, je mehr Flecke auf dem Halbleiter­ chip vorgesehen sind. Die Wafer-Abtastflecke 18 sind eben­ falls auf internen Schaltungen der Halbleiterchips 12 gebil­ det, und daher werden beim Test mit einer Meß- bzw. Abtast­ spitze zum Testen eines Zustands des Halbleiterchips auf dem Wafer die internen Schaltungen beeinflußt.
Die vorliegende Erfindung ist demgemäß auf eine Struk­ tur eines Halbleiter-Wafers und ein Herstellungsverfahren für eine Halbleiterchip-Vorrichtung gerichtet, die die Pro­ bleme nach dem Stand der Technik beseitigen.
Eine Aufgabe der vorliegenden Erfindung ist, eine Struktur eines Halbleiter-Wafers und ein Herstellungsverfah­ ren für einen Halbleiterchip zu schaffen, die für eine hoch­ integrierte Halbleitervorrichtung geeignet sind, indem eine durch Kontaktierungsflecke im Halbleiterchip eingenommene Layout-Fläche reduziert wird, und verhindern können, daß ei­ ne in der Halbleiterchip-Vorrichtung gebildete interne Schaltung in einem Test mit einer Abtastspitze elektrisch beschädigt wird.
Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung ausgeführt und sind zum Teil aus der Beschreibung ersichtlich oder können durch prakti­ sche Anwendung der Erfindung gelernt werden. Die Aufgaben und andere Vorteile der Erfindung werden durch die Struktur erkannt und erhalten, die besonders in der Beschreibung und den beigefügten Ansprüchen sowie den beigefügten Zeichnungen dargelegt ist.
Um diese und andere Vorteile zu erreichen, enthält ge­ mäß dem Zweck der vorliegenden Erfindung, wie sie darge­ stellt und ausführlich beschrieben ist, eine Struktur eines Halbleiter-Wafers, worin mehrere Halbleiterchips, die inter­ ne Schaltung bilden, in gleichen Intervallen vorgesehen sind und mehrere Chip-Ritzstreifen zwischen den Halbleiterchips gebildet sind, eine Vielzahl von auf jedem Halbleiterchip gebildeten Chip-Kontaktierungsflecken und eine Vielzahl von auf den Chip-Ritzstreifen gebildeten und mit den entspre­ chenden Chip-Kontaktierungsflecken elektrisch verbundenen Wafer-Abtastflecken.
In dem wie oben angegeben strukturierten Halbleiter- Wafer gemäß der vorliegenden Erfindung sind die Wafer- Abtastflecke auf den Chip-Ritzstreifen vorgesehen, wobei so eine durch die auf dem Halbleiterchip gebildeten Flecke ein­ genommene Layout-Fläche reduziert ist.
Die Chip-Kontaktierungsflecke sind aus leitfähigen Schichten gebildet, die mit endgültigen Metalleitungen der internen Schaltungen in den Halbleiterchips durch Durchkon­ taktierungen elektrisch verbunden sind, und die Wafer- Abtastflecke, indem die leitfähigen Schichten zu einer Seite der Chip-Ritzstreifen horizontal verlängert oder die endgül­ tigen Metalleitungen der internen Schaltungen zur Seite der Chip-Ritzstreifen horizontal verlängert sind.
Gemäß der obigen Struktur sind die Chip-Kontaktierungs­ flecke auf den Halbleiterchips gebildet, worin die internen Schaltungen vorgesehen sind; die Wafer-Abtastflecke sind je­ doch auf den Chip-Ritzstreifen gebildet, worin die internen Schaltungen nicht vorgesehen sind, wodurch verhindert wird, daß die internen Schaltungen in einem Test mit einer Abtast­ spitze beschädigt werden.
Um diese und andere Vorteile zu erreichen, enthält ge­ mäß dem Zweck der Erfindung, wie sie dargestellt und aus­ führlich beschrieben wird, ein Herstellungsverfahren für ei­ nen Halbleiterchip die Schritte: Vorsehen eines Wafers, wor­ in eine Vielzahl von interne Schaltungen bildenden Halblei­ terchips in gleichen Intervallen angeordnet und Chip-Ritz­ streifen zwischen den Halbleiterchips gebildet sind; Bilden einer Vielzahl von Chip-Kontaktierungsflecken auf jedem der Halbleiterchips; Bilden einer Vielzahl von Wafer-Abtast­ flecken, die mit den entsprechenden Chip-Kontaktierungs­ flecken elektrisch verbunden sind, auf den Chip-Ritzstrei­ fen; Anwenden eines elektrischen Tests an eine interne Schaltung jedes Halbleiterchips; und Schneiden des Wafers entlang den Chip-Ritzstreifen.
Die Chip-Kontaktierungsflecke sind aus leitfähigen Schichten gebildet, die mit endgültigen Metalleitungen einer internen Schaltung im Halbleiterchip durch eine Durchkontak­ tierung elektrisch verbunden sind, und die Wafer-Abtast­ flecke, indem die leitfähigen Schichten zu einer Seite der Chip-Ritzstreifen horizontal verlängert oder die endgültigen Metalleitungen der internen Schaltungen zur Seite der Chip- Ritzstreifen horizontal verlängert sind. Der elektrische Test wird durch Abtasten des Wafers mit Abtastspitzen auf den Wafer-Abtastflecken angewandt.
Die Schritte zum Bilden der Chip-Kontaktierungsflecke und der Wafer-Abtastflecke schließen die Teilschritte ein: Bilden einer ersten Isolierschicht auf dem Wafer; Bilden von Kontaktlöchern in einer Isolierschicht auf dem Halbleiter­ chip, um die endgültigen Metalleitungen der internen Schal­ tung jedes Halbleiterchips freizulegen, und darin Auffüllen einer ersten leitfähigen Schicht; Bilden von Mustern einer zweiten leitfähigen Schicht, die mit der ersten leitfähigen Schicht auf der ersten Isolierschicht elektrisch verbunden und auf den Chip-Ritzstreifen gebildet werden, indem sie vom Halbleiterchip aus verlängert werden; Bilden einer zweiten Isolierschicht auf der ersten Isolierschicht und den Mustern der zweiten leitfähigen Schicht; und Freilegen eines ersten Abschnitts der zweiten leitfähigen Schicht, der auf dem Halbleiterchip gebildet ist, und eines zweiten Abschnitts der zweiten leitfähigen Schicht, der auf dem Chip-Ritzstrei­ fen gebildet ist.
Es versteht sich, daß sowohl die vorhergehende allge­ meine Beschreibung als auch die folgende ausführliche Be­ schreibung beispielhaft und erklärend sind und eine Erklä­ rung der Erfindung, wie sie beansprucht ist, liefern und un­ terstützen sollen.
Ein Ausführungsbeispiel einer Struktur eines Halblei­ ter-Wafers und eines Herstellungsverfahrens für einen Halb­ leiterchip gemäß der vorliegenden Erfindung werden im fol­ genden anhand schematischer Zeichnungen beschrieben. Es zei­ gen:
Fig. 1 ein Flächendiagramm eines herkömmlichen Wafers;
Fig. 2 ein vergrößertes Diagramm eines eingekreisten Teils in Fig. 1;
Fig. 3 ein Flächendiagramm eines Wafers gemäß der vor­ liegenden Erfindung;
Fig. 4 ein vergrößertes Diagramm eines eingekreisten Teils in Fig. 3;
Fig. 5 einen vertikalen Querschnitt eines Halbleiter­ chips einschließlich eines Chip-Ritzstreifens in Fig. 4;
Fig. 6 einen vertikalen Querschnitt eines Halbleiter­ chips gemäß der vorliegenden Erfindung;
Fig. 7 und 8 vertikale Querschnitte einer Ausführungs­ form eines Herstellungsverfahrens eines Halbleiterchips ge­ mäß der vorliegenden Erfindung; und
Fig. 9 einen vertikalen Querschnitt eines Halbleiter­ chips gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
Nun wird ausführlich auf die bevorzugten Ausführungs­ formen der vorliegenden Erfindung Bezug genommen, von denen Beispiele in den beiliegenden Zeichnungen veranschaulicht sind.
Fig. 3 ist ein Flächendiagramm eines Wafers gemäß der vorliegenden Erfindung. Wie darin gezeigt ist, sind auf ei­ nem Wafer 30 in gleichen Intervallen mehrere quadratische Halbleiterchips 32 gebildet, worin (nicht dargestellte) in­ terne Schaltungen vorgesehen sind. Fig. 4 ist ein vergrößer­ tes Diagramm eines eingekreisten Teils in Fig. 3. In Fig. 4 sind zwischen den Halbleiterchips 32 Chip-Ritzstreifen 34 ausgebildet. Jeder der Chip-Ritzstreifen 34 weist eine mini­ male Breite auf, um die Halbleiterchips 32 nicht zu beschä­ digen, wenn der Wafer 30 geschnitten wird. Auf jedem der Halbleiterchips 32 ist eine Vielzahl Kontaktierungsflecke 36 gebildet, und mehrere Wafer-Abtastflecke 38, die mit den entsprechenden Kontaktierungsflecken 36 elektrisch verbunden sind, sind auf den Chip-Ritzstreifen 34 gebildet. Da jeder der Chip-Ritzstreifen 34 eine Breite von ungefähr 150 µm aufweist und jeder der Kontaktierungsflecke 36, 38 eine Grö­ ße von etwa 100 µm.100 µm hat, können die Wafer-Abtast­ flecke 38 ohne jegliche Schwierigkeit innerhalb der Chip- Ritzstreifen 34 gebildet werden.
Fig. 5 ist ein vertikaler Querschnitt eines Abschnitts der Halbleiterchips 32 einschließlich der in Fig. 4 gezeig­ ten Chip-Ritzstreifen 34. Wie darin gezeigt, ist ein n-Typ- Substrat 51 vorgesehen, das in zwei Abschnitte geteilt ist, d. h. den Halbleiterchip 32 und den Chip-Ritzstreifen 34. Im Substrat 51 sind hier eine P-Mulde, eine Verunreinigung P+ und eine Verunreinigung N+ gebildet. Im Abschnitt des Halb­ leiterchips 32 auf dem Substrat 51 ist eine interne Schal­ tung 52 vorgesehen, und auf dem Substrat 51 und der internen Schaltung 52 ist eine erste Isolierschicht 53 geschaffen. In der ersten Isolierschicht 53 ist ein erstes Kontaktloch 54 gebildet, um einen Abschnitt einer endgültigen Metalleitung 52a der internen Schaltung 52 freizulegen, und eine erste leitfähige Schicht 55 ist darin eingeführt. Auf der ersten Isolierschicht 53 ist eine zweite leitfähige Schicht 56 in Kontakt mit der ersten leitfähigen Schicht 55 ausgebildet. Die zweite leitfähige Schicht 56 ist hier in einen ersten Abschnitt 56a, der auf dem Halbleiterchip 32 gebildet ist, worin die interne Schaltung 52 vorgesehen ist, und einen auf dem Chip-Ritzstreifen 34 gebildeten zweiten Abschnitt 56b geteilt. Eine zweite Isolierschicht 57 ist auf der ersten Isolierschicht 53 und auf einer Grenzfläche der ersten und zweiten Abschnitte 56a, 56b der zweiten leitfähigen Schicht 56 gebildet, d. h. einer Grenzfläche des Halbleiterchips 32 und des Chip-Ritzstreifens 34. Der erste Abschnitt 56a und der zweite Abschnitt 56b der zweiten leitfähigen Schicht 56, die aus der zweiten Isolierschicht 57 freigelegt sind, wer­ den folglich der Chip-Kontaktierungsfleck 36 bzw. der Wafer- Abtastfleck 38 in Fig. 4.
Wie in Fig. 4 und 5 gezeigt ist, wird nach einem Bilden des Chip-Kontaktierungsflecks 36, der aus dem ersten Ab­ schnitt 56a der zweiten leitfähigen Schicht 56 gebildet ist, und Bilden des aus dem zweiten Abschnitt 56b der zweiten leitfähigen Schicht 56 gebildeten Wafer-Abtastflecks 38 die interne Schaltung 52 des Halbleiterchips 32 elektrisch gete­ stet, indem eine Wafer-Abtastspitze 60 auf den Wafer-Abtast­ fleck 38 zum Abtasten aufgebracht wird. Nach dem Test mit der Abtastspitze wird der Wafer 30 entlang den Chip-Ritz­ streifen 34 geschnitten, wobei so die Vielzahl von Halblei­ terchips 32 hergestellt wird, die wie in Fig. 6 gezeigt in je ein Stück geteilt sind.
Fig. 7 ist ein Diagramm eines Halbleiterchips gemäß ei­ ner anderen Ausführungsform der vorliegenden Erfindung. In Fig. 7 ist ein Endabschnitt einer endgültigen Metalleitung 52a einer in einem Halbleiterchip 32 gebildeten internen Schaltung 52 bis zu einer Seite eines Chip-Ritzstreifens 34 horizontal verlängert, wobei so ein verlängerter Teil 52b gebildet wird, und ein vorbestimmter Abschnitt einer Ober­ seite des verlängerten Teils 52b ist aus einer ersten Iso­ lierschicht 53 freigelegt. Der freigelegte verlängerte Teil 52b wird hier der Wafer-Abtastfleck 38 in Fig. 4.
In Fig. 7 wird die interne Schaltung 52 des Halbleiter­ chips 32 elektrisch getestet, indem eine Wafer-Abtastspitze 60 auf den Wafer-Abtastfleck 38 zum Abtasten aufgebracht wird, der der verlängerte Teil 52b ist. Wie in Fig. 8 ge­ zeigt ist, wird als nächstes ein Kontaktloch 54 geschaffen, um die endgültige Metalleitung 52a der internen Schaltung 52 in der ersten Isolierschicht 53 freizulegen, und eine erste leitfähige Schicht 55 wird darin eingefüllt. Als nächstes wird auf der ersten Isolierschicht 53 eine zweite leitfähige Schicht 56 gebildet. Die zweite leitfähige Schicht 56 ist hier mit der ersten leitfähigen Schicht 55 verbunden und nur auf einem Abschnitt des Halbleiterchips 32 ausgebildet, wor­ in die interne Schaltung 52 vorgesehen ist. Auf der ersten Isolierschicht 53 wird eine zweite Isolierschicht 58 gebil­ det. Eine Oberseite der zweiten leitfähigen Schicht 56 ist hier freigelegt, und der Wafer-Abtastfleck 38, der verlän­ gerte Teil 52b, wird aufgefüllt, da der Wafer-Abtastfleck 38 nach dem Wafer-Abtasttest nicht länger benötigt wird. Die zweite leitfähige Schicht 56, die freigelegt ist, wird der Chip-Kontaktierungsfleck 36 in Fig. 4. Der Wafer 30 wird als nächstes entlang den Chip-Ritzstreifen 34 geschnitten, wobei so eine Vielzahl von Halbleiterchips 32 hergestellt wird, die wie in Fig. 9 gezeigt in je ein Stück geteilt sind.
Wie oben beschrieben wurde, sind gemäß der vorliegenden Erfindung die Wafer-Abtastflecke zum Testen der internen Schaltungen der auf dem nicht geschnittenen Wafer gebildeten Halbleiterchips auf den Chip-Ritzstreifen vorgesehen, und die mit den externen Stiften (den externen Zuleitungen) ver­ bundenen Kontaktierungsflecke sind auf den Halbleiterchips gebildet, wobei so die durch die Kontaktierungsflecke auf dem Halbleiterchip eingenommene Layout-Fläche verringert wird. Die vorliegende Erfindung hat daher die Vorteile, daß sie für eine hochintegrierte Halbleitervorrichtung geeignet ist und verhindert, daß die in den Halbleiterchips gebilde­ ten internen Schaltungen im Test mit einer Abtastspitze be­ schädigt werden.
Der Fachmann erkennt, daß verschiedene Modifikationen und Variationen an der Struktur des Halbleiter-Wafers und dem Herstellungsverfahren für einen Halbleiterchip der vor­ liegenden Erfindung vorgenommen werden können, ohne vom Geist und Umfang der Erfindung abzuweichen. Die vorliegende Erfindung soll somit die Modifikationen und Variationen die­ ser Erfindung abdecken, vorausgesetzt, sie fallen in den Um­ fang der beigefügten Ansprüche und ihrer Äquivalente.

Claims (12)

1. Struktur eines Halbleiter-Wafers (30), worin eine Vielzahl von Halbleiterchips (32), die jeweils eine interne Schaltung bilden, in gleichen Intervallen vorgesehen und ei­ ne Vielzahl von Chip-Ritzstreifen (34) zwischen den Halblei­ terchips gebildet sind, mit:
mehreren Chip-Kontaktierungsflecken (36), die auf jedem Halbleiterchip gebildet sind; und
mehreren Wafer-Abtastflecken (38), die auf jedem der Chip-Ritzstreifen (34) gebildet und mit den entsprechenden Chip-Kontaktierungsflecken (36) elektrisch verbunden sind.
2. Struktur nach Anspruch 1, worin die Chip-Kontaktie­ rungsflecke (36) jeweils aus einem ersten Abschnitt einer leitfähigen Schicht gebildet sind, der mit einer endgültigen Metalleitung der im Halbleiterchip (32) gebildeten internen Schaltung über ein Kontaktloch (54) elektrisch verbunden ist.
3. Struktur nach Anspruch 2, worin die Wafer-Abtast­ flecke (38) jeweils aus einem zweiten Abschnitt gebildet sind, der vom ersten Abschnitt der leitfähigen Schicht aus horizontal verlängert ist.
4. Struktur nach Anspruch 1, worin die Wafer-Abtast­ flecke (38) jeweils aus einem verlängerten Abschnitt gebil­ det sind, der von der endgültigen Metalleitung der im Halb­ leiterchip (32) gebildeten internen Schaltung horizontal verlängert ist.
5. Struktur nach Anspruch 4, worin jeder der Chip- Kontaktierungsflecke (36) aus einer leitfähigen Schicht ge­ bildet ist, die über das Kontaktloch (54) mit der endgülti­ gen Metalleitung elektrisch verbunden ist.
6. Herstellungsverfahren für einen Halbleiterchip (32) mit den Schritten:
Vorsehen eines Wafers (30), worin eine Vielzahl von Halbleiterchips (32), die interne Schaltungen bilden, in gleichen Intervallen angeordnet und eine Vielzahl von Chip- Ritzstreifen (34) zwischen den Halbleiterchips (32) gebildet ist;
Bilden einer Vielzahl von Chip-Kontaktierungsflecken (36) auf jedem Halbleiterchip (32);
Bilden einer Vielzahl von Wafer-Abtastflecken (38), die mit den entsprechenden Chip-Kontaktierungsflecken (36) auf den Chip-Ritzstreifen (34) elektrisch verbunden sind;
Anwenden eines elektrischen Tests auf die interne Schaltung jedes Halbleiterchips (32); und
Schneiden des Wafers entlang den Chip-Ritzstreifen (34).
7. Verfahren nach Anspruch 6, worin die Chip-Kontaktie­ rungsflecke (36) jeweils aus einem ersten Abschnitt einer leitfähigen Schicht gebildet werden, der über ein Kontakt­ loch (54) mit der endgültigen Metalleitung der im Halblei­ terchips (32) gebildeten internen Schaltung elektrisch ver­ bunden ist.
8. Verfahren nach Anspruch 7, worin die Wafer-Abtast­ flecke (38) jeweils aus einem zweiten Abschnitt gebildet werden, der von einem Ende des ersten Abschnitts der leitfä­ higen Schicht zu einer Seite des Chip-Ritzstreifens (34) ho­ rizontal verlängert ist.
9. Verfahren nach Anspruch 6, worin jeder der Wafer- Abtastflecke (38) ein verlängerter Abschnitt ist, der von einem Ende der endgültigen Metalleitung der im Halbleiter­ chip (32) gebildeten internen Schaltung zu einer Seite des Chip-Ritzstreifens (34) horizontal verlängert ist.
10. Verfahren nach Anspruch 9, worin die Chip-Kontak­ tierungsflecke (36) jeweils aus einer leitfähigen Schicht gebildet werden, die durch ein Kontaktloch (54) mit der end­ gültigen Metalleitung elektrisch verbunden ist.
11. Verfahren nach Anspruch 6, worin der elektrische Test für die im Halbleiterchip (32) gebildete interne Schal­ tung angewandt wird, indem eine Wafer-Abtastspitze (60) auf die Wafer-Abtastflecke (38) zum Abtasten aufgebracht wird.
12. Verfahren nach Anspruch 6, worin die Schritte zum Bilden der Chip-Kontaktierungsflecke (36) und der Wafer- Abtastflecke (38) die Teilschritte einschließen:
Bilden einer ersten Isolierschicht auf dem Wafer;
Bilden von Kontaktlöchern in einer Isolierschicht auf dem Halbleiterchip, um die endgültigen Metalleitungen der internen Schaltung jedes Halbleiterchips freizulegen, und darin Auffüllen einer ersten leitfähigen Schicht;
Bilden von Mustern einer zweiten leitfähigen Schicht, die mit der ersten leitfähigen Schicht auf der ersten Iso­ lierschicht elektrisch verbunden und auf den Chip-Ritzstrei­ fen gebildet werden, indem sie vom Halbleiterchip aus ver­ längert werden;
Bilden einer zweiten Isolierschicht auf der ersten Iso­ lierschicht und den Mustern einer zweiten leitfähigen Schicht; und
Freilegen eines ersten Abschnitts der zweiten leitfähi­ gen Schicht, der auf dem Halbleiterchip gebildet ist, und eines zweiten Abschnitts der zweiten leitfähigen Schicht, der auf dem Chip-Ritzstreifen gebildet ist.
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