JP2006140338A

JP2006140338A - 半導体装置

Info

Publication number: JP2006140338A
Application number: JP2004329114A
Authority: JP
Inventors: Hideaki Kondo; 英明近藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-11-12
Filing date: 2004-11-12
Publication date: 2006-06-01
Also published as: US20060103402A1

Abstract

【課題】ＩＣカードなど物理的なセキュリティ（耐タンパー技術）を要求される半導体装置に対して特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下や設計完成度の低下を招く事なく、耐ダンパー性がより高くなる様に、ダイシング領域へのプロービングの集中を緩和し、検査コストの増大を抑制できる方法を提供する。
【解決手段】ダイシングレーン４に配置され内部回路１に対して接続部３を介して接続されるプロービングパッド２の列が切り落とされる構成の半導体装置であって、ダイシングレーン４上の複数のプロービングパッド２が、隣り合う半導体装置のプロービングパッド２に対して互い違いに並ぶように配置されている。特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下を招くことがなくなる。
【選択図】図１

Description

本発明は、ＩＣカードなどのハイセキュリティが要求される半導体装置に関するものである。詳しくは、プロービングパッドをチップダイシング領域に配置し、ダイシング時に切り落とすことによりパッドからのアクセス・解析を不可能とし、チップに対する物理的な保護の機能である耐タンパー性を向上させる技術に関する。

ＩＣカードには個人情報や金銭情報などの重要データが格納される。したがって、その重要データが許可なく変更、改ざんされることを防ぐ耐タンパー技術が重要である。耐タンパー技術には様々なものがある。その一つに、ダイシングレーン上にプロービングパッドを配置し、ウェハからチップを切り離すダイシング時にダイシングレーンに沿ってプロービングパッドを切り落とす技術がある。

図７は従来の技術の半導体装置における物理的なチップ構成を表す図である。ウェハ上において、あるチップＡ１ではその内部回路１の右辺で所定間隔を隔てた複数箇所からＸ方向外側に接続部３が延出されている。接続部３の先端部は直線状のダイシングレーン４上にあり、ダイシングレーン４上で接続部３にプロービングパッド２が接続されている。隣接するチップＡ２も同様の構成となっている。個々のダイシングレーン４は個々のチップＡ１，Ａ２に専属のものとなっている。このような配列パターンが複数のチップにおいて、Ｘ方向で繰り返し展開されている。

各チップの内部回路１に対するテストはウェハの状態で行われる。そのテストは、プロービングパッド２を介して行われる。テストが終了すれば、プロービングパッド２は不要になる。したがって、その後のダイシング工程において、ダイシングレーン４に沿ってプロービングパッド２は切り落とされ、チップＡ１が分離される。チップＡ１はＩＣカード等に搭載される。ここで、第三者が不正にＩＣカード等からＬＳＩチップを取り出して解析しようとしても、切り落としによりプロービングパッドがすでに存在していないため、内部回路の信号の読み取りは不可能であり、不正な解析を防止できる（例えば、特許文献１参照）。
特開平１０−２５６３２４号公報（第４−５頁、第２図）特開２００１−１３５５９７号公報（第４頁、第１図）特開２００３−７７９６８号公報（第４−５頁、第１−２図）特開２００３−２０３９１３号公報（第３−４頁、第１−２図）

上記特許文献１の構成では、パッド列は右辺にしか存在しない。そのため、配線レイアウトとしては、内部回路から右辺へ向けて配線する必要がある。しかし、このような配線レイアウトに制約があると、レイアウト効率が悪化する。その結果、例えば内部回路の左辺から右辺へ配線する必要が生じたときには、配線が長いものとなり、配線遅延が増大する。これは、動作タイミングのマージンを低下させることに繋がり、チップコストを高くする要因となる。

また、特許文献４の構成では、隣接する２チップでダイシング領域にパッド列を並べ、ダイシング時に両方のパッド列を切り落とす。この場合、ダイシング領域が広がり、切り取る部分の面積が大きくなる。結果的にウェハ上の有効な面積が小さくなり、チップコスト増大を招く。同時に、プローブ検査やウェハレベルバーンイン時のプロービング針の領域集中を招く。プロービングパッドが集中した辺には入出力のための回路が集中する。一方、プロービング針どうし間には、物理的にある程度の間隔を確保しなければならず、プロービング針の作製が困難になる。また、プロービングの針ピッチの制限により、１つのウェハを複数回テストする必要が生じることもあり、検査コスト増大を招く。

さらに、セキュリティ面でも、単純にプロービングパッドを切り落とすだけでは、切り落とした断面からの解析を許してしまう。すなわち、プロービングパッドからのチップ内部へのアクセスを完全に絶つのが不可能となる。

本発明は上記従来の問題を解決するもので、特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下を招くことなく、また、単純にパッドをダイシング領域へ配置して切り落とす対策と比較して、耐タンパー性がより高くなるようにすることを目的としている。また、ダイシング領域へのプロービングの集中を緩和し、検査コストの増大を抑制できるようにすることを目的としている。

上記の課題を解決するために、本発明は次のような手段を講じる。

本発明による半導体装置は、内部回路の外側のダイシングレーンに配置され前記内部回路に対して接続部を介して接続されるプロービングパッド列が切り落とされる構成の半導体装置であって、前記ダイシングレーン上の複数の前記プロービングパッドが、隣り合う半導体装置のプロービングパッドに対して互い違いに並ぶように配置されているものである。

この構成によれば、隣接するチップどうしでスクライブ領域（ダイシングレーン）を共用できるため、スクライブ領域の増加を招かずに済み、チップコストの増加を防止する。また、各チップにおけるプロービングパッドのピッチは緩和され、検査コストの増大を招くことなく、耐タンパー性を向上させることができる。

上記の構成において好ましい態様は、前記プロービングパッドがチップの２つ以上の辺に配置されており、１つの辺における前記プロービングパッドと反対側の辺における前記プロービングパッドとが互いに位置を異にして配置されていることである。

この構成によれば、プロービングパッドを少なくとも２辺へ配置することで特定の１辺へのパッド配線集中を緩和し、レイアウト効率の低下や設計完成度の低下を防ぐことができる。さらに、切り落としたダイシング断面を通じて物理解析を行い、パッドの復元を試みるなどの不正を行っても、ダイシングレーンに並ぶパッドが１辺での信号配線からではなく、対向する２辺の信号配線からとなるため、複雑性が増し、耐タンパー性の向上が実現される。

また、上記構成において別の好ましい態様は、前記プロービングパッドがチップの４辺に配置されており、それぞれの辺における前記プロービングパッドとそれぞれ反対側の辺における前記プロービングパッドとが互いに位置を異にして配置されていることである。

この構成によれば、４辺全辺へのプロービングパッドの構成がとれ、特定の辺へのパッド配線集中をさらに緩和し、レイアウト効率および設計完成度のさらなる向上を図ることができる。

また、上記構成において、さらに、前記ダイシングレーンにステッパアライメントマークなどのアクセサリ類領域が配置されている構成も好ましい。つまり、ダイシングレーンの全ての領域をプロービングパッドの配置領域とするのではなく、ステッパアライメントマークなどのアクセサリ類を配置する領域を残す構成とする。

この構成によれば、レチクル設計においてダイシングレーンのレイアウト自由度を高めることができる。

また、上記構成において、前記プロービングパッドは、このプロービングパッドを前記内部回路に接続する前記接続部とは反対側において、隣り合う半導体装置の内部回路に対して、電気的な接続の機能を有しないダミー接続部を介して接続されている構成も好ましいものである。

この構成によれば、ダイシング断面に、プロービングパッドの切り落とし跡とは別に、内部回路とは非接続のダミー接続部の切り落とし跡があたかもチップ内部に引き込まれるような状態で存在するため、不正な解析に対する耐タンパー性をさらに向上することができる。

また、上記のダミー接続部を有する構成において、前記接続部、プロービングパッド、ダミー接続部のこの順の配列と、前記ダミー接続部、プロービングパッド、接続部のこの順の配列との並びの態様については、１パッドずつ交互の規則で並んでいるでもよいが、そのような規則に従わない不規則な状態で並んでいるのでもよい。

不規則的であれば、解析をさらに困難にすることができる。

また、上記の構成において、さらに、隣接する接続部どうし間に、ダイシングレーンのエッジに沿って、ダイシング時の切り落としのダメージによって隣接する接続部どうしを短絡させるための短絡用接続部が配置されていることは好ましいものである。

この構成によれば、ダイシング断面からの解析を行おうとしても、接続部どうし間の短絡用接続部による短絡状態を解消し、両接続部を分離する必要がある。したがって、不正な解析をさらに困難なものにし、耐タンパー性を向上できる。

本発明によれば、隣接チップどうしでスクライブ領域を共用するのでスクライブ領域の増加を招かずに済み、チップコストの増加を防止する。また、プロービングパッドのピッチが緩和され、検査コストの増大を招くことなく、セキュリティを向上させることができる。

以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１の半導体装置における物理的なチップ構成を表す図である。半導体チップがウェハ上でＸ方向に並んでいるが、実際にはＸ方向、Ｙ方向にチップが並んだ状態となっている。図１において、Ａ１，Ａ２は互いに隣接するチップ、１は内部回路、２はプロービングパッド、３は接続部、４はダイシングレーンである。内部回路１は、例えばＩＣカード内のＬＳＩ内部にある所望の機能を実現するものである。

ウェハ上において、あるチップＡ１の右辺で所定間隔を隔てた複数箇所からＸ方向外側に接続部３が延出され、左辺においても右辺とは位置を異にする所定間隔を隔てた複数箇所からＸ方向外側に接続部３が延出され、いずれも接続部３の先端部にプロービングパッド２が接続されている。隣接するチップＡ２においても同様の構成となっており、チップＡ１の左辺の接続部３およびプロービングパッド２と隣接するチップＡ２の右辺の接続部３およびプロービングパッド２とは、１パッドずつ互い違いに１列に並んでいる。チップＡ１のプロービングパッド２と隣接するチップＡ２のプロービングパッド２とは、共通の直線状のダイシングレーン４上に等間隔を隔てる状態で配列されている。このような配列パターンが複数のチップにおいて、Ｘ方向で繰り返し展開されている。

内部回路１のテストは、ウェハ上でのプロービング検査時において、プロービングパッド２を介して行われる。すなわち、テスターのプローブをプロービングパッド２に接触させた状態で内部回路１に所望の動作をさせ、接続部３およびプロービングパッド２を介して内部回路１の信号をテスターで観測し、予め用意しているテストパターンと比較する。

プロービング検査の後、ダイシング工程において、ダイシングレーン４に沿ってプロービングパッド２が切り落とされ、チップＡ１が分離される。このとき、プロービングパッド２は１列に並んでおり、図７の従来技術と同様のウェハダイシングを行うことができる。分離されたチップＡ１は、ＩＣカードなどに搭載される。チップの内部回路１に対して第三者が不正なアクセスを行う場合に、ＩＣカードなどから目的のチップを剥がし、解析を試みるとする。しかし、すでにプロービングパッド２が切り落とされてなくなっているため、ウェハ上で行ったテストのように内部回路１の信号をプロービングパッドから観測することは困難であり、内部回路１の解析を行うことは不可能となる。

また、内部回路１からプロービングパッド２への接続部３が、図７の従来技術のように片辺に集中せず、左右両辺に分かれて配置されている。したがって、入出力回路等が１辺に集中することがなく、配線配置におけるレイアウト効率を向上させることができる。

また、プロービングパッド２がチップＡ１側と隣接するチップＡ２側とで１パッドずつ互い違いに１列に並んでいて、個々の半導体装置において、プロービングパッド２のピッチは、図７の従来技術に比べて２倍のピッチになっている。そのため、プロービング検査の針ピッチを緩和することが可能となる。

（実施の形態２）
図２は本発明の実施の形態２の半導体装置における物理的なチップ構成を表す図である。半導体装置がウェハ上にＸ、Ｙ両方向に並んでいる。図２において、Ａ１，Ａ２はＸ方向で隣接するチップ、Ｂ１，Ｂ２はＹ方向で隣接するチップ、４はＹ方向のダイシングレーン、５はＸ方向のダイシングレーンを示す。

ウェハ上において、あるチップＡ１の右辺で所定間隔を隔てた複数箇所からＸ方向外側に接続部３が延出され、左辺においても右辺とは位置を異にする所定間隔を隔てた複数箇所からＸ方向外側に接続部３が延出され、さらに、上辺で所定間隔を隔てた複数箇所からＹ方向外側に接続部３が延出され、下辺においても上辺とは位置を異にする所定間隔を隔てた複数箇所からＹ方向外側に接続部３が延出され、いずれも接続部３の先端部にプロービングパッド２が接続されている。Ｘ方向の隣接するチップＡ２においても、また、Ｙ方向の隣接チップＢ１，Ｂ２においても同様の構成となっている。チップＡ１とＸ方向の隣接するチップＡ２との関係は実施の形態１の場合と同様のものになっている。すなわち、チップＡ１のプロービングパッド２とＸ方向の隣接するチップＡ２のプロービングパッド２とは、共通の直線状のＹ方向のダイシングレーン４上に等間隔を隔てる状態で配列されている。また、チップＡ１の上辺の接続部３およびプロービングパッド２とＹ方向の隣接チップＢ１の下辺の接続部３およびプロービングパッド２とは、１パッドずつ互い違いに１列に並んでいる。チップＡ１のプロービングパッド２と隣接チップＢ１のプロービングパッド２とは、共通の直線状のＸ方向のダイシングレーン５上に等間隔を隔てる状態で配列されている。このような配列パターンが複数のチップにおいて、Ｘ方向およびＹ方向で繰り返し展開されている。

ウェハ上でのプロービング検査の後、ダイシング工程において、Ｙ方向のダイシングレーン４およびＸ方向のダイシングレーン５に沿ってプロービングパッド２が切り落とされ、チップＡ１が分離される。分離されたチップＡ１においては、プロービングパッド２が切り落とされてなくなっているため、プロービングパッドを介して内部回路１の解析を行うことは不可能となる。また、実施の形態１と同様に、プロービング検査の針ピッチを緩和することが可能となる。そして、本実施の形態においては、プロービングパッド２への接続部３は内部回路１の上下左右の４辺に配置されているので、実施の形態１に比べて、レイアウト効率がさらに良い配線配置をとれる。

（実施の形態３）
図３は本発明の実施の形態３の半導体装置における物理的なチップ構成を表す図である。図３において、６はレチクルフレームなどに対するアライメントマークである。Ｙ方向のダイシングレーン４およびＸ方向のダイシングレーン５のそれぞれに、ウェハをアライメントするためのアライメントマーク６が配置されている。すなわち、これらのダイシングレーン４，５は、隣接する２つのチップのプロービングパッド２とアライメントマーク６とに共有されている。その他の構成については、実施の形態２の図２と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。

本実施の形態によれば、実施の形態２の効果に加えて、隣接する２つのチップのプロービングパッド２とアライメントマーク６との３者でダイシングレーンを共有しているので、レチクル設計においてダイシングレーンのレイアウト自由度を高めることができる。

（実施の形態４）
図４は本発明の実施の形態４の半導体装置における物理的なチップ構成を表す図である。図４において、７は電気的な接続の機能はもたない非導電性のダミー接続部である。Ｙ方向のダイシングレーン４およびＸ方向のダイシングレーン５におけるプロービングパッド２は、その一側で接続部３を介して内部回路１に接続され、他側においてダミー接続部７を介して反対側の内部回路１に接続されている。ただし、ダミー接続部７は電気的な接続の機能はない。

Ｙ方向およびＸ方向のダイシングレーン４，５上に配置されたプロービングパッド２はいずれも隣接する２つのチップのうち必ずいずれか一方のチップの内部回路１に接続部３を介して接続されているが、ダミー接続部７を介してあたかも他方のチップの内部回路１に対しても接続された構成となっている。実際には、このダミー接続部７は、内部回路１とプロービングパッド２とを電気的には接続していない。Ｙ方向のダイシングレーン４上で右側に接続部３、左側にダミー接続部７のプロービングパッド２と、右側にダミー接続部７、左側に接続部３のプロービングパッド２とが１パッドずつ交互となっている。また、Ｘ方向のダイシングレーン５上で下側に接続部３、上側にダミー接続部７のプロービングパッド２と、下側にダミー接続部７、上側に接続部３のプロービングパッド２とが１パッドずつ交互となっている。その他の構成については、実施の形態２の図２と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。

なお、図４は図２の構成にダミー接続部７を追加した形態となっているが、図１や図３の構成に適用してもよい。

本実施の形態によれば、プロービング検査の後のプロービングパッド２の切り落としで分離されたチップＡ１は、そのダイシング断面に、プロービングパッド２の切り落とし跡とは別に、内部回路１とは非接続のダミー接続部７の切り落とし跡があたかもチップ内部に引き込むような状態で存在するため、不正な解析に対する耐タンパー性をさらに向上することができる。

（実施の形態５）
図５は本発明の実施の形態５の半導体装置における物理的なチップ構成を表す図である。

実施の形態４の図４では、Ｙ方向のダイシングレーン４上で右側に接続部３、左側にダミー接続部７のプロービングパッド２と、右側にダミー接続部７、左側に接続部３のプロービングパッド２とが１パッドずつ交互となっており、また、Ｘ方向のダイシングレーン５上で下側に接続部３、上側にダミー接続部７のプロービングパッド２と、下側にダミー接続部７、上側に接続部３のプロービングパッド２とが１パッドずつ交互となっていた。これに対して、本実施の形態では、１パッドずつ交互という配列の規則性が破れている。図５では、Ｙ方向のダイシングレーン４上で下から上にかけて、２パッド、２パッド、１パッド、３パッドの配列となっており、また、Ｘ方向のダイシングレーン５上で左から右にかけて、１パッド、３パッド、１パッド、３パッドの配列となっている。その他の構成については、実施の形態４の図４と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。

本実施の形態によれば、内部回路１に接続された接続部３と内部回路１には接続されていないダミー接続部７との配列に規則性がなく、実施の形態４よりも解析の困難性が増している。

（実施の形態６）
図６は本発明の実施の形態６の半導体装置における物理的なチップ構成を表す図である。半導体装置がウェハ上でＹ方向に並んだ状態となっている。図６において、８は短絡用接続部である。チップＡ１において隣接する接続部３，３の間において、ダイシングレーン５の端縁であるダイシングエッジに沿って、ダイシング時の切り落としのダメージによって隣接する接続部３，３どうしを短絡させるための短絡用接続部８が配置されている。この短絡用接続部８は、一方の接続部３から延出された櫛状導体８ａと、その櫛状導体８ａに噛み合うように入り込む状態の他方の接続部３から延出された櫛状導体８ａとの組み合わせからなる。一方の櫛状導体８ａの直線状の基部８ａ₁はチップ上に位置し、基部８ａ₁から分岐された複数の櫛歯部８ａ₂はチップ側からダイシングレーン５側に延在している。また、他方の櫛状導体８ｂの直線状の基部８ｂ₁はダイシングレーン５上に位置し、基部８ｂ₁から分岐された複数の櫛歯部８ｂ₂はダイシングレーン５側からチップ側に延在している。基部８ａ₁，８ｂ₁どうしは互いに平行であり、櫛歯部８ａ₂，８ｂ₂どうしはダイシングエッジを挟んで互い違いに入り込む状態となっている。隣接するチップＢ１においても同様の構成の短絡用接続部８が設けられている。

検査時には、短絡用接続部８において櫛状導体８ａ，８ｂどうしは互いに電気的に分離された状態にあり、したがって、隣接する接続部３，３どうしも電気的に分離された状態にある。

ダイシング時にダイシングレーン５に沿ってプロービングパッド２を切り落とすと、そのときのダメージによって、前記入り込み状態の櫛歯部８ａ₂，８ｂ₂どうしが絡まり合い、その絡まりが隣接する接続部３，３どうしを電気的に短絡する結果をもたらす。

ダイシングによって分離されたチップＡ１は、ＩＣカードなどに搭載される。チップの内部回路１に対して第三者が不正なアクセスが行う場合に、ＩＣカードなどから目的のチップを剥がし、解析を試みるとする。しかし、すでにプロービングパッド２が切り落とされてなくなっている上に、ダイシング断面からの解析を行おうとしても、前記接続部３，３どうし間の櫛歯部８ａ₂，８ｂ₂の絡まりによる短絡状態を解消し、両接続部３，３を分離する必要がある。したがって、上記各実施の形態に比べて、不正な解析をさらに困難にしており、耐タンパー性を著しく向上させている。

本発明は、ＩＣカードなど個人情報や金銭情報などの重要データが格納され、このような重要データを許可なく変更、および改ざんすることを防ぐ耐タンパー技術の向上が必要なチップにおいて、レイアウト設計制約やウェハ検査のプロービングパッド配置などの制約を受けずに、高い耐タンパー性をもたせる上で有用である。

本発明の実施の形態１における物理的なチップ構成を表す図本発明の実施の形態２における物理的なチップ構成を表す図本発明の実施の形態３における物理的なチップ構成を表す図本発明の実施の形態４における物理的なチップ構成を表す図本発明の実施の形態５における物理的なチップ構成を表す図本発明の実施の形態６における物理的なチップ構成を表す図従来の技術における物理的なチップ構成を表す図

符号の説明

Ａ１，Ａ２，Ｂ１，Ｂ２チップ
１内部回路
２プロービングパッド
３接続部
４Ｙ方向のダイシングレーン
５Ｘ方向のダイシングレーン
６アライメントマーク
７ダミー接続部
８短絡用接続部

Claims

内部回路の外側のダイシングレーンに配置され前記内部回路に対して接続部を介して接続されるプロービングパッド列が切り落とされる構成の半導体装置であって、前記ダイシングレーン上の複数の前記プロービングパッドが、隣り合う半導体装置のプロービングパッドに対して互い違いに並ぶように配置されていることを特徴とする半導体装置。
前記プロービングパッドは、チップの２つ以上の辺に配置されており、１つの辺における前記プロービングパッドと反対側の辺における前記プロービングパッドとが互いに位置を異にして配置されている請求項１に記載の半導体装置。
前記プロービングパッドは、チップの４辺に配置されており、それぞれの辺における前記プロービングパッドとそれぞれ反対側の辺における前記プロービングパッドとが互いに位置を異にして配置されている請求項１に記載の半導体装置。
さらに、前記ダイシングレーンにステッパアライメントマークなどのアクセサリ類領域が配置されている請求項１から請求項３までのいずれかに記載の半導体装置。
前記プロービングパッドは、このプロービングパッドを前記内部回路に接続する前記接続部とは反対側において、隣り合う半導体装置の内部回路に対して、電気的な接続の機能を有しないダミー接続部を介して接続されている請求項１から請求項４までのいずれかに記載の半導体装置。
前記接続部、プロービングパッド、ダミー接続部のこの順の配列と、前記ダミー接続部、プロービングパッド、接続部のこの順の配列とが、１パッドずつ交互の規則で並んでいる請求項５に記載の半導体装置。
前記接続部、プロービングパッド、ダミー接続部のこの順の配列と、前記ダミー接続部、プロービングパッド、接続部のこの順の配列とが、不規則に並んでいる請求項５に記載の半導体装置。
隣接する接続部どうし間に、ダイシングレーンのエッジに沿って、ダイシング時の切り落としのダメージによって隣接する接続部どうしを短絡させるための短絡用接続部が配置されている請求項１から請求項７までのいずれかに記載の半導体装置。