KR101764024B1 - 웨이퍼 구조물 및 웨이퍼 다이싱 방법 - Google Patents

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Abstract

반도체 다이는 본체, 돌출 부분, 및 본딩 패드를 포함한다. 본체는 측벽을 포함한다. 돌출 부분은 측벽으로부터 횡방향으로 각각 돌출한다. 본딩 패드는 돌출 부분 상에 각각 배치된다. 웨이퍼 다이싱 방법은 이하의 작업을 포함한다. 칩이 반도체 웨이퍼 상에 형성된다. 본딩 패드는 2개의 인접한 칩 사이마다의 경계선 상에 형성된다. 스크라이브 라인은 본딩 패드를 따라 형성 및 배치된다. 상기 스크라이브 라인을 노출시키기 위해, 포토리소그래피 패턴이 반도체 웨이퍼의 상부면 상에 형성된다. 스크라이브 라인은, 에칭된 패턴을 형성하기 위해, 실질적으로 상부면 아래로 반도체 웨이퍼 내의 깊이까지 에칭된다. 반도체 웨이퍼의 배면은 웨이퍼 기판의 에칭된 패턴이 노출될 때까지 시닝된다.

Description

웨이퍼 구조물 및 웨이퍼 다이싱 방법{WAFER STRUCTURE AND METHOD FOR WAFER DICING}
본 발명은 웨이퍼 구조물 및 웨이퍼 다이싱 방법에 관한 것이다.
반도체 제조 공정의 완료에 따라, 수 많은 복제 반도체 칩은 반도체 웨이퍼로부터 다이싱된다. 이들 반도체 칩은 반도체 웨이퍼 상에 형성되어 있는 스크라이브(scribe) 라인에 의해 분리된다. 스크라이브 라인을 따라 반도체 웨이퍼를 특정한 반도체 디바이스 칩을 나타내는 각각의 다이를 구비한 개별적인 다이스로 분할하기 위해 다양한 기술이 사용되고 있다. 통상적인 웨이퍼 다이싱 기술은 기계적 클리빙(cleaving), 레이저 다이싱, 및 다이아몬드 블레이드에 의한 소잉(sawing)을 포함한다.
그러나 이들 웨이퍼 다이싱 기술을 위해 반도체 웨이퍼 상에는 더 큰 스크라이브 라인이 배치되며, 따라서 반도체 웨이퍼의 전체 다이 개수가 감소된다.
일부 실시예에 따라, 본 발명은 반도체 다이를 개시하고 있다. 반도체 다이는 본체, 돌출 부분, 및 본딩 패드를 포함한다. 본체는 측벽을 갖는다. 상기 돌출 부분은 측벽으로부터 횡방향으로 각각 돌출하고 있다. 본딩 패드는 돌출 부분 상에 각각 배치된다.
어떤 실시예에 따라, 본 발명은 반도체 웨이퍼를 개시하고 있다. 반도체 웨이퍼는 제1 반도체 다이, 제2 반도체 다이, 본딩 패드, 및 스크라이브 라인을 포함한다. 제2 반도체 다이는 제1 반도체 다이에 연결된다. 본딩 패드는 제1 반도체 다이와 제2 반도체 다이 사이의 경계선 상에 배치된다. 스크라이브 라인은 본딩 패드를 따라 배치된다.
대안적인 실시예에 따라, 본 발명은 반도체 다이스를 분리시키기 위한 방법을 개시하고 있다. 이 방법에 있어서, 칩은 반도체 웨이퍼 상에 형성된다. 본딩 패드는 2개의 인접한 칩 사이마다의 경계선 상에 형성된다. 스크라이브 라인은 본딩 패드를 따라 형성 및 배치된다. 상기 스크라이브 라인을 노출시키기 위해, 포토리소그래픽 패턴이 반도체 웨이퍼의 상부면 상에 형성된다. 스크라이브 라인은 에칭된 패턴을 형성하기 위해, 실질적으로 상부면 아래로 상기 반도체 웨이퍼 내의 깊이까지 에칭된다. 반도체 웨이퍼의 배면은, 웨이퍼 기판의 에칭된 패턴이 노출될 때까지, 시닝(thinning)된다.
본 발명의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 크기는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시예에 따른 반도체 다이의 개략도이다.
도 1b 내지 도 1d는 어떤 실시예에 따른 반도체 다이스의 개략도이다.
도 2a는 일부 실시예에 따른 반도체 웨이퍼의 개략도이다.
도 2b는 일부 실시예에 따라 반도체 다이스로 분할되는 반도체 웨이퍼의 개략도이다.
도 3a는 도 2a에 도시된 선 3A-3A 를 따라 도시된 반도체 웨이퍼의 개략적인 횡단면도이다.
도 3b는 도 2a에 도시된 선 3B-3B 를 따라 도시된 반도체 웨이퍼의 개략적인 횡단면도이다.
도 4a는 어떤 실시예에 따른 반도체 웨이퍼의 개략도이다.
도 4b는 대안적인 실시예에 따라 반도체 다이스로 분할되는 반도체 웨이퍼의 개략도이다.
도 5는 대안적인 실시예에 따른 반도체 웨이퍼의 개략도이다.
도 6a 내지 6g는 일부 실시예에 따른 웨이퍼 다이싱 방법을 도시한 중간 단계의 개략적인 횡단면도이다.
도 7a는 도 6b에 도시된 반도체 다이스의 개략적인 평면도이다.
도 7b는 도 6c에 도시된 반도체 다이스의 개략적인 평면도이다.
도 8은 본 발명의 일부 실시예에 따른 웨이퍼 다이싱 방법의 흐름도이다.
이하의 설명은 제공된 주제(subject matter)의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 발명을 간소화하기 위해 부품 및 장치의 특정한 예가 아래에 개시된다. 물론, 이들은 단지 예에 불과하며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 상에 또는 제2 특징부 위에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, 공간적으로 상대적인 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 (90°회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 또한 여기에 사용된 공간적으로 상대적인 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다.
본 발명의 실시예는 그 측벽을 돌출시키고 그에 따라 반도체 웨이퍼의 전체 다이 개수를 증가시키는 본딩 패드를 갖는 반도체 웨이퍼로부터 분리되는 반도체 다이에 관한 것이다. 본 발명의 실시예는 본딩 패드 및 스크라이브 라인을 갖는 반도체 웨이퍼에 관한 것이며, 상기 본딩 패드는 2개의 반도체 다이스 사이의 경계선 상에 배치되고, 상기 스크라이브 라인은 각각의 본딩 패드를 따라 구불구불하거나 또는 이를 통과하며, 그에 따라 반도체 웨이퍼의 전체 다이 개수를 증가시킨다. 본 발명의 어떤 실시예에 있어서, 웨이퍼 다이싱 방법은 포토리소그래피 작동을 사용함으로써 제공된다.
도 1a는 일부 실시예에 따른 반도체 다이(100)의 개략도이다. 도 1a에 도시된 바와 같이, 일부 실시예에 있어서, 반도체 다이(100)는 MOS 트랜지스터, 무선 주파수 디바이스, 광전자 디바이스 등과 같은, 하나 또는 그 이상의 능동형 또는 수동형 전자 디바이스를 포함할 수 있다. 반도체 디바이스 다이(100)는 발광 다이오드(LED), 영상 센서, 반도체 레이저 다이오드 등의 형태일 수 있다. 반도체 다이(100)는 본체(110), 돌출 부분(120), 및 본딩 패드(130)를 포함한다. 상기 본체(110)는 측벽(111)을 가지며, 상기 돌출 부분(120)은 측벽(111)으로부터 횡방향으로 각각 돌출한다. 2개의 대향하는 측벽(111)의 돌출 부분(120)은 엇갈리게 형성된다. 본딩 패드(130)는 상기 돌출 부분(120) 상에 각각 배치된다. 각각의 돌출 부분(120)은 그 위에 배치되는 본딩 패드(130) 중 하나를 갖는다. 어떤 실시예에 있어서, 각각의 본딩 패드(130)는 약 90 ㎛ 의 폭(x)을 갖는다.
일부 실시예에 있어서, 반도체 다이(100)는 본체(110)에 배치되는 밀봉 링(140)을 포함할 수 있으며, 상기 밀봉 링(140)과 본딩 패드(130) 사이에 측벽(111)이 위치된다. 일부 실시예에 있어서, 밀봉 링(140)은 산화물층 및 금속층을 포함하며, 상기 각각의 산화물층은 2개의 인접한 금속층 사이마다 배치되며, 상기 각각의 산화물층은 약 1.1 ㎛ 의 폭을 가지며, 각각의 금속층은 약 2.5 ㎛ 의 폭을 갖는다.
도 1b 내지 1d는 어떤 실시예에 따른 반도체 다이스(100A, 100B, 100C)의 개략도이다. 각각의 반도체 다이스(100A, 100B, 100C)는 반도체 다이(100)와 유사하지만, 그러나 본딩 패드(130)의 상이한 배치를 갖는다. 일부 실시예에 있어서, 반도체 다이(100A)는 도 1b에 도시된 바와 같이 그 위에 배치되는 2개의 본딩 패드(130)를 구비한 돌출 부분(120)을 갖는다. 어떤 실시예에 있어서, 반도체 다이(100B)는 도 1c에 도시된 바와 같이 그 위에 배치되는 3개의 본딩 패드(130)를 구비한 돌출 부분(120)을 갖는다. 대안적인 실시예에 있어서, 반도체 다이(100C)는 도 1d에 도시된 바와 같이 각각의 돌출 부분(120) 상에 배치되는 2개의 본딩 패드(130)를 갖는다. 일부 실시예에 있어서, 각각의 돌출 부분(120) 상에 배치되는 본딩 패드(130)의 개수는 제품 요구사항에 따라 변할 수 있다.
도 2a는 일부 실시예에 따른 반도체 웨이퍼(200A)의 개략도이다. 도 2b는 일부 실시예에 따라 반도체 다이스(210, 220)로 분할되는 반도체 웨이퍼(200A)의 개략도이다. 도 3a 및 도 3b는 도 2a에 각각 도시된 선 3A-3A 및 선 3B-3B 를 따라 도시된, 도 2b의 반도체 웨이퍼(200A)의 개략적인 횡단면도이다. 도 2a, 도 2b, 도 3a, 및 도 3b에 도시된 바와 같이, 반도체 웨이퍼(200A)는 기판(201), 및 상기 기판(201) 상에 형성되는 상부층(202)을 포함한다. 반도체 다이스(210, 220)는 가공되어, 상부층(202) 내로 매립된다. 각각의 반도체 다이스(210, 220)는 MOS 트랜지스터, 무선 주파수 디바이스, 광전자 디바이스 등과 같은, 하나 또는 그 이상의 능동형 및 수동형 전자 디바이스를 포함할 수 있다. 반도체 다이스(210, 220)는 예를 들어, 영상 센서, 반도체 레이저 다이오드, 등의 형태일 수 있다. 간략한 설명을 위해, 상부층(202)이 단일층으로서 도시되어 있지만, 그러나 상기 상부층(202)은 기판(201) 위에 배치되는 능동형 층, 기능적 회로를 형성하기 위해 디바이스들을 결합하는 상호접속 금속층, 및 능동형 및/또는 수동형 디바이스들이 상기 능동형 층 상에 형성되는 상부의 보호 패시베이션층을 포함할 수 있다.
일부 실시예에 있어서, 기판(201)은 갈륨 비화물(GaAs), 갈륨 비화물-인화물(GaAsP), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 알루미늄 비소(GaAlAs), 인듐 갈륨 인화물(InGaP), 등으로부터 형성될 수 있다.
일부 실시예에 있어서, 반도체 웨이퍼(200A)는 제1 반도체 다이(210), 제2 반도체 다이(220), 본딩 패드(230), 및 스크라이브 라인(240)을 포함한다. 상기 제2 반도체 다이(220)는 제1 반도체 다이(210)에 연결된다. 본딩 패드(230)는 제1 반도체 다이(210)와 제2 반도체 다이(220) 사이의 경계선(250) 상에 배치된다. 일부 실시예에 있어서, 본딩 패드는 동일 선상에 있으며, 스크라이브 라인(240)이 상기 본딩 패드(230)를 따라 배치된다. 어떤 실시예에 있어서, 스크라이브 라인(240)은 각각의 본딩 패드(230)를 따라(또는 본딩 패드의 둘레로) 구불구불할 수 있고, 또한 도 2a에 도시된 바와 같이 약 5 ㎛ 내지 약 50 ㎛ 범위의 폭(d)을 갖는다.
대안적인 실시예에 있어서, 도 4a는 어떤 실시예에 따른 반도체 웨이퍼(200B)의 개략도이다. 도 4b는 대안적인 실시예에 따라 반도체 다이스(210A, 220A)로 분할되는 반도체 웨이퍼(200B)의 개략도이다. 도 4a에 도시된 바와 같이, 스크라이브 라인(240)은 각각의 본딩 패드(230)를 통과하고, 각각의 본딩 패드(230)가 2개의 부분(230A, 230B)으로 분할된다. 일부 실시예에 있어서, 반도체 웨이퍼(200B)는 T-콘택 칩 스케일 패키지(chip scale package)(CSP) 기술에 사용될 수 있다.
일부 실시예에 있어서, 제1 반도체 다이(210)는 제1 본체(211), 및 상기 제1 본체(211)에 배치되는 제1 밀봉 링(212)을 포함할 수 있으며, 스크라이브 라인(240)의 일부가 제1 밀봉 링(212)과 상기 본딩 패드(230)의 일부 사이에 있다.
일부 실시예에 있어서, 제2 반도체 다이(220)는 제2 본체(221), 및 상기 제2 본체(221)에 배치되는 제2 밀봉 링(222)을 포함할 수 있으며, 스크라이브 라인(240)의 일부가 제2 밀봉 링(222)과 상기 본딩 패드(230)의 일부 사이에 있다.
도 5를 참조하면, 도 5는 대안적인 실시예에 따른 반도체 웨이퍼(200C)의 개략도이다. 반도체 웨이퍼(200C)는 제1 반도체 다이스(210), 제2 반도체 다이스(220), 본딩 패드(230), 및 스크라이브 라인(240)을 포함할 수 있다. 각각의 제1 반도체 다이스(210)는 제2 반도체 다이스(220)에 의해 둘러싸이고, 각각의 제2 반도체 다이스(220)는 제1 반도체 다이스(210)에 의해 둘러싸인다.
도 6a 내지 도 6g는 일부 실시예에 따른 웨이퍼 다이싱 방법을 도시한 중간 단계의 개략적인 횡단면도이다. 도 6a에 도시된 바와 같이, 칩(620)은 반도체 웨이퍼(610) 상에 형성된다. 반도체 웨이퍼(610)는 기판(611), 및 상기 기판(611) 상에 형성되는 상부층(612)을 포함한다. 칩(620)은 가공되어, 상부층(612) 내에 매립된다. 각각의 칩(620)은 MOS 트랜지스터, 무선 주파수 디바이스, 광전자 디바이스 등과 같은, 하나 또는 그 이상의 능동형 또는 수동형 전자 디바이스를 포함할 수 있다. 칩(620)은 발광 다이오드(LED), 반도체 레이저 다이오드, 등의 형태일 수 있다. 설명을 간단하게 하기 위해, 상부층(612)이 단일층으로서 도시되었지만, 그러나 실제로 상기 상부층(612)은 능동형 및/또는 수동형 디바이스가 형성되는 기판(611) 위에 능동층, 기능적 회로를 형성하는 디바이스를 결합하는 상호접속 금속층, 및 상부의 보호 패시베이션층을 포함할 수 있다.
일부 실시예에 있어서, 기판(611)은 갈륨 비화물(GaAs), 갈륨 비화물-인화물(GaAsP), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 알루미늄 비소(GaAlAs), 인듐 갈륨 인화물(InGaP), 등으로부터 형성될 수 있다. 어떤 실시예에 있어서, 기판(611)은 사파이어 기판일 수 있고, 상기 상부층(612)은 갈륨 질화물(GaN)/인듐 갈륨 질화물(InGaN) LED 를 포함할 수 있다.
도 6b 및 도 7a에 도시된 바와 같이, 도 7a는 도 6b에 도시된 반도체 다이스의 개략적인 평면도이다. 패드(630)는 칩(620)에 인접한 2개의 인접한 칩(620) 사이마다의 경계선(640) 상에 형성된다.
도 6c 및 도 7b에 도시된 바와 같이, 도 7b는 도 6c에 도시된 반도체 다이스의 개략적인 평면도이다. 스크라이브 라인(650)이 본딩 패드(630)를 따라 배치된다. 일부 실시예에 있어서, 스크라이브 라인(650)은 도 7b에 도시된 바와 같이 각각의 본딩 패드(630)를 따라 구불구불하다. 대안적인 실시예에 있어서, 스크라이브 라인(650)은 도 4a에 도시된 스크라이브 라인(240)과 같이, 각각의 본딩 패드(630)를 통과한다.
도 6d에 도시된 바와 같이, 포토리소그래피 공정이 반도체 웨이퍼(610) 상에 수행되어, 인접한 칩(620) 사이의 스크라이브 라인(650)이 노출된다. 일부 실시예에 있어서, 포토리소그래피 패턴(660)이 반도체 웨이퍼(610)의 상부면(612) 상에 형성된다. 어떤 실시예에서는 패터닝된 포토레지스트 재료가 칩(620) 및 본딩 패드(630)를 덮지만, 그러나 스크라이브 라인(650)은 노출시킨다.
도 6e에 도시된 바와 같이, 스크라이브 라인(650)에서 상부층(612) 및 기판(611)의 일부를 제거하기 위해 에칭 공정이 반도체 웨이퍼(610) 상에 적용된다. 일부 실시예에 있어서, 시간-제어형 이방성 플라즈마 에칭 공정이 기판(611) 상에 시행되어, 약 2 ㎛ 내지 약 75 ㎛ 의 깊이(y)를 갖는 딥 트렌치(650)를 생성한다. 어떤 실시예에 있어서, 스크라이브 라인(650)은 실질적으로 5㎛ 내지 실질적으로 50 ㎛ 범위의 폭으로 에칭된다. 대안적인 실시예에 있어서, 이방성 플라즈마 에칭 공정은 반도체 웨이퍼(610)에 에칭된 패턴(651)을 생성하고, 이는 약 600 미크론 내지 약 1000 미크론의 웨이퍼 두께의 절반 보다 큰 깊이(y)에 도달한다. 어떤 실시예에 있어서, 이방성 플라즈마 에칭 공정은 큰 종횡비(깊이 대 폭)를 갖는, 실질적으로 수직한 에칭 프로필을 형성할 수 있으며, 따라서 반도체 다이스가 반도체 웨이퍼 상에 밀집되어 형성되고 그리고 인접한 다이스 사이의 피치가 매우 작을 때 특히 유용하다. 분리될 인접한 반도체 다이스 사이에 각각의 프로필을 형성한 후, 상기 포토레지스트가 재료가 제거된다.
도 6f에 도시된 바와 같이, 반도체 웨이퍼(610)는 사파이어 디스크(900)와 같은 캐리어 디스크 상에 장착되며, 거기에서는 반도체 웨이퍼(610)가 플립 오버(flip over)되고, 상부층(612)이 테이프(180)에 의해 사파이어 디스크(900)와 경계를 이룬다. 반도체 웨이퍼(610)의 배면측(613)은, 에칭된 패턴(651)과 배면측(155) 사이의 반도체 기판(611)의 일부가 실질적으로 제거될 때까지, 연속적으로 연마 및 폴리싱된다. 그 결과로서, 반도체 다이스(600)가 도 6g에 도시된 바와 같이 분리된다.
본 발명은 반도체 다이스를 분리시키기 위해 포토리소그래피 작업을 사용하였음을 인식해야 한다. 기계적 클리빙, 레이저 다이싱, 및 다이아몬드 블레이드에 의한 소잉을 포함하는 전형적인 웨이퍼 다이싱 기술은, 반도체 다이스 사이에 약 80 ㎛ 의 폭과 같은 큰 스크라이브 라인을 요구한다. 그러나 본 발명에 사용되는 포토리소그래피 작업은 단지 더 작은 스크라이브 라인(약 5 ㎛ 내지 약 50 ㎛ 의 폭)을 요구하므로, 그에 따라 반도체 웨이퍼의 전체 다이 개수를 증가시킨다. 또한, 반도체 웨이퍼 상에 배치되는 본딩 패드 및 스크라이브 라인은 미리 결정된 위치에 배치된다. 예를 들어, 스크라이브 라인은 지그재그 형상을 갖는 반도체 디스크를 형성하기 위해 본딩 패드를 따라 구불구불할 수 있으며, 또는 직사각형 형상을 갖는 반도체 다이스를 형성하기 위해 본딩 패드를 통과할 수 있으며, 이는 T-콘택 칩 스케일 패키지(CSP) 기술에 사용될 수 있다.
전술한 두 스크라이브 라인은 전체 다이 개수를 개선시킬 수 있다. 도 2b에 도시된 본딩 패드를 따라 구불구불한 스크라이브 라인을 위해, 반도체 다이스(210, 220) 상에 분포되는 동일 선상의 본딩 패드(230)는 엇갈리게 형성된다. 반도체 다이(210) 상에서, 2개의 인접한 본딩 패드(230) 사이와 그리고 반도체 다이(210)의 엣지에서의 빈 영역은, 도전성 와이어를 배치하는데 사용될 수 있다. 마찬가지로, 반도체 다이(220)는 2개의 인접한 본딩 패드(230) 사이와 그리고 반도체 다이(220)의 엣지에 영역을 갖는다. 따라서 반도체 웨이퍼(200A) 상에 배치되는 본딩 패드(230) 및 스크라이브 라인(240)은 미리 결정된 위치에 배치되며, 도전성 와이어를 배치하기 위해 반도체 웨이퍼(200A) 상에 적거나 또는 여분의 예비 영역이 요구되지 않으므로, 반도체 웨이퍼(200A)의 전체 다이 개수가 증가될 수 있다.
도 6a 내지 도 6g 및 도 8을 참조하면, 도 8은 본 발명의 일부 실시예에 따른 웨이퍼 다이싱 방법(800)의 흐름도이다. 상기 방법(800)은 도 6a에 도시된 바와 같이 칩(620)이 반도체 웨이퍼(610) 상에 형성되는, 작업(810)에서 시작된다. 작업(820)에서, 도 6b에 도시된 바와 같이 인접한 2개의 칩(630) 사이마다의 경계선(640) 상에 본딩 패드(630)가 형성된다. 작업(830)에서, 도 6c에 도시된 바와 같이 스크라이브 라인(650)이 본딩 패드(630)를 따라 배치된다. 작업(840)에서, 도 6d에 도시된 바와 같이 포토리소그래피 패턴(660)은 스크라이브 라인(650)을 노출시키기 위해 반도체 웨이퍼(610)의 상부면(612) 상에 형성된다. 작업(850)에서, 도 6e에 도시된 바와 같이 스크라이브 라인(650)은 에칭된 패턴(651)을 형성하기 위해 실질적으로 상부면(612) 아래로 반도체 웨이퍼 내의 깊이(y)까지 에칭된다. 작업(860)에서, 도 6f 및 도 6g에 도시된 바와 같이 반도체 웨이퍼(610)의 배면(613)은 웨이퍼 기판(610)의 에칭된 패턴(651)이 노출될 때까지 시닝된다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징부의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 도입된 실시예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양하게 변화, 대체, 및 변경할 수 있음을 인식해야 한다.
100: 반도체 다이 110: 본체
111: 측벽 120: 돌출 부분
130: 본딩 패드 140: 밀봉 링
200A: 반도체 웨이퍼 210, 220: 반도체 다이스
211: 제1 본체 212: 제1 밀봉 링
221: 제2 본체 222: 제2 밀봉 링
230: 본딩 패드 240: 스크라이브 라인
250: 경계선

Claims (10)

  1. 반도체 다이에 있어서,
    측벽들을 갖는 본체(base body);
    상기 측벽들로부터 횡방향으로 각각 돌출하는 복수의 돌출 부분들; 및
    상기 돌출 부분들 상에 각각 배치되는 복수의 본딩 패드들을 포함하고,
    상기 돌출 부분들 및 상기 본체의 측벽들은, 상기 본딩 패드들 각각을 따라 구불구불한(meandering) 스크라이브 라인을 다이싱함으로써 형성되는 것인 반도체 다이.
  2. 제1항에 있어서,
    상기 본체의 2개의 대향하는 측벽들의 돌출 부분들은 엇갈린(staggered) 것인 반도체 다이.
  3. 제1항에 있어서,
    상기 본체 내에 배치되는 밀봉 링을 더 포함하며, 상기 본체의 측벽들은 상기 밀봉 링과 상기 본딩 패드들 사이에 위치되는 것인 반도체 다이.
  4. 제1항에 있어서,
    상기 돌출 부분들 각각은 상기 돌출 부분들 각각 상에 배치되는 상기 본딩 패드들 중 하나의 본딩 패드를 가지는 것인 반도체 다이.
  5. 반도체 웨이퍼에 있어서,
    제1 반도체 다이;
    상기 제1 반도체 다이에 연결되는 제2 반도체 다이;
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이의 경계선 상에 배치되는 복수의 본딩 패드들; 및
    상기 본딩 패드들을 따라 배치되는 스크라이브 라인을 포함하고,
    상기 스크라이브 라인은 상기 본딩 패드들 각각을 따라 구불구불한 것인 반도체 웨이퍼.
  6. 제5항에 있어서,
    상기 제1 반도체 다이는,
    제1 본체; 및
    상기 제1 본체 내에 배치되는 제1 밀봉 링을 포함하며,
    상기 스크라이브 라인의 일부분은 상기 제1 밀봉 링과 상기 본딩 패드들의 일부분 사이에 있는 것인 반도체 웨이퍼.
  7. 제6항에 있어서,
    상기 제2 반도체 다이는,
    제2 본체; 및
    상기 제2 본체 내에 배치되는 제2 밀봉 링을 포함하며,
    상기 경계선의 나머지 부분은 상기 제2 밀봉 링과 상기 본딩 패드들의 나머지 부분 사이에 있는 것인 반도체 웨이퍼.
  8. 제5항에 있어서,
    상기 본딩 패드들은 동일 선상(co-linear)에 있는 것인 반도체 웨이퍼.
  9. 웨이퍼 다이싱 방법에 있어서,
    반도체 웨이퍼 상에 복수의 칩들을 형성하는 단계;
    2개의 인접한 칩들 사이마다의 경계선 상에 복수의 본딩 패드들을 형성하는 단계;
    상기 본딩 패드들을 따라 배치되는 스크라이브 라인을 형성하는 단계;
    상기 스크라이브 라인을 노출시키기 위해, 상기 반도체 웨이퍼의 상부면 상에 포토리소그래픽 패턴을 형성하는 단계;
    에칭된 패턴을 형성하기 위해, 상기 상부면 아래로 상기 반도체 웨이퍼 내의 깊이까지 상기 스크라이브 라인을 에칭하는 단계; 및
    웨이퍼 기판 내의 상기 에칭된 패턴이 노출될 때까지, 상기 반도체 웨이퍼의 배면을 시닝(thinning)하는 단계를 포함하고,
    상기 본딩 패드들을 따라 배치되는 스크라이브 라인을 형성하는 단계는, 상기 본딩 패드들 각각을 따라 구불구불한 상기 스크라이브 라인을 형성하는 단계를 더 포함하는 것인 웨이퍼 다이싱 방법.
  10. 제9항에 있어서,
    상기 반도체 웨이퍼를 제공하는 동작은, 갈륨 비소(GaAs), 갈륨 비소-인(GaAsP), 인화 인듐(InP), 인화 갈륨(GaP), 갈륨 알루미늄 비소(GaAlAs), 인화 인듐 갈륨(InGaP), 질화 갈륨(GaN), 질화 인듐 갈륨(InGaN), 사파이어 상의 GaN/InGaN, 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe)을 포함하는 재료로부터 형성되는 상기 반도체 웨이퍼를 제공하는 단계를 더 포함하는 것인 웨이퍼 다이싱 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
CN107369611B (zh) * 2017-07-11 2020-03-17 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107680937B (zh) * 2017-09-30 2024-03-26 长鑫存储技术有限公司 晶圆结构、晶圆结构切割方法及芯片
US10497652B1 (en) * 2018-07-31 2019-12-03 Macronix International Co., Ltd. Semiconductor substrate and semiconductor device
US11276764B1 (en) * 2020-08-09 2022-03-15 Global Communication Semiconductors, Llc Method of making high frequency InGaP/GaAs HBTs

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241673A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置、電子機器および半導体装置の製造方法
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置
JP2008160148A (ja) * 2002-04-29 2008-07-10 Unicef (Mauritius) Holdings Ltd 電子パッケージの形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
JP4566866B2 (ja) * 2005-09-07 2010-10-20 新光電気工業株式会社 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
US7714443B2 (en) * 2006-07-19 2010-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure design with reduced density
US8084299B2 (en) * 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US8802500B2 (en) * 2009-11-11 2014-08-12 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US8409978B2 (en) * 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US20120119342A1 (en) * 2010-11-11 2012-05-17 Mediatek Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
KR101075241B1 (ko) * 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
TW201314757A (zh) 2011-07-29 2013-04-01 Henkel Corp 於塗佈後研磨前之切塊
US9099485B2 (en) * 2012-03-13 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of guard rings for wafer-level-packaging
US8674487B2 (en) * 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160148A (ja) * 2002-04-29 2008-07-10 Unicef (Mauritius) Holdings Ltd 電子パッケージの形成方法
JP2004241673A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 半導体装置、電子機器および半導体装置の製造方法
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置

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