JPH09252034A - 半導体ウエハ，半導体装置及び半導体装置の製造方法 - Google Patents

半導体ウエハ，半導体装置及び半導体装置の製造方法

Info

Publication number
JPH09252034A
JPH09252034A JP8060794A JP6079496A JPH09252034A JP H09252034 A JPH09252034 A JP H09252034A JP 8060794 A JP8060794 A JP 8060794A JP 6079496 A JP6079496 A JP 6079496A JP H09252034 A JPH09252034 A JP H09252034A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
pad
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8060794A
Other languages
English (en)
Inventor
Kazuko Nakamura
和子 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8060794A priority Critical patent/JPH09252034A/ja
Priority to TW085111132A priority patent/TW318952B/zh
Priority to US08/712,611 priority patent/US5982042A/en
Priority to DE19645568A priority patent/DE19645568B4/de
Priority to CN96121405A priority patent/CN1095197C/zh
Priority to KR1019960054679A priority patent/KR100245434B1/ko
Publication of JPH09252034A publication Critical patent/JPH09252034A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路内のパッドの腐蝕を防止する
半導体ウエハ，半導体装置及び半導体装置の製造方法を
得る。 【解決手段】 半導体集積回路１ａと半導体集積回路１
ａ上のワイヤボンディング用パッド２からダイシングラ
イン６にまたがる配線とを有する半導体ウエハをダイシ
ングライン６に沿って切断してチップに分離する。配線
の一部はウエハテスト用パッド残３ａとしてチップ上に
残り、ウエハテスト用パッド残３ａの表面を絶縁膜９で
被履する。従って、ウエハテスト用パッド残３ａからの
水分等の進入を防ぎ、半導体集積回路内のワイヤボンデ
ィング用パッド２の腐蝕を防止できるため、半導体装置
の製品の信頼性、耐久性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体ウエハ，
半導体装置及び半導体装置の製造方法に関し、特に半導
体装置上のパッドからダイシングラインにまたがる配線
を有する半導体ウエハ，その半導体ウエハから形成され
る半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１６は従来の半導体ウエハを示す上面
図である。ウエハテストは図１６に示すように、半導体
集積回路１ａ内にあるワイヤボンディング用パッド２に
ウエハテスト用プローブ４を当てて行う。また、図１７
は図１６に示す半導体ウエハ１の断面図である。ウエハ
テストの終了後、図１８を参照して、ダイシングライン
６に沿って切断して、半導体集積回路１ａをチップとし
て分離する。図１９，図２０はそれぞれ図１７，図１８
に相当し、半導体集積回路１ａ上の能動領域を保護する
ために絶縁膜９が塗布してある場合を示す。半導体集積
回路１ａをチップとして分離した後、半導体集積回路１
ａのワイヤボンディング用パッド２に接続するボンディ
ングワイヤ（図示せず）を形成する。
【０００３】ウエハテスト用プローブ４がワイヤボンデ
ィング用パッド２に接触すると、ワイヤボンディング用
パッド２に損傷５が生じる。また、近年、半導体集積回
路１ａを小さくする為や半導体集積回路１ａ内に占める
能動領域の割合を増大させる為に、ワイヤボンディング
用パッド２は縮小化へと進んでいる。従って、この半導
体集積回路１ａの縮小化により、ワイヤボンディング用
パッド２の損傷５上にボンディングワイヤが接続され易
く、ワイヤボンディング用パッド２とボンディングワイ
ヤとの接合不良が生じ易い。
【０００４】この接合不良を防止するための従来の半導
体ウエハ１の断面を図２１に示す。ウエハテストは、ダ
イシングライン６内にあるウエハテスト用パッド３のみ
にウエハテスト用プローブ４を当てて行う。ウエハテス
ト終了後は、図２２を参照して、ダイシングライン６に
沿って切断して、半導体集積回路１ａをチップとして分
離する。図２３，図２４はそれぞれ図２１，図２２に相
当し、半導体集積回路１ａ上の能動領域を保護するため
に絶縁膜９が塗布してある場合を示す。
【０００５】
【発明が解決しようとする課題】しかしながら、図２２
に示すように、ウエハテスト用パッド残３ａの上面や切
断面が露出する。この為、ウエハテスト用パッド残３ａ
からワイヤボンディング用パッド２へ水分，カリウム，
マグネシウム等のアルミ（Ａｌ）を腐食させる物質が進
入して、ワイヤボンディング用パッド２のアルミ腐蝕が
生じるという問題点がある。
【０００６】本発明は、これらの問題点を解決するため
になされたものであり、半導体集積回路内のパッドの腐
蝕を防止する半導体ウエハ，半導体装置及び半導体装置
の製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、第１のパッドを有する半導体集積回路
を形成するための半導体集積回路形成領域と、前記半導
体集積回路形成領域の周囲に形成され、前記半導体集積
回路をチップとして切断するための切断領域と、前記切
断領域上に存在する第２のパッドと、前記第１のパッド
と前記第２のパッドとを電気的に接続し、かつ前記半導
体集積回路形成領域上に折れ目を有する配線とを備え
る。
【０００８】本発明の請求項２に係る課題解決手段は、
前記第２のパッドの面積は、前記第１のパッドの面積よ
り大きい。
【０００９】本発明の請求項３に係る課題解決手段は、
前記第２のパッドが少なくとも１つ形成できる面積と同
じ面積を有する余白が前記半導体集積回路形成領域の周
囲の前記切断領域に存在することなく前記第２のパッド
が前記半導体集積回路形成領域の周囲に形成されてい
る。
【００１０】本発明の請求項４に係る課題解決手段は、
前記半導体集積回路形成領域は第１及び第２の半導体集
積回路形成領域を含む複数の前記半導体集積回路からな
り、前記配線は第１及び第２の配線を含む複数の前記配
線からなり、前記第１の配線は、前記第１の半導体集積
回路形成領域上の前記第１のパッドと、前記第２のパッ
ドとを電気的に接続し、かつ前記第１の半導体集積回路
形成領域上に折れ目を有し、前記第２の配線は、前記第
２の半導体集積回路形成領域上の前記第１のパッドと、
前記第２のパッドとを電気的に接続し、かつ前記第２の
半導体集積回路形成領域上に折れ目を有する。
【００１１】本発明の請求項５に係る課題解決手段は、
半導体集積回路を形成するための半導体集積回路形成領
域から前記半導体集積回路形成領域の周囲に形成された
切断領域にまたがる配線を有する半導体ウエハを前記切
断領域に沿って切断して形成された半導体装置であっ
て、前記配線の切断面を被覆する絶縁膜を備える。
【００１２】本発明の請求項６に係る課題解決手段は、
半導体集積回路を形成するための半導体集積回路形成領
域から前記半導体集積回路形成領域の周囲に形成された
切断領域にまたがる配線を有する半導体ウエハを前記切
断領域に沿って切断して形成された半導体装置であっ
て、前記半導体集積回路形成領域上の前記配線は、折れ
目を有する。
【００１３】本発明の請求項７に係る課題解決手段は、
半導体集積回路を形成するための半導体集積回路形成領
域から前記半導体集積回路形成領域の周囲に形成された
切断領域にまたがる配線を有する半導体ウエハを準備す
る工程と、前記半導体集積回路形成領域と前記切断領域
との境界に溝を形成することにより前記配線を切断する
工程と、前記溝に前記配線の切断面を被履する絶縁膜を
形成する工程と、前記切断領域に沿って切断して前記半
導体集積回路をチップとして分離する工程とを備える。
【００１４】本発明の請求項８に係る課題解決手段は、
前記絶縁膜を形成する工程は、前記半導体集積回路のワ
イヤボンディング用のパッド以外の前記半導体集積回路
形成領域及び前記切断領域に形成する。
【００１５】
【発明の実施の形態】
実施の形態１．図１〜図７は本発明の実施の形態１にお
ける半導体装置の製造方法を示す図である。まず、図１
を参照して、半導体ウエハ１を準備する。半導体ウエハ
１上には集積回路形成領域上に半導体集積回路１ａが形
成されている。切断領域であるダイシングライン６は半
導体集積回路形成領域を区画する。ワイヤボンディング
用パッド２は半導体集積回路１ａ上に形成されている。
ワイヤボンディング用パッド２がダイシングライン６上
に延在し、ダイシングライン６上のワイヤボンディング
用パッド２がウエハテスト用パッド３となっており、ワ
イヤボンディング用パッド２及びウエハテスト用パッド
３は電気的に接続されている。即ち、ダイシングライン
６上のワイヤボンディング用パッド２はウエハテスト用
パッド３としての役割をし、ワイヤボンディング用パッ
ド２の半導体集積回路１ａからダイシングライン６にま
たがる部分は、ワイヤボンディング用パッド２とウエハ
テスト用パッド３とを電気的に接続する配線としての役
割をする。また、図２は図１の断面を示す。
【００１６】この半導体ウエハ１に対してウエハテスト
を行う。ウエハテスト時にウエハテスト用パッド３にウ
エハテスト用プローブ４を接触させて、導通テストを行
う。半導体集積回路１ａ上のワイヤボンディング用パッ
ド２にはウエハテスト用プローブ４を接触させない。従
って、半導体集積回路１ａ上のワイヤボンディング用パ
ッド２上には損傷５が生じない。
【００１７】次に図３を参照して、半導体集積回路形成
領域と切断領域であるダイシングライン６との境界にレ
ーザー光８を用いて溝８ａを形成する（予備カット工
程）。溝８ａはウエハテスト用パッド３の表面から裏面
に貫通し、配線としての役割をするウエハテスト用パッ
ド３を切断する。なお、この切断は半導体集積回路１ａ
の表面から裏面にまでに貫通（即ちチップに分離）しな
い。ウエハテスト用パッド３の一部が半導体集積回路形
成領域上にウエハテスト用パッド残３ａとして残る。図
４は図３の上面を示す。
【００１８】次に図５を参照して、溝８ａにウエハテス
ト用パッド３の切断面を被履する絶縁膜９を形成する
（絶縁膜形成工程）。絶縁膜９はパッシベーション膜，
ポリミイド膜等であり、ワイヤボンディング用パッド２
以外の半導体集積回路形成領域上と切断領域上とに形成
される。図６は図５の上面を示す。
【００１９】次に図７を参照して、ダイシングライン６
に沿って切断して多数の半導体集積回路１ａをチップに
分離する（最終カット工程）。半導体集積回路１ａはウ
エハテスト用パッド３の切断面を被履する絶縁膜９を有
する。
【００２０】本実施の形態では、チップを切り離した後
にチップ内に残るワイヤボンディング用パッド２の残り
であるウエハテスト用パッド残３ａを絶縁膜９で完全に
覆って、水分等の進入を防ぎ、チップ内のワイヤボンデ
ィング用パッド２の腐蝕を防止できるため、半導体装置
の製品の信頼性、耐久性が向上する。
【００２１】なお、図２３に示す半導体ウエハ１を準備
した後、予備カット工程，絶縁膜形成工程，最終カット
工程を行ってもよい。しかしこの場合、図２３に示す半
導体ウエハ１において半導体集積回路１ａ上の能動領域
を保護するための絶縁膜９が形成されているにもかかわ
らず、さらに絶縁膜形成工程において絶縁膜９を塗布す
ることになる。従って、従来に比べ、ウエハテスト用パ
ッド３を確保する為のマスクの設計精度を塗布精度等が
さらに要求され、生産歩留りを低下させる要因が加わ
る。
【００２２】また、図５に示す絶縁膜形成工程は、ワイ
ヤボンディング用パッド２の表面以外半導体集積回路１
ａ及びダイシングライン６を絶縁膜９で覆う。これに対
し、図２３ではワイヤボンディング用パッド２の表面以
外の半導体集積回路１ａ及びダイシングライン６の一部
を覆い、さらにウエハテストを行うためにウエハテスト
用パッド３を露出させている。従って、図５の方が、図
２３よりもウエハテスト用パッド３を露出させない分、
絶縁膜９を塗布する際のマスクの設計精度や塗布精度が
必要ない。
【００２３】実施の形態２．図８は本発明の実施の形態
２における半導体ウエハを示す図である。図８におい
て、１は半導体ウエハ、１ａは半導体ウエハ１上の半導
体集積回路形成領域上に形成された半導体集積回路、２
は半導体ウエハ１内に形成されたワイヤボンディング用
パッド、３はウエハテスト用パッド、４はウエハテスト
に用いるウエハテスト用プローブ、５はウエハテスト用
パッド３上の損傷、６は半導体集積回路形成領域を区画
する切断領域であるダイシングライン、７はワイヤボン
ディング用パッド２とウエハテスト用パッド３とを接続
する配線である。
【００２４】半導体集積回路１ａは半導体ウエハ１の表
面の半導体集積回路形成領域上に形成されている。ダイ
シングライン６は半導体集積回路形成領域を区画する。
ワイヤボンディング用パッド２は半導体集積回路１ａ上
に多数形成されている。ウエハテスト用パッド３はダイ
シングライン６上に形成されている。延長アルミ配線７
はワイヤボンディング用パッド２とウエハテスト用パッ
ド３とを電気的に接続している。延長アルミ配線７の形
状は図８に示すように直線が急角度に折れ曲がった折れ
目を有し、その折れ目は少なくとも半導体集積回路形成
領域上に形成されている。なお、パッシベーション膜，
ポリミイド膜等からなる絶縁膜（図示せず）がワイヤボ
ンディング用パッド２以外の半導体集積回路形成領域上
と切断領域上とに形成される。
【００２５】この半導体ウエハ１に対してウエハテスト
を行う。ウエハテスト時にウエハテスト用パッド３にウ
エハテスト用プローブ４を接触させて、導通テストを行
う。ワイヤボンディング用パッド２にはウエハテスト用
プローブ４を接触させない。従って、ワイヤボンディン
グ用パッド２上には損傷５が生じない。また、ウエハテ
スト後にワイヤボンディング用パッド２を露出させるよ
うに半導体ウエハ１の表面に絶縁膜９を塗布する。又は
ウエハテスト前にワイヤボンディング用パッド２及びウ
エハテスト用パッド３を露出させるように半導体ウエハ
１の表面に絶縁膜９を塗布してもよい。その後、この半
導体ウエハ１をダイシングライン６に沿って切断して多
数の半導体集積回路１ａをチップに分離する。従って、
水分等の進入は、延長アルミ配線７の切断面のみから進
入する。しかし、折れ目により、延長アルミ配線７の進
入が抑制され、ワイヤボンディング用パッド２へ到達す
ることが抑制される。
【００２６】本実施の形態では、折れ目により、水分等
の進入を防ぎ、チップ内のワイヤボンディング用パッド
２の腐蝕を防止できるため、半導体装置の製品の信頼
性、耐久性が向上する。
【００２７】また、実施の形態１において説明した予備
カット工程，絶縁膜形成工程，最終カット工程を用いて
もよい。この場合、延長アルミ配線７の切断面を絶縁膜
９で被履するため、さらに半導体装置の製品の信頼性、
耐久性が向上する。
【００２８】また、延長アルミ配線７の折れ目は、Ｕ字
型，Ｌ字型，ジグザグ形状、及びそれらを組み合わせた
形状でもよい。
【００２９】実施の形態３．図９は本発明の形態３にお
ける半導体ウエハを示す図である。図９中の符号は図８
中の符号に対応している。図９に示すように、隣接する
複数の半導体集積回路１ａ上のそれぞれのワイヤボンデ
ィング用パッド２と１つのウエハテスト用パッド３とを
折れ目を有する延長アルミ配線７を介して電気的に接続
している。延長アルミ配線の折れ目は少なくとも半導体
集積回路形成領域上に形成されている。
【００３０】本実施の形態では、実施の形態３に加え、
複数のワイヤボンディング用パッド２と１つのウエハテ
スト用パッド３とを延長アルミ配線７を介して電気的に
接続しているため、ダイシングライン６の縮小化、ひい
ては、半導体装置のとれ数増加を図れる。
【００３１】実施の形態４．図１０〜図１５は実施の形
態１の半導体ウエハの変形例を示す図である。まず、図
１０は図１の変形例であり、ワイヤボンディング用パッ
ド２とウエハテスト用パッド３とを電気的に接続する接
続部を延長アルミ配線７に置き換た変形例である。
【００３２】次に図１１は図１０の変形例であり、ウエ
ハテスト用パッド３の表面積はワイヤボンディング用パ
ッド２の表面積より大きい。また、ウエハテスト用パッ
ド３はダイシングライン６の表面をできる限り用いて、
大きく形成することが望ましい。ウエハテスト用パッド
３の表面積を大きくすることにより、ウエハテスト用プ
ローブ４をウエハテスト用パッド３に接触する際の位置
ズレの許容量が増えるため、ウエハテストのプロセスが
容易になる。
【００３３】次に図１２は図１１の変形例であり、ウエ
ハテスト用パッド３を半導体集積回路１ａの角の近傍の
ダイシングライン６上にも配置する。図１１では半導体
集積回路１ａの角の近傍のダイシングライン６上にウエ
ハテスト用パッド３が少なくとも１つ形成できる面積と
同じ面積を有する空き領域（余白）が存在するが、図１
２では、そのような空き領域がダイシングライン６上に
存在しないように、半導体集積回路１ａの角の近傍のダ
イシングライン６上にもウエハテスト用パッド３を形成
することにより、ダイシングライン６の有効利用を図
る。ダイシングライン６の角の近傍にもウエハテスト用
パッド３を形成するために配線をＬ字型等に形成する。
【００３４】次に図１３は図１の変形例であり、隣接す
る複数の半導体集積回路１ａ上のそれぞれのワイヤボン
ディング用パッド２を１つのワイヤボンディング用パッ
ド２で形成して、ワイヤボンディング用パッド２の中央
部をウエハテスト用パッド３として、ダイシングライン
６の縮小化、ひいては、半導体装置のとれ数増加を図れ
る。
【００３５】次に図１４は図１３の変形例であり、半導
体集積回路１ａとダイシングライン６にまたがるワイヤ
ボンディング用パッド２とウエハテスト用パッド３とを
電気的に接続する部分を延長アルミ配線７に置き換え
る。
【００３６】次に図１５は図１４の変形例であり、ウエ
ハテスト用パッド３の表面積はワイヤボンディング用パ
ッド２の表面積より大きくしている。
【００３７】これら図１０〜図１５に示す半導体ウエハ
１に、実施の形態１において説明した予備カット工程，
絶縁膜形成工程，最終カット工程を用いて、チップに分
離した半導体集積回路１ａを形成する。分離した半導体
集積回路１ａはウエハテスト用パッド３の切断面を被履
する絶縁膜９を有する。
【００３８】また、図１０，図１１，図１２，図１４，
図１５に示す半導体ウエハ１において、延長アルミ配線
７を折れ目を有する延長アルミ配線に置き換え、その折
れ目は少なくとも半導体集積回路形成領域上に形成され
た半導体ウエハ１を用いてもよい。
【００３９】
【発明の効果】本発明請求項１によると、半導体集積回
路をチップに分離しても、折れ目により、配線からの水
分等の進入を防いで、第１のパッドの腐蝕を防止できる
ため、半導体装置の製品の信頼性、耐久性が向上すると
いう効果を奏す。
【００４０】本発明請求項２によると、第２のパッドの
面積を大きくすることにより、ウエハテストにおけるプ
ローブを第２のパッドに接触する際の位置ズレの許容量
が増えるため、ウエハテストのプロセスが容易になると
いう効果を奏す。
【００４１】本発明請求項３によると、半導体集積回路
形成領域の周囲の切断領域を有効に利用できるという効
果を奏す。
【００４２】本発明請求項４によると、切断領域の縮小
化、ひいては、半導体装置のとれ数増加を図れるという
効果を奏す。
【００４３】本発明請求項５によると、配線の切断面か
らの水分等の進入を防ぎ、半導体集積回路内のパッドの
腐蝕を防止できるため、半導体装置の製品の信頼性、耐
久性が向上するという効果を奏す。
【００４４】本発明請求項６によると、折れ目により、
配線からの水分等の進入を防ぎ、チップ内のパッドの腐
蝕を防止できるため、半導体装置の製品の信頼性、耐久
性が向上するという効果を奏す。
【００４５】本発明請求項７によると、配線からの水分
等の進入を防ぎ、チップ内のパッドの腐蝕を防止できる
半導体装置が得られるという効果を奏す。
【００４６】本発明請求項８によると、溝，半導体集積
回路のパッド以外の半導体集積回路形成領域及び前記切
断領域に絶縁膜を同時に形成することで絶縁膜を形成す
る際のマスクの設計精度や塗布精度が軽減できるという
効果を奏す。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造方法を示す上面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法を示す上面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法を示す断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法を示す上面図である。
【図７】 本発明の実施の形態１における半導体装置を
示す断面図である。
【図８】 本発明の実施の形態２における半導体ウエハ
を示す上面図である。
【図９】 本発明の実施の形態３における半導体ウエハ
を示す上面図である。
【図１０】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１１】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１２】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１３】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１４】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１５】 本発明の実施の形態４における半導体ウエ
ハを示す上面図である。
【図１６】 従来の半導体ウエハを示す上面図である。
【図１７】 図１６の断面図である。
【図１８】 従来の半導体装置を示す上面図である。
【図１９】 従来の半導体ウエハの断面図である。
【図２０】 従来の半導体装置の断面図である。
【図２１】 従来の半導体ウエハの断面図である。
【図２２】 従来の半導体装置の断面図である。
【図２３】 従来の半導体ウエハの断面図である。
【図２４】 従来の半導体装置の断面図である。
【符号の説明】
１ 半導体ウエハ、１ａ 半導体集積回路、２ ワイヤ
ボンディング用パッド、３ ウエハテスト用パッド、３
ａ ウエハテスト用パッド残、４ ウエハテスト用プロ
ーブ、５ 損傷、６ ダイシングライン、７ 延長アル
ミ配線、８ レーザー光、８ａ 溝、９ 絶縁膜。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１のパッドを有する半導体集積回路を
    形成するための半導体集積回路形成領域と、 前記半導体集積回路形成領域の周囲に形成され、前記半
    導体集積回路をチップとして切断するための切断領域
    と、 前記切断領域上に存在する第２のパッドと、 前記第１のパッドと前記第２のパッドとを電気的に接続
    し、かつ前記半導体集積回路形成領域上に折れ目を有す
    る配線と、を備えた半導体ウエハ。
  2. 【請求項２】 前記第２のパッドの面積は、前記第１の
    パッドの面積より大きい請求項１記載の半導体ウエハ。
  3. 【請求項３】 前記第２のパッドが少なくとも１つ形成
    できる面積と同じ面積を有する余白が前記半導体集積回
    路形成領域の周囲の前記切断領域に存在することなく前
    記第２のパッドが前記半導体集積回路形成領域の周囲に
    形成されている請求項１記載の半導体ウエハ。
  4. 【請求項４】 前記半導体集積回路形成領域は第１及び
    第２の半導体集積回路形成領域を含む複数の前記半導体
    集積回路からなり、 前記配線は第１及び第２の配線を含む複数の前記配線か
    らなり、 前記第１の配線は、 前記第１の半導体集積回路形成領域上の前記第１のパッ
    ドと、前記第２のパッドとを電気的に接続し、かつ前記
    第１の半導体集積回路形成領域上に折れ目を有し、 前記第２の配線は、 前記第２の半導体集積回路形成領域上の前記第１のパッ
    ドと、前記第２のパッドとを電気的に接続し、かつ前記
    第２の半導体集積回路形成領域上に折れ目を有する請求
    項１記載の半導体ウエハ。
  5. 【請求項５】 半導体集積回路を形成するための半導体
    集積回路形成領域から前記半導体集積回路形成領域の周
    囲に形成された切断領域にまたがる配線を有する半導体
    ウエハを前記切断領域に沿って切断して形成された半導
    体装置であって、 前記配線の切断面を被覆する絶縁膜を備えた半導体装
    置。
  6. 【請求項６】 半導体集積回路を形成するための半導体
    集積回路形成領域から前記半導体集積回路形成領域の周
    囲に形成された切断領域にまたがる配線を有する半導体
    ウエハを前記切断領域に沿って切断して形成された半導
    体装置であって、 前記半導体集積回路形成領域上の前記配線は、折れ目を
    有する半導体装置。
  7. 【請求項７】 半導体集積回路を形成するための半導体
    集積回路形成領域から前記半導体集積回路形成領域の周
    囲に形成された切断領域にまたがる配線を有する半導体
    ウエハを準備する工程と、 前記半導体集積回路形成領域と前記切断領域との境界に
    溝を形成することにより前記配線を切断する工程と、 前記溝に前記配線の切断面を被履する絶縁膜を形成する
    工程と、 前記切断領域に沿って切断して前記半導体集積回路をチ
    ップとして分離する工程と、を備えた半導体装置の製造
    方法。
  8. 【請求項８】 前記絶縁膜を形成する工程は、 前記半導体集積回路のワイヤボンディング用のパッド以
    外の前記半導体集積回路形成領域及び前記切断領域に形
    成する請求項７記載の半導体装置の製造方法。
JP8060794A 1996-03-18 1996-03-18 半導体ウエハ，半導体装置及び半導体装置の製造方法 Pending JPH09252034A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8060794A JPH09252034A (ja) 1996-03-18 1996-03-18 半導体ウエハ，半導体装置及び半導体装置の製造方法
TW085111132A TW318952B (ja) 1996-03-18 1996-09-12
US08/712,611 US5982042A (en) 1996-03-18 1996-09-13 Semiconductor wafer including semiconductor device
DE19645568A DE19645568B4 (de) 1996-03-18 1996-11-05 Herstellungsverfahren für ein Halbleiterbauelement
CN96121405A CN1095197C (zh) 1996-03-18 1996-11-11 半导体晶片
KR1019960054679A KR100245434B1 (ko) 1996-03-18 1996-11-16 반도체 웨이퍼, 반도체 장치 및 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8060794A JPH09252034A (ja) 1996-03-18 1996-03-18 半導体ウエハ，半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH09252034A true JPH09252034A (ja) 1997-09-22

Family

ID=13152578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8060794A Pending JPH09252034A (ja) 1996-03-18 1996-03-18 半導体ウエハ，半導体装置及び半導体装置の製造方法

Country Status (6)

Country Link
US (1) US5982042A (ja)
JP (1) JPH09252034A (ja)
KR (1) KR100245434B1 (ja)
CN (1) CN1095197C (ja)
DE (1) DE19645568B4 (ja)
TW (1) TW318952B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624504B1 (en) 1999-10-29 2003-09-23 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US7078805B2 (en) 2002-10-17 2006-07-18 Renesas Technology Corp. Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
JP2009170927A (ja) * 2009-02-20 2009-07-30 Renesas Technology Corp 半導体装置の製造方法
WO2011021506A1 (ja) * 2009-08-18 2011-02-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295637B1 (ko) 1997-12-29 2001-10-24 김영환 반도체웨이퍼의구조및반도체칩의제조방법
DE19839807C1 (de) * 1998-09-01 1999-10-07 Siemens Ag Verfahren zum Betrieb einer integrierten Schaltung
US6150669A (en) * 1998-12-18 2000-11-21 Texas Instruments Incorporated Combination test structures for in-situ measurements during fabrication of semiconductor devices
JP4246835B2 (ja) * 1999-03-09 2009-04-02 ローム株式会社 半導体集積装置
US6175125B1 (en) * 1999-05-10 2001-01-16 Taiwan Semiconductor Manufacturing Company Semiconductor structure for testing vias interconnecting layers of the structure
US6429452B1 (en) * 1999-08-17 2002-08-06 Advanced Micro Devices, Inc. Test structure and methodology for characterizing ion implantation in an integrated circuit fabrication process
TW502355B (en) * 2000-12-15 2002-09-11 Ind Tech Res Inst Bonding pad structure to avoid probing damage
US7344899B2 (en) * 2002-01-22 2008-03-18 Micron Technology, Inc. Die assembly and method for forming a die on a wafer
JP2003249465A (ja) * 2002-02-26 2003-09-05 Seiko Epson Corp 半導体装置及びその製造方法
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置
DE102007028512A1 (de) * 2007-06-21 2008-12-24 Robert Bosch Gmbh Elektrisches Bauteil
US10553508B2 (en) * 2014-01-13 2020-02-04 Nxp Usa, Inc. Semiconductor manufacturing using disposable test circuitry within scribe lanes
US20150270184A1 (en) * 2014-03-19 2015-09-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Location-Shifted Probe Pads For Pre-Bond Testing
JP5976055B2 (ja) * 2014-08-21 2016-08-23 力晶科技股▲ふん▼有限公司 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法
US9818656B1 (en) * 2017-05-23 2017-11-14 Nxp Usa, Inc. Devices and methods for testing integrated circuit devices
FR3124308B1 (fr) * 2021-06-17 2023-11-03 St Microelectronics Rousset Puce électronique
US20230217598A1 (en) * 2021-12-30 2023-07-06 X Display Company Technology Limited Transfer printing high-precision devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0245339B2 (ja) * 1982-09-20 1990-10-09 Mitsubishi Electric Corp Handotaishusekikairosochi
JPS62106638A (ja) * 1985-11-05 1987-05-18 Toshiba Corp 半導体ウエハ−
JPH01304744A (ja) * 1988-06-01 1989-12-08 Mitsubishi Electric Corp 半導体装置
JPH02184043A (ja) * 1989-01-10 1990-07-18 Nec Corp 半導体装置の製造方法
JPH02211648A (ja) * 1989-02-11 1990-08-22 Nec Ic Microcomput Syst Ltd 半導体装置
JPH02235356A (ja) * 1989-03-08 1990-09-18 Mitsubishi Electric Corp 半導体装置
JP3093216B2 (ja) * 1989-06-19 2000-10-03 日本電気株式会社 半導体装置及びその検査方法
JPH0758725B2 (ja) * 1990-01-19 1995-06-21 株式会社東芝 半導体ウェハ
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
JPH05206383A (ja) * 1992-01-24 1993-08-13 Sony Corp 半導体ウエハー及びその検査方法
JPH05299484A (ja) * 1992-04-20 1993-11-12 Sumitomo Electric Ind Ltd 半導体ウェハ
JPH0637137A (ja) * 1992-07-14 1994-02-10 Oki Electric Ind Co Ltd 半導体ウエハの電極構造
JPH0685019A (ja) * 1992-09-07 1994-03-25 Kawasaki Steel Corp 半導体ウエハ及び半導体ウエハの検査方法
JPH06151535A (ja) * 1992-11-04 1994-05-31 Kawasaki Steel Corp 半導体ウエハ及び半導体ウエハの検査方法
JPH07235598A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 半導体装置、その製造方法及び製造装置
US5532518A (en) * 1994-11-22 1996-07-02 International Business Machines Corporation Electrical connect and method of fabrication for semiconductor cube technology

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624504B1 (en) 1999-10-29 2003-09-23 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US7078805B2 (en) 2002-10-17 2006-07-18 Renesas Technology Corp. Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
US7416964B2 (en) 2002-10-17 2008-08-26 Renesas Technology Corp. Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
US7638411B2 (en) 2002-10-17 2009-12-29 Renesas Technology Corp. Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
JP2009170927A (ja) * 2009-02-20 2009-07-30 Renesas Technology Corp 半導体装置の製造方法
WO2011021506A1 (ja) * 2009-08-18 2011-02-24 アルプス電気株式会社 ボンディングパッドを有するシリコン構造体

Also Published As

Publication number Publication date
CN1160290A (zh) 1997-09-24
US5982042A (en) 1999-11-09
KR970067746A (ko) 1997-10-13
TW318952B (ja) 1997-11-01
CN1095197C (zh) 2002-11-27
KR100245434B1 (ko) 2000-03-02
DE19645568B4 (de) 2005-03-03
DE19645568A1 (de) 1997-09-25

Similar Documents

Publication Publication Date Title
JPH09252034A (ja) 半導体ウエハ，半導体装置及び半導体装置の製造方法
US4060828A (en) Semiconductor device having multi-layer wiring structure with additional through-hole interconnection
US6607941B2 (en) Process and structure improvements to shellcase style packaging technology
KR0178134B1 (ko) 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법
JPH03131044A (ja) 半導体装置およびその製造方法
US7429795B2 (en) Bond pad structure
US6579734B2 (en) Wire bonding method
US6596628B2 (en) Electrode pad in semiconductor device and method of producing the same
JP2522837B2 (ja) ウエハ・スケ―ル半導体装置
US6687973B2 (en) Optimized metal fuse process
US6541306B2 (en) Resin-sealed semiconductor device and method of manufacturing the device
JPS62112348A (ja) 半導体装置の製造方法
JP2002026064A (ja) 半導体素子のボンディングパッド構造体及びその製造方法
JPH1079466A (ja) 半導体装置
US7126173B2 (en) Method for enhancing the electric connection between a power electronic device and its package
JP2674169B2 (ja) 半導体集積回路装置
JP2005064218A (ja) 半導体装置
JPH10173015A (ja) 半導体装置およびその製造方法
JPS5923530A (ja) 半導体装置及びその製造方法
JPH05175198A (ja) 半導体装置
JP2596246B2 (ja) 半導体集積回路装置
JPH07142481A (ja) 半導体装置
JPS6232636A (ja) 半導体装置
JPH03116744A (ja) 半導体装置
JPH11233553A (ja) Ｉｃチップ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040603

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040630

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040730