JPS5923530A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5923530A JPS5923530A JP57131950A JP13195082A JPS5923530A JP S5923530 A JPS5923530 A JP S5923530A JP 57131950 A JP57131950 A JP 57131950A JP 13195082 A JP13195082 A JP 13195082A JP S5923530 A JPS5923530 A JP S5923530A
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- H01L2924/01014—Silicon [Si]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｄ、半導体装置及びその製造方法に関するもので
ある。
ある。
高集積半導体メモリにおいては、冗長回路（Ｒｅｄｕｎ
ｄａｎｃｙ ｃｉｒｃｕｉｔ）の選択にポリＳｔ
等のヒユーズを用いることがある。このヒユーズ土には
通常、ファイナルパッシベーション膜を被覆してはおら
ず、これによってヒユーズをψノ断し易くしている。し
かしながら、そのままではヒユーズが露出することにな
るので、プラスチックパッケージ等の封止を行なう場合
にｔＪ信頼性に問題があることが判明した。
ｄａｎｃｙ ｃｉｒｃｕｉｔ）の選択にポリＳｔ
等のヒユーズを用いることがある。このヒユーズ土には
通常、ファイナルパッシベーション膜を被覆してはおら
ず、これによってヒユーズをψノ断し易くしている。し
かしながら、そのままではヒユーズが露出することにな
るので、プラスチックパッケージ等の封止を行なう場合
にｔＪ信頼性に問題があることが判明した。
そこで本発明者は、上記ポリＳｉ ヒーーズの切断等を
行なうべき回路装置において、パッケージ時の信頼度を
向上させると共に、内部回路のテスティング及び外部回
路とのボンディングの双方を良好に実現できるポンディ
ングパッドｔｆ’７造を有する半導体装置及びその製造
方法を見出しだ。
行なうべき回路装置において、パッケージ時の信頼度を
向上させると共に、内部回路のテスティング及び外部回
路とのボンディングの双方を良好に実現できるポンディ
ングパッドｔｆ’７造を有する半導体装置及びその製造
方法を見出しだ。
以下、本発明の実施例を図面について詳Ｉ（］１に説明
する。
する。
本実施例による半導体装置、例えば既述したメモリにお
いては、第１図及び第２図に示すように、シリコン基板
１の一主面に形成したフィー・ルドＳ ｉ ｏｘ膜膜上
上、既述した冗長回路選択用のポリＳｔ ヒユーズ３が
設けられ、更にリンガラス膜４を介してアルミニウム配
線５．アルミニウムボンディングパッド６が設Ｕられて
いる。ファイナルパッシベーションＢＣＳ ７ ｉｌ−
、ポリＳｉヒユーズ３ モ含めて被着されると共に、ポ
ンディングパッド６ではボンディングワイヤ８を結合す
る領域（ボンディング部）を残して他の領域上をすべて
覆−１）でいる。ポンディングパッド６は、パッシベー
ション膜７で被覆されたアルミニウムのテスティング部
９と、これに連設されたアルミニウムのボンディング部
１０とからなっている。図中の１１はテスティング時に
デスディング部９に当−〇かわれるプローブである。
いては、第１図及び第２図に示すように、シリコン基板
１の一主面に形成したフィー・ルドＳ ｉ ｏｘ膜膜上
上、既述した冗長回路選択用のポリＳｔ ヒユーズ３が
設けられ、更にリンガラス膜４を介してアルミニウム配
線５．アルミニウムボンディングパッド６が設Ｕられて
いる。ファイナルパッシベーションＢＣＳ ７ ｉｌ−
、ポリＳｉヒユーズ３ モ含めて被着されると共に、ポ
ンディングパッド６ではボンディングワイヤ８を結合す
る領域（ボンディング部）を残して他の領域上をすべて
覆−１）でいる。ポンディングパッド６は、パッシベー
ション膜７で被覆されたアルミニウムのテスティング部
９と、これに連設されたアルミニウムのボンディング部
１０とからなっている。図中の１１はテスティング時に
デスディング部９に当−〇かわれるプローブである。
次に、この装置を製造プロセスに？１）ってｉｆｔ、明
すると、゛まず第３Ａ図のように、基板１土に公知の選
択酸化技術でフィールドＳｉｎ、膜２を成長させ、その
土に公知の化学的気相成長技術（ＣＶＤ）で析出させた
ポリＳｔのフォトエツチングでポリＳｉヒユーズ３を形
成し、しかる後にＣＶＤで析出させたリンガラス膜４を
フォトエツチングしてヒユーズ３上を露出させる。
すると、゛まず第３Ａ図のように、基板１土に公知の選
択酸化技術でフィールドＳｉｎ、膜２を成長させ、その
土に公知の化学的気相成長技術（ＣＶＤ）で析出させた
ポリＳｔのフォトエツチングでポリＳｉヒユーズ３を形
成し、しかる後にＣＶＤで析出させたリンガラス膜４を
フォトエツチングしてヒユーズ３上を露出させる。
次いで第３Ｂ図のように、公知の！（空蒸着技術で全面
に付着させたアルミニウムをフォトエツチングで加工し
、アルミニウム、配線５及びポンディングパッド６を夫
々形成する。
に付着させたアルミニウムをフォトエツチングで加工し
、アルミニウム、配線５及びポンディングパッド６を夫
々形成する。
そして次にこの状態において、内部回路のテスティング
用のプローブ１１をボンデイン・グツくラド６のテステ
ィング部９土に当てがい、この時点で冗長回路選択用の
ポリＳｉヒユーズ３を切断する。
用のプローブ１１をボンデイン・グツくラド６のテステ
ィング部９土に当てがい、この時点で冗長回路選択用の
ポリＳｉヒユーズ３を切断する。
この際、ヒユーズ３υＪＳ出していて何らの膜も被着さ
れていないから、容易にヒユーズ３を切ることができる
。
れていないから、容易にヒユーズ３を切ることができる
。
しかる後、ＣＶＤによって全面に第１図のファイナルパ
ッシベーション膜７を被せ、フォトエツチングでボンデ
ィング部１０上のみを除去する。
ッシベーション膜７を被せ、フォトエツチングでボンデ
ィング部１０上のみを除去する。
上記した如く５本実施例によれば、ポンディングパッド
６をデスティング部９とボンディング部１０とに分り、
テスティング時にはボＩＪＳｉ ヒユーズ３上を被覆し
ない状態でヒユーズを切断するが、テスティング後はヒ
ユーズ３上を含む全面（但、ボンディング部１０を除く
）にファイナルパッシベーション膜を被せている。従っ
て、グラスチックパッケージのｊａ自でもイｎ頼度を向
上さぜることができ、冗長回路使用のメモリのプラスチ
ックパッケージ化が可能となる。これに関連し−Ｃ、ポ
ンディングパッド６においては、テスティング部９す、
使用後にバンシベーションＪＪＤＩ ？で覆い、それと
は別のボンディング部１０上のみのパッシベーション膜
７をエツチングで除去していることが非常にＭ９である
。即ち、通水のパッドでＶ」：テスティング部とボンデ
ィング部とは共用されるから、テスティング時にパッド
に傷（プロービングによるもの等）が（＝Ｊき、次にそ
のテスティング位置（即ちボンディングＴ５１Ｓ ）上
のパッシベーション膜ヲエッチングする際に、上記の傷
の部分からパッド下地の層間絶縁膜もエッヂされてしま
う。
６をデスティング部９とボンディング部１０とに分り、
テスティング時にはボＩＪＳｉ ヒユーズ３上を被覆し
ない状態でヒユーズを切断するが、テスティング後はヒ
ユーズ３上を含む全面（但、ボンディング部１０を除く
）にファイナルパッシベーション膜を被せている。従っ
て、グラスチックパッケージのｊａ自でもイｎ頼度を向
上さぜることができ、冗長回路使用のメモリのプラスチ
ックパッケージ化が可能となる。これに関連し−Ｃ、ポ
ンディングパッド６においては、テスティング部９す、
使用後にバンシベーションＪＪＤＩ ？で覆い、それと
は別のボンディング部１０上のみのパッシベーション膜
７をエツチングで除去していることが非常にＭ９である
。即ち、通水のパッドでＶ」：テスティング部とボンデ
ィング部とは共用されるから、テスティング時にパッド
に傷（プロービングによるもの等）が（＝Ｊき、次にそ
のテスティング位置（即ちボンディングＴ５１Ｓ ）上
のパッシベーション膜ヲエッチングする際に、上記の傷
の部分からパッド下地の層間絶縁膜もエッヂされてしま
う。
この結果、信頼性をはじめボンダビリティに悪影響を及
ｔ１ずことになシ、不適邑である。これに対し、本実施
例の上記（１り造では、テスティング時の釦肖て位置と
ボンディング位置とをずらせ、テスティング時の針によ
る傷の部分でし」、パッシベーション膜をエツチングし
ないようにしているから。
ｔ１ずことになシ、不適邑である。これに対し、本実施
例の上記（１り造では、テスティング時の釦肖て位置と
ボンディング位置とをずらせ、テスティング時の針によ
る傷の部分でし」、パッシベーション膜をエツチングし
ないようにしているから。
上記した如き問題は全く生じない。
なお、上記において、別の目的でテスティングを行なっ
てもよく、この場合には必ずしもヒ＝−ズの切断を伴な
うことを要しない。寸だ、）（ラドのパターンやテステ
ィング部及びポンディ：７グ部の配置はＸ１ｌｔ々変更
できる。
てもよく、この場合には必ずしもヒ＝−ズの切断を伴な
うことを要しない。寸だ、）（ラドのパターンやテステ
ィング部及びポンディ：７グ部の配置はＸ１ｌｔ々変更
できる。
第１図（」、本発明の実施例による半導体装置の要部断
面図、 第２図は同装置のポンプイングツ（ラド部分の平面図。 第３Ａ図及び第３Ｂ図は同装置の製造ブローヒスの主要
工程を示す各断面図である。 ３・・・ボＩＪｓ１ヒユーズ、５・・・アルミニウム配
線。 ６・・・アルミニウムパッド、７・・・ファイナル］（
ノシベーション月（冬、８・・・ボンディングワイヤ、
９・・・テスティング部、１０・・・ボンディング部、
１１・・〕。 ロープ。
面図、 第２図は同装置のポンプイングツ（ラド部分の平面図。 第３Ａ図及び第３Ｂ図は同装置の製造ブローヒスの主要
工程を示す各断面図である。 ３・・・ボＩＪｓ１ヒユーズ、５・・・アルミニウム配
線。 ６・・・アルミニウムパッド、７・・・ファイナル］（
ノシベーション月（冬、８・・・ボンディングワイヤ、
９・・・テスティング部、１０・・・ボンディング部、
１１・・〕。 ロープ。
Claims (1)
- 【特許請求の範囲】 】、半導体基体−にに設けたパッドが内部回路のテステ
ィング部とこれとは別のボンディング部とからなり、こ
のボンディング部を残して全面がパッシベーション膜で
覆われていることを特徴とする半導体装置。 ２、半導体基体上にパッドを形成し、このパッドの一部
分を介して内部回路のテスティングを行ない、しかる後
にこのテスティングに用いた前記ボンディングパノド部
分とは別のボンディング部を残して全面にパッシベーシ
ョン膜を被覆することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131950A JPS5923530A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131950A JPS5923530A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923530A true JPS5923530A (ja) | 1984-02-07 |
Family
ID=15069995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131950A Pending JPS5923530A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923530A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628590A (en) * | 1983-09-21 | 1986-12-16 | Hitachi, Ltd. | Method of manufacture of a semiconductor device |
| JPS621175U (ja) * | 1985-06-19 | 1987-01-07 | ||
| US7598730B2 (en) * | 2005-07-25 | 2009-10-06 | Seiko Epson Corporation | Semiconductor wafer examination method and semiconductor chip manufacturing method |
-
1982
- 1982-07-30 JP JP57131950A patent/JPS5923530A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628590A (en) * | 1983-09-21 | 1986-12-16 | Hitachi, Ltd. | Method of manufacture of a semiconductor device |
| JPS621175U (ja) * | 1985-06-19 | 1987-01-07 | ||
| US7598730B2 (en) * | 2005-07-25 | 2009-10-06 | Seiko Epson Corporation | Semiconductor wafer examination method and semiconductor chip manufacturing method |
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