JPS59119862A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59119862A JPS59119862A JP57228937A JP22893782A JPS59119862A JP S59119862 A JPS59119862 A JP S59119862A JP 57228937 A JP57228937 A JP 57228937A JP 22893782 A JP22893782 A JP 22893782A JP S59119862 A JPS59119862 A JP S59119862A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
λ、技術分野
この発明は半導体装置に係り、特にα線によるソフトエ
ラー防止を図った半導体装置に関する。
ラー防止を図った半導体装置に関する。
1)、従来技術及びその欠点
LSI、VLSI の高密度メモリー等では、封止用の
パッケージから出てくるα線によってソフトエラーを生
ずるということが知られている。
パッケージから出てくるα線によってソフトエラーを生
ずるということが知られている。
このα線による悪影響を防止するために、ワイヤポンデ
ィング後、素子表面にポリイミド系、樹脂切を塗布する
という手段が提案実施されている。
ィング後、素子表面にポリイミド系、樹脂切を塗布する
という手段が提案実施されている。
しかし、この手段は半導体装置の組立途中で行われるた
め、生産効率が低いという製造上の欠点がある。
め、生産効率が低いという製造上の欠点がある。
さらに、ワイヤボンディング後の樹脂塗布は温度サイク
ルによって半導体素子の電極とリード端子を接続する金
線等のワイヤにストレスを与えるので、信頼性低下の原
因になるという品質上の欠点をも有している。
ルによって半導体素子の電極とリード端子を接続する金
線等のワイヤにストレスを与えるので、信頼性低下の原
因になるという品質上の欠点をも有している。
C0発明の目的
この発明は生産性及び信頼性が従来装置より高く、しか
もα線によるソフトエラーを有効に防止し得る半導体装
置を提供することを目的としている。
もα線によるソフトエラーを有効に防止し得る半導体装
置を提供することを目的としている。
d6発明の特徴
この発明は半導体素子表面を金属薄膜で覆うことにより
、α線を遮断することを特徴としている。
、α線を遮断することを特徴としている。
e、実施例の説明
第1図はこの発明に係る半導体装置の構造を略示した断
面図である。この半導体装置に含まれる半導体素子10
は特にNチャンネル・シリコン・ゲートMO5構造のも
のを示しているが、熱論、この発明がこれに限られるも
のではない。
面図である。この半導体装置に含まれる半導体素子10
は特にNチャンネル・シリコン・ゲートMO5構造のも
のを示しているが、熱論、この発明がこれに限られるも
のではない。
以下、その構造を説明すると、11はセラミック基板2
0上に固着されたP形シリコン基板、12は拡散層、1
3はP形シリコン基板1」の上に形成されるシリコン酸
化膜、14は多結晶シリコンよりなるゲーha、]5は
配線導体であるアルミニウム配線、16は前記アルミニ
ウム配線の上に形成されるシリコン酸化膜または窒化膜
である。また、前記アルミニウム配線15の周辺に形成
される電極17とセラミック基板20に取り付けられる
リード端子21とは金線30によって接続されている。
0上に固着されたP形シリコン基板、12は拡散層、1
3はP形シリコン基板1」の上に形成されるシリコン酸
化膜、14は多結晶シリコンよりなるゲーha、]5は
配線導体であるアルミニウム配線、16は前記アルミニ
ウム配線の上に形成されるシリコン酸化膜または窒化膜
である。また、前記アルミニウム配線15の周辺に形成
される電極17とセラミック基板20に取り付けられる
リード端子21とは金線30によって接続されている。
一方、40は前述の如く形成される半導体素子10の上
に被着される金属薄膜としての例えはアルミニウム層で
ある。このアルミニウム層40はウェハプロセスにおい
て形成されるものである。すなわち、通常のウェハプロ
セスにおいて備えられている蒸着工程において、前記シ
リコン酸化膜16の形成されたウェハに、アルミニウム
が蒸着される。
に被着される金属薄膜としての例えはアルミニウム層で
ある。このアルミニウム層40はウェハプロセスにおい
て形成されるものである。すなわち、通常のウェハプロ
セスにおいて備えられている蒸着工程において、前記シ
リコン酸化膜16の形成されたウェハに、アルミニウム
が蒸着される。
しかる後に、前記蒸着されたウェハはホト・エツチング
工程で電極17が露出するようにホトエツチングされる
。
工程で電極17が露出するようにホトエツチングされる
。
第2図は第1図に示したように、表面にアルミニウム・
層40が形成されている半導体素子10を平面視した説
明図である。図示したアルミニウム層40は電極17の
うちの1個の電極17′に接続している。
層40が形成されている半導体素子10を平面視した説
明図である。図示したアルミニウム層40は電極17の
うちの1個の電極17′に接続している。
この場合において電極17′はアース電位としてもよい
し、また適当な電位にあるいは浮いた電位にしてもよい
。
し、また適当な電位にあるいは浮いた電位にしてもよい
。
尚、実施例ではアルミニウム層40は露出された状態(
熱論、封止されてはいる)にあるが、この発明はこれに
限られるものでなく、さらにこの上にシリコン酸化膜等
の保護膜が形成されるものであってもよい。
熱論、封止されてはいる)にあるが、この発明はこれに
限られるものでなく、さらにこの上にシリコン酸化膜等
の保護膜が形成されるものであってもよい。
また、アルミニウム層40はα線を遮断するために設け
られるものであるから、他の金属よりなる薄膜であって
もよい。
られるものであるから、他の金属よりなる薄膜であって
もよい。
さらに実施例では、アルミニウム層40は電極17′と
接続しているとして説明したが、これらの間は電気的に
分離されているものであってもよい。
接続しているとして説明したが、これらの間は電気的に
分離されているものであってもよい。
f9発明の効果
この発明に係る半導体装置は、半導体素子の表面を金属
薄膜で覆うものであるから、α線によるンフトエラー防
止に優れた効果を有する。
薄膜で覆うものであるから、α線によるンフトエラー防
止に優れた効果を有する。
しかも、前記金属薄膜はウェハ状態において被着される
ものであるから、半導体素子に個別に樹脂を塗布して製
造される従来装置に比較し、この発明に係る半導体装置
はたいへん生産性かよいものである。
ものであるから、半導体素子に個別に樹脂を塗布して製
造される従来装置に比較し、この発明に係る半導体装置
はたいへん生産性かよいものである。
さらに、この発明によれは電極とリード端子間に配線さ
れるワイヤにストレスを与えることがないから、ワイヤ
断線等の故障が少い。従って、この発明によれば従来装
置よりも信頼性の高い半導体装置を得ることかできる。
れるワイヤにストレスを与えることがないから、ワイヤ
断線等の故障が少い。従って、この発明によれば従来装
置よりも信頼性の高い半導体装置を得ることかできる。
第1図はこの発明に係る半導体装置の構造を略示した断
面図、第2図は表面にアルミニウム層が形成されている
半導体素子を平面視した説明図である。 10・・・半導体素子、20・・・セラミック基板、3
0・・・金線、40・・・アルミニウム層。 特許出願人 ローム株式会社 代理人弁理士大西孝治 266
面図、第2図は表面にアルミニウム層が形成されている
半導体素子を平面視した説明図である。 10・・・半導体素子、20・・・セラミック基板、3
0・・・金線、40・・・アルミニウム層。 特許出願人 ローム株式会社 代理人弁理士大西孝治 266
Claims (1)
- 半導体素子表面を金属簿膜で覆ったことを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57228937A JPS59119862A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57228937A JPS59119862A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59119862A true JPS59119862A (ja) | 1984-07-11 |
Family
ID=16884188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57228937A Pending JPS59119862A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59119862A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5700715A (en) * | 1994-06-14 | 1997-12-23 | Lsi Logic Corporation | Process for mounting a semiconductor device to a circuit substrate |
US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
-
1982
- 1982-12-27 JP JP57228937A patent/JPS59119862A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
US5700715A (en) * | 1994-06-14 | 1997-12-23 | Lsi Logic Corporation | Process for mounting a semiconductor device to a circuit substrate |
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