JPS615562A - 半導体装置 - Google Patents
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、樹脂封止の場合にお
けるAl配線の腐食やエレクトロマイグレーションを防
止して高信頼度の樹脂封止型半導体装置を提供できる電
極形成技術に関する。
けるAl配線の腐食やエレクトロマイグレーションを防
止して高信頼度の樹脂封止型半導体装置を提供できる電
極形成技術に関する。
周知のように、メモリ回路や論理口iなどが形成された
半導体チップは外部と導通をとるために、複数の、一般
に、AAiよりなる電極が形成されている。
半導体チップは外部と導通をとるために、複数の、一般
に、AAiよりなる電極が形成されている。
このAAバッドと称されるA/電極は、半導体チップの
安定化保護のためのパッジベージ薗ン膜より、Au線な
どのボンディングワイヤとの接続のために、一部が露出
しており、この人lよりなるポンディングパッド部にA
u線などの艙ンディングワイヤの一端部を接続(ワイヤ
ボンディング)するようになっている。
安定化保護のためのパッジベージ薗ン膜より、Au線な
どのボンディングワイヤとの接続のために、一部が露出
しており、この人lよりなるポンディングパッド部にA
u線などの艙ンディングワイヤの一端部を接続(ワイヤ
ボンディング)するようになっている。
このように、ポンディングパッド部はボンディングワイ
ヤを接続するため忙開孔されているので、パッド部の配
線腐食やマイグレーシランが古くから問題となっている
。
ヤを接続するため忙開孔されているので、パッド部の配
線腐食やマイグレーシランが古くから問題となっている
。
特に、この問題は樹脂封止型半導体装置の場合に顕著で
ある。
ある。
上記の問題点を解決するためポンディングパッド部を耐
食性のある金属薄膜で覆い、開孔部を蓋してしまおうと
する試みがある。
食性のある金属薄膜で覆い、開孔部を蓋してしまおうと
する試みがある。
最も一般的な方法とし”4Auよりなる金属膜で覆う技
術があるが、Auはコストが高い(特開昭54−128
280号)。−万、他の膜によりAJのポンディングパ
ッドを覆うことが考えられる。しかしこの構成では、半
導体チップのペレット付(ダイボンディング)時の加熱
処理により、Au線のボンディング性が劣化し、実用に
供し得ない。
術があるが、Auはコストが高い(特開昭54−128
280号)。−万、他の膜によりAJのポンディングパ
ッドを覆うことが考えられる。しかしこの構成では、半
導体チップのペレット付(ダイボンディング)時の加熱
処理により、Au線のボンディング性が劣化し、実用に
供し得ない。
本発明の目的は、半導体チップのワイヤボンディング用
開孔部のAl配線腐食を防止出来る電極を提供すること
にある。
開孔部のAl配線腐食を防止出来る電極を提供すること
にある。
また、本発明の目的はエレクトロマイグレーシロンを起
さない電極を提供するととKある。
さない電極を提供するととKある。
さらに、本発明の目的はA u 線ボンディングが可能
な電極を提供することにある。
な電極を提供することにある。
さらに、本発明の目的は、半導体チップとの接着性の良
い重ね膜構造の1!極を提供することにある。
い重ね膜構造の1!極を提供することにある。
さらに、本発明の目的は、プラスチックパッケージにお
けるポンディングパッド部め腐食を防止し、高信頼度の
樹脂封止型半導体装置を提供することにある。
けるポンディングパッド部め腐食を防止し、高信頼度の
樹脂封止型半導体装置を提供することにある。
さらに、本発明の目的は、半導体チップのAl内部配線
に替えて使用できる電極を提供するととにある。
に替えて使用できる電極を提供するととにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では、特に、ポンディングパッドの露
出したAlt極配極上線上Ti膜を形成し、さらに、と
のTi膜の上にPd膜を形成するようにした。
出したAlt極配極上線上Ti膜を形成し、さらに、と
のTi膜の上にPd膜を形成するようにした。
このように、PdとTiとの組合せを選択することによ
り、AJljのワイヤボンディングが可能であるなどの
前記目的を達成することに成功したのであるが、かかる
PdとTiとの組合せを選択した理由は次の通りである
。
り、AJljのワイヤボンディングが可能であるなどの
前記目的を達成することに成功したのであるが、かかる
PdとTiとの組合せを選択した理由は次の通りである
。
(1)すなわち、先ず、耐食性に富む貴金属で、Alパ
ッドを覆うことを考えた。これには、Pt
iやPdやAuなどが良い。
ッドを覆うことを考えた。これには、Pt
iやPdやAuなどが良い。
(21シカし、上記貴金属だけで覆うことは、半導体素
子のAlパッドやバッジベージ肩ン膜との接着性に問題
があり、Alパッドと上記貴金属膜との間に接着剤層を
介在させる必要p′−ある。これには、Ti、Cr、T
aなどが適している。
子のAlパッドやバッジベージ肩ン膜との接着性に問題
があり、Alパッドと上記貴金属膜との間に接着剤層を
介在させる必要p′−ある。これには、Ti、Cr、T
aなどが適している。
(3) この場合、貴金属と組み合せた場合において
も、接着剤層は腐食しないことが必要である。こtLK
はT′iとTaなどが適している。
も、接着剤層は腐食しないことが必要である。こtLK
はT′iとTaなどが適している。
(4) 電極にあっては、電解状態においてエレクト
ロマイグレーシロンを起さないことが必要。この点Au
は不適当。
ロマイグレーシロンを起さないことが必要。この点Au
は不適当。
(5)電極のワイヤボンディング面はAu線とのボンデ
ィングが可能であること。
ィングが可能であること。
以上の条件を満たすものとしてPd/Tiが最適である
ことが判りた。
ことが判りた。
次k、本発明を、実施例を示す図面に基づいて説明する
。
。
第1図は、多数の電極がその周辺部に配設された半導体
チップの平面図で、第1図にて、1は半導体チップ、2
は電極を示す◎ 第2図は本発明の電極構造を有する、第1図A部の断面
図で、第2図にて、3は半導体基板、4はAllパッド
、5はバッジページ冒ン膜、6はTi膜、7はPd膜、
8はAu線(点線で図示)を示す。
チップの平面図で、第1図にて、1は半導体チップ、2
は電極を示す◎ 第2図は本発明の電極構造を有する、第1図A部の断面
図で、第2図にて、3は半導体基板、4はAllパッド
、5はバッジページ冒ン膜、6はTi膜、7はPd膜、
8はAu線(点線で図示)を示す。
半導体基板3は、例えば四角形状のシリコン単結晶基板
より成る。
より成る。
半導体チップ1は上記例示のとときSi基板より成り、
周知の技術によって、このチップ内には多数の回路素子
が形成され、1つの回路機能を与えている。回路素子は
、例えば絶縁ゲート型電界効果トランジスタ(MOS)
ランジスタ)から成り、これらの回路素子によって、例
えば論理回路やメモリ回路の回路機能が形成されている
。
周知の技術によって、このチップ内には多数の回路素子
が形成され、1つの回路機能を与えている。回路素子は
、例えば絶縁ゲート型電界効果トランジスタ(MOS)
ランジスタ)から成り、これらの回路素子によって、例
えば論理回路やメモリ回路の回路機能が形成されている
。
Alパッド4は、例えばAl金属の蒸着技術により形成
される。
される。
バッジベージ田ン膜5は、一般に、半導体素子の特性が
その表面の汚染などにより変化しないように安定化保護
のために形成されるもので、例えばシリコン窒化膜やリ
ンシリケートガラス膜により構成され、例えば周知のC
VD(気相成長)法に−より形成される。
その表面の汚染などにより変化しないように安定化保護
のために形成されるもので、例えばシリコン窒化膜やリ
ンシリケートガラス膜により構成され、例えば周知のC
VD(気相成長)法に−より形成される。
次に、本発明のP d / T iより成る電極構造に
つ、いて、そのプロセスと共忙詳述する。伺当該電極構
造は通常ウェハの段階で形成されるので、以下ウェハに
基づいて説明する。
つ、いて、そのプロセスと共忙詳述する。伺当該電極構
造は通常ウェハの段階で形成されるので、以下ウェハに
基づいて説明する。
第3図に示すように、ウェハな構成する8i基板9上に
例えばSiO2膜より成る絶縁膜1oを介してA/配線
11を形成し、さらに、例えばPsG膜より成るパッシ
ベーション膜12を形成し、ワイヤポンディングパッド
部形成のための孔開けを行い、ポンディングパッド開孔
部13を形成する。
例えばSiO2膜より成る絶縁膜1oを介してA/配線
11を形成し、さらに、例えばPsG膜より成るパッシ
ベーション膜12を形成し、ワイヤポンディングパッド
部形成のための孔開けを行い、ポンディングパッド開孔
部13を形成する。
次いで、第4図に示すように、このパッド開孔部13を
含めて全面に、Ti膜】4及びPd膜15をこの順序で
、例えば蒸着技術により形成する0このとき、Ti膜膜
種4例えば1500A前後以上の厚さ、Pd膜15も例
えば1500X前後以上の厚さに形成する。
含めて全面に、Ti膜】4及びPd膜15をこの順序で
、例えば蒸着技術により形成する0このとき、Ti膜膜
種4例えば1500A前後以上の厚さ、Pd膜15も例
えば1500X前後以上の厚さに形成する。
この金属重ね膜形成後に、第5図忙示すように、例えば
写真食刻法を用いて、パッド開孔部13よりも広い面積
で、レジスト16を上部に有するPd@/Ti膜を形成
し、次いで第6図に示すように、先のレジスト16を除
去して、本発明に係る耐食電極】7を形成する。
写真食刻法を用いて、パッド開孔部13よりも広い面積
で、レジスト16を上部に有するPd@/Ti膜を形成
し、次いで第6図に示すように、先のレジスト16を除
去して、本発明に係る耐食電極】7を形成する。
ウェハをスクライビングすることKより前述の半導体チ
ップ1が得られる。
ップ1が得られる。
この本発明に係る耐食電極J7上には、第2図に示すよ
うに、Au線8が熱圧着法によりワイヤボンデイン〆す
ることができる。
うに、Au線8が熱圧着法によりワイヤボンデイン〆す
ることができる。
Au線の他端部はさらに、外部接続端子と接続され1.
これにより、半導体チップ内の内部配線が、上記電極、
ボンディングワイヤ、外部接続端子と電気的に接続され
、外部と導通をとることができる。
これにより、半導体チップ内の内部配線が、上記電極、
ボンディングワイヤ、外部接続端子と電気的に接続され
、外部と導通をとることができる。
第7図にリードフレームを利用した樹脂封止型’!’4
に!t(OIII:ii!(’)−PI’&yxj。
′第7図にて、18は半導体素子
を搭載するための、リードフレームのタブ、19は半導
体素子、20は半導体素子の電極、21はAu線、22
は外部接続端子(リードフレームを構成するリード)、
23は樹脂封止体、24はリードフレームである。
に!t(OIII:ii!(’)−PI’&yxj。
′第7図にて、18は半導体素子
を搭載するための、リードフレームのタブ、19は半導
体素子、20は半導体素子の電極、21はAu線、22
は外部接続端子(リードフレームを構成するリード)、
23は樹脂封止体、24はリードフレームである。
リードフレーム24は例えばコーパル合金により構成さ
れ、また、樹脂封止体は例えばエポキシ樹脂をモールド
レジンとして、周知のトランスファモールド法により形
成することができる。
れ、また、樹脂封止体は例えばエポキシ樹脂をモールド
レジンとして、周知のトランスファモールド法により形
成することができる。
その他生導体素子19.1!極20については前記に例
示したも□のと同様に構成される。
示したも□のと同様に構成される。
(1)本発明によれば、Pd膜/ T i膜より成る金
属膜で、半導体素子のワイヤボンディング用開孔部を被
覆しているので、同開孔部のAJ配線腐食を防止できる
。
属膜で、半導体素子のワイヤボンディング用開孔部を被
覆しているので、同開孔部のAJ配線腐食を防止できる
。
(2)本発明によればPd膜/T+膜より成る電極構造
としたので、電解状態において、エレクトロマイクレー
ジョンを起さない。
としたので、電解状態において、エレクトロマイクレー
ジョンを起さない。
、(3)本発明によればPd膜/Ti膜としたので、A
u線ポンディングが可能である〇 (4)本発明によればPd膜/Ti膜としたので半導体
素子との接着性が良好である。
u線ポンディングが可能である〇 (4)本発明によればPd膜/Ti膜としたので半導体
素子との接着性が良好である。
(5)上記のごとく、パッド部の腐食やエレクトロマイ
クレージョンを起さないので、ボンディングワイヤの断
線も起さず、特に、その耐湿性が問題となる樹脂封止型
半導体装置に本発明は著効がある。
クレージョンを起さないので、ボンディングワイヤの断
線も起さず、特に、その耐湿性が問題となる樹脂封止型
半導体装置に本発明は著効がある。
(6) 上記により、本発明によれば高信頼度の半導
体装置が得られる。
体装置が得られる。
(7)本発明では前記実施例に示すごとく、パッド開孔
部の露出したA/パッドよりも広い面積で、Pd膜/T
i膜より成る金属膜で被覆することが好ましく、これに
より、より一層高信頼度の半導体装置を得ることができ
る。
部の露出したA/パッドよりも広い面積で、Pd膜/T
i膜より成る金属膜で被覆することが好ましく、これに
より、より一層高信頼度の半導体装置を得ることができ
る。
すなわち、A7パツド部を被覆している金属膜の径が当
該パッド部の径よりも小さいとき忙は、ボンディングワ
イヤを例えば超音波ボンディングすると、ボンディング
時の応力によりパッシベーション膜にクラックを生じる
ことがある。
該パッド部の径よりも小さいとき忙は、ボンディングワ
イヤを例えば超音波ボンディングすると、ボンディング
時の応力によりパッシベーション膜にクラックを生じる
ことがある。
上記のごとく、Pd膜/Ti膜より成る金属膜の径を露
出しているA/パッド部の径よりも大とすることにより
、かかるクラックの発生を防止することができる。
出しているA/パッド部の径よりも大とすることにより
、かかるクラックの発生を防止することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で程々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で程々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体素子の電極形
成技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、配線基板における電極
形成技術などに適用できる。
をその背景となった利用分野である半導体素子の電極形
成技術に適用した場合について説明したが、それに限定
されるものではなく、たとえば、配線基板における電極
形成技術などに適用できる。
第1図は半導体チップの平面図、
第2図は本発明の実施例を示す断面図、第3図〜第6図
は本発明の裏造フローを説明する断面図で、第3図はポ
ンディングパッド開孔工程断面図、第4図はTi膜及び
Pd膜形成工程断面図、第5図はフォトエツチング工程
断面図、第6図は本発明電極形成工程図、第7図は本発
明に係る樹脂封止型半導体装置の一例を示す断面図であ
る。 1・・・半導体チップ、2・・・電極、3・・・半導体
基板、4・・・AJバッド、5・・・パッジベージlン
膜J6・・・Ti膜、7 ・P d膜、8 = A u
線、9・−・Si基板、10・・・絶縁膜、11・・・
AlJ配線、】2・・・パッシペ。 −シ田ン膜、13・・・ポンディングパッド開孔部、1
4・・・Ti膜、15・・・Pd膜、16・・・レジス
ト、17・・・耐食電極、18・・・タブ、19・・・
半導体素子、20・・・電極、21・・・Au線、22
・・・外部接続端子(リード)、23・・・樹脂封止体
、24・・・リードフレーム。 代理人 弁理士 高 橋 明 夫 第 1 図 第 2 図 第 3 図 第 4 図
は本発明の裏造フローを説明する断面図で、第3図はポ
ンディングパッド開孔工程断面図、第4図はTi膜及び
Pd膜形成工程断面図、第5図はフォトエツチング工程
断面図、第6図は本発明電極形成工程図、第7図は本発
明に係る樹脂封止型半導体装置の一例を示す断面図であ
る。 1・・・半導体チップ、2・・・電極、3・・・半導体
基板、4・・・AJバッド、5・・・パッジベージlン
膜J6・・・Ti膜、7 ・P d膜、8 = A u
線、9・−・Si基板、10・・・絶縁膜、11・・・
AlJ配線、】2・・・パッシペ。 −シ田ン膜、13・・・ポンディングパッド開孔部、1
4・・・Ti膜、15・・・Pd膜、16・・・レジス
ト、17・・・耐食電極、18・・・タブ、19・・・
半導体素子、20・・・電極、21・・・Au線、22
・・・外部接続端子(リード)、23・・・樹脂封止体
、24・・・リードフレーム。 代理人 弁理士 高 橋 明 夫 第 1 図 第 2 図 第 3 図 第 4 図
Claims (1)
- 【特許請求の範囲】 1、ワイヤがボンディングされる層をPdより成る金属
膜とし、その下層をTiより成る金属膜とした電極を有
する半導体装置。 2、Pd膜およびTi膜より成る金属膜をAlパッドよ
りも広い面積に形成して成ることを特徴とする特許請求
の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59125233A JPS615562A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59125233A JPS615562A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS615562A true JPS615562A (ja) | 1986-01-11 |
Family
ID=14905103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59125233A Pending JPS615562A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS615562A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0640245A1 (en) * | 1993-03-10 | 1995-03-01 | Atmel Corporation | Bumpless bonding process having multilayer metallization |
FR2724489A1 (fr) * | 1994-08-19 | 1996-03-15 | Fujitsu Ltd | Dispositif a semiconducteur et son procede de fabrication |
WO2007074529A1 (ja) * | 2005-12-27 | 2007-07-05 | Fujitsu Limited | 半導体装置 |
JPWO2011093038A1 (ja) * | 2010-01-27 | 2013-05-30 | 住友ベークライト株式会社 | 半導体装置 |
-
1984
- 1984-06-20 JP JP59125233A patent/JPS615562A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0640245A1 (en) * | 1993-03-10 | 1995-03-01 | Atmel Corporation | Bumpless bonding process having multilayer metallization |
EP0640245A4 (en) * | 1993-03-10 | 1995-12-13 | Atmel Corp | METHOD OF GROUNDING WITHOUT WELDING PEARL WITH MULTILAYER METALLIZATION. |
FR2724489A1 (fr) * | 1994-08-19 | 1996-03-15 | Fujitsu Ltd | Dispositif a semiconducteur et son procede de fabrication |
WO2007074529A1 (ja) * | 2005-12-27 | 2007-07-05 | Fujitsu Limited | 半導体装置 |
JPWO2007074529A1 (ja) * | 2005-12-27 | 2009-06-04 | 富士通株式会社 | 半導体装置とその製造方法 |
US8076780B2 (en) | 2005-12-27 | 2011-12-13 | Fujitsu Semiconductor Limited | Semiconductor device with pads of enhanced moisture blocking ability |
JP4998270B2 (ja) * | 2005-12-27 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
US8906705B2 (en) | 2005-12-27 | 2014-12-09 | Fujitsu Semiconductor Limited | Semiconductor device with pads of enhanced moisture blocking ability |
US9059033B2 (en) | 2005-12-27 | 2015-06-16 | Fujitsu Semiconductor Limited | Semiconductor device with pads of enhanced moisture blocking ability |
JPWO2011093038A1 (ja) * | 2010-01-27 | 2013-05-30 | 住友ベークライト株式会社 | 半導体装置 |
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