JPS59172258A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59172258A
JPS59172258A JP58044419A JP4441983A JPS59172258A JP S59172258 A JPS59172258 A JP S59172258A JP 58044419 A JP58044419 A JP 58044419A JP 4441983 A JP4441983 A JP 4441983A JP S59172258 A JPS59172258 A JP S59172258A
Authority
JP
Japan
Prior art keywords
film
bonding pad
semiconductor device
phosphorus
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58044419A
Other languages
English (en)
Other versions
JPH0343785B2 (ja
Inventor
Shigeo Ishii
石井 重雄
Kazuhiro Tsurumaru
鶴丸 和弘
Shunichiro Shigematsu
重松 俊一郎
Izumi Tezuka
手塚 泉
Eiji Minamimura
南村 英二
Isao Sakamoto
功 坂本
Kazuo Shimizu
一男 清水
Shizuo Kondo
近藤 静雄
Keisuke Takada
啓祐 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP58044419A priority Critical patent/JPS59172258A/ja
Publication of JPS59172258A publication Critical patent/JPS59172258A/ja
Publication of JPH0343785B2 publication Critical patent/JPH0343785B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909Post-treatment of the connector or wire bonding area
    • H01L2224/8592Applying permanent coating, e.g. protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は高信頼性を有する樹脂モールド型の半導体装置
に関し、特に半田デイツプ実装用の小型(又は薄型)パ
ンケージ半導体装置に関する。
〔背景技術〕
半導体素子をエポキシ樹脂等でモールド封止(パッケー
ジ)した樹脂モールド型半導体装置は封止構造が簡単で
あると共に低コストに製作できるという利点を有する。
反面、封止体としてセラミックを用いたセラミック型パ
ッケージに比較して耐湿性が劣るという不利がある。す
なわち、樹脂には水分を透過させ得る性質があるためパ
ッケージ外部の水分が樹脂体を通してパッケージ内部ま
で浸入し、これが半導体素子の表面に形成したアルミニ
ウムからなるポンディングパッドに付着してこのパッド
を腐食し、電気的な接続を不良又は不能にして半導体装
置の寿命を短縮し、かつ信頼性を低下させているのであ
る。
このため本願発明者等によって、この種の樹脂モールド
型パッケージにおいて、樹脂体内部に浸入した水分が半
導体素子表面に付着しないように、半導体素子の表面に
パッシベーション膜として、ナイトライド(SI3N4
)やPSG(リンシリケートガラス)のごとき無機物質
膜を形成することが考えられた。例えば第1図はその一
例であり、金属タブ1上に銀ペースト2等により接続さ
れたSi(シリコン)を主体とする半導体素子(ベレッ
ト)3の表面の酸化膜4の上にl(アルミニウム)から
なるポンディングパッド5を有する半導体装置において
、Au(金)ワイヤ8のボンディングされるポンディン
グパッド5の一部を露出し、その周辺及び酸化膜4を覆
うようにナイトライドやPSGによるパッシベーション
膜6を形成した上でエポキシ樹脂7等でモールドするも
のである。
このようなパッシベーション膜を設けることにより樹脂
体を通して浸入してきた水分は上記ナイトライド膜等に
より内部への浸入が防止され半導体素子3表面へ水分が
直接に付着するのを相当程度防止することができるので
ある。
ところが、このようにして半導体装置を構成しても、未
だ充分満足のゆく耐湿性が得られなかった。特に小型で
薄型のパッケージ製品であって半田ディツプ(浸漬)に
より配線基板へ実装するものの場合、半田デイツプ後の
耐湿度が大きく低下することが耐湿性試験の結果から明
らかとなった。
このような耐湿性低下の原因として、半田デイツプ後の
耐湿性試験でタブ吊りリードから浸入した水が第1図に
矢印I]で示すようにSiペレット側面より上昇してペ
レット上面周辺部表面に集中し、又、半田デイツプ時の
熱応力で熱的に弱い小型パッケージ製品ではベレットと
樹脂体との間に隙間が生じ、又、パッシベーション膜自
体にクラック等が発生してそこから水が内部に浸入し、
リンガラスやA[が反応して耐湿性レベルを低下させる
ことがわかった。
〔発明の目的〕
本発明の目的は半田デイツプ時の熱応力を緩和し、ベレ
ットと樹脂体との隙間及びベレットパッシベーションの
クラックを低減して、耐湿性レベルを向上させ、半田デ
イツプ基板実装方法を可能にした樹脂パッケージ半導体
製品の提供にある。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、半導体基板の一主面にAl1等よ
りなる配線が形成され、この配線の一部がポンディング
パッド部として露出され他部が絶縁膜で覆われ、上記ポ
ンディングパッド部と外部リードとがワイヤーにより接
続された状態で全体が樹脂モールド体で封止されてなる
半導体装置において、少なくとも上記絶縁膜のポンディ
ングパッド部を包囲する部分の表面及び側面をリンを含
む二酸化シリコン系ガラスもしくは窒化シリコンと、ポ
リイミド系樹脂との積層被膜で覆い、隙間や絶縁膜のク
ラックをなくし、耐湿性レベルを向上するものである。
〔実施例〕
第2図は本発明による小型樹脂封止形半導体装置の一実
施例を断面図で示すものである。
同図において、3はSiを主体とする集積回路が構成さ
れた半導体素子で銅、コバール等の金属にて形成したリ
ードフレームのタブ1上にAu−8i(金・シリコン)
共晶合金又はAg(銀)ペースト2を用いてダイボンデ
ィングされている。
この半導体素子の表面に形成された複数のポンディング
パッド5と前記リードフレームのリード9とがAuワイ
ヤ8でボンディングされた上で封止用エポキシ樹脂7に
よりこれらはモールド封止されている。
第3図は前記半導体素子3の表面部を詳細に示すための
要部拡大断面図である。同図において、素子3の表面上
にはベース・エミッタ等の拡散マスクに使用した酸化シ
リコン(Sin、)膜4が形成され、その表面部分はエ
ミッタ拡散時の酸化リンを含むガラス、いわゆるリンガ
ラス膜4aで覆われている。このS iO,膜4の上に
A4配線を所定のパターンにエツチングしてその一部に
ポンディングパッド5が形成されている。このように形
成した素子上面にはさらにリンを含む酸化シリコン系ガ
ラス(PSG)膜6が形成され、この上に最終用保護膜
(パッシベーション)としてポリイミド系樹脂(例えば
ポリイミドイソインドロキナゾリンジオン)の被膜が形
成されている。上記リンガラス膜4a及びPSG膜6は
5in2膜4中に含まれるNa  イオン等をリンの作
用で拘束し、Sin、膜内におけるNa+イオン等の遊
動に伴って生ずる半導体素子3の特性の不安定化を防止
する。
又、上記ポリイミド系樹脂9はスピン塗布等の手段によ
って形成することにより半導体素子表面の隙間を埋めて
表面を平坦化するとともにその外側を覆って封止するエ
ポキシ系樹脂封止体7との間の接着性を良好ならしめ、
外部よりの水分等の浸入を防止する。これらPSG膜6
とポリイミド系樹脂膜9は素子の上面部分に存在する酸
化シリコン膜40表面及び側面を完全に覆うように形成
されている。
〔効 果〕
本発明による半導体装置は以上の構成を有し、半導体素
子の表面及び側面をPSG膜で覆って素子の特性安定化
に寄与し、その上にポリイミド系樹脂膜を介して樹脂モ
ールドしであるため、この半導体装置を配線基板に対し
て半田ディツプにより実装する際に生じる熱ストレスを
緩和でき、PSG膜の表面にそって隙間を生じたり、P
SG膜等の絶縁膜自体におけるクラックの発生を緩和で
きる。したがって樹脂封止体内部よりの水分が半導体素
子表面及び側面へ第3図の矢印Hに示すように入ってき
た場合もPSGとポリイミド系樹脂とによって有効に阻
止することができる。
上記した本発明の実施例では半導体素子の表面を直接に
覆う下地パッシベーション膜としてPSGを使用したが
、このPSGに代えて他の無機性絶縁物、たとえばプラ
ズマ放電を利用して気相より生成するシリコン窒化物(
例えばS i sN4.ナイトライドと称する)を使用
することもできる。ナイトライドは高いち密性をもち機
械的強度、化学的安定性を有し、これとポリイミド系樹
脂と組合せることによってPSGを使用した場合と同様
又はそれ以上の効果を有する。
前記第2図及び第3図に示した半導体装置を製造する際
のプロセスの例を第4図乃至第8図を用いて説明する。
第4図はp型Si基板11の上に一部でn+型埋込層1
2を介してn型エピタキシャルSi層13を有する半導
体素子を縦断面図で示すものであり、本例ではバイポー
ラ型のトランジスタを構成している。ウェハ状態で半導
体素子の表面に形成した酸化膜(Sin、)14の一部
を窓開してそれぞれ別個の拡散工程により、p型アイソ
レージ冒ン部15、p+型ペース16.n+型コレクタ
17゜n 型エミッタ618を順次形成した後、エミッ
タ拡散の際のデポジット・リンガラス膜19で覆った状
態でコンタクトホトエッチを行い、その上にA4(アル
ミニウム)を蒸着し、パターニングエッチすることによ
り配線20及びその端子としてポンディングパッド21
を形成する。
このあと第5図(以下ポンディングパッド部分近傍を含
む部分図であられす)に示すようへ全面にCVD(気相
化学堆積法)によるリン酸化物を含むSin、系ガラス
、いわゆるPSG膜22をデポジションする。次いでP
SGのボンデインクパッド部分21をホトエッチ技術に
より窓開する。
このあとポリイミド系樹脂をスピン塗布法により基板全
表面を覆うように十分な厚さに形成し、ベーク処理して
第6図に示すようにポリイミド樹脂膜23を形成し、ポ
ンディングパッド部分のみを窓開する。このポンディン
グパッド部分の窓開は、前記PSG膜22とその上のポ
リイミド系樹脂膜23とを全面に重ね合せた状態で共通
のホトエッチマスクにより同時に行うようにしてもよい
然るのち、ウェハをスクライプ(又はダイシング)して
半導体素子を含むペレットに分割し、第7図(全体組立
図)で示すようにペレット基板11をリードフレームの
タブ24上に銀ペースト等を介してベレットボンディン
グした後、ポンディングパッド部21とリードフレーム
の外部リード群25との間をAuワイヤ26によるワイ
ヤボンディングを行う。第8図は第7図の点線の円Aで
囲む部分の拡大断面図である。
さいごに公知のトランスファモールド法を用いて上記構
体なエポキシ樹脂等によりモールド封止することにより
前記第2図で示した半導体装置を得ることができる。
〔他の実施例及びその効果〕
さらに本発明の他の実施例を第9図及び第10図を参照
し説明する。
第9図はボンラ′イングバッドの金属層を2層構造とし
た場合の例を示す。なお、同図で前記第8図と共通する
構成部分はそれと同一指示記号を使用している。
すなわち、最終バンシベーションのためのポリイミド系
樹脂23を形成しポンディングパッド部を窓開してA看
層を露出した後、その上に再度M等の金属を蒸着(又は
スパッタ)し、パターニングエッチしてポンディングパ
ッド部に2層目の金属膜27が周辺のポリイミド系樹脂
膜の上方に突出するように形成する。この状態でエポキ
シ樹脂(29)モールドすることにより、ポンディング
パッド部が肉厚に形成された分だけ腐食に対する寿命が
さらに増大し、かつ配線部分への水の浸入も阻止され、
半導体製品の信頼性の向上を図り得る。
第10図はポンディングパッドに対してワイヤボンディ
ング後にパッド部分のみに少量のポリイミド系樹脂等を
ボッティング(滴下)してA4表面部を含み、その周辺
のポリイミド系樹脂膜23に重なるように樹脂コーティ
ング28を形成1〜、この上でエポキシ樹脂等をモール
ドして封止した場合の例である。同図において前記第8
図と共通の構成部分はそれと同一の指示記号を使用して
いる。
このような構成にすればボッティングした樹脂コーティ
ング28によってポンディングパッド部が完全に覆われ
ろためにパッド表面及びその周辺への水分の浸入が一層
有効に阻止でき、半導体装置の寿命、耐湿信頼性を向上
できる。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ形半導体
装置について説明したが、それに限定されるものではな
く、たとえばMO8形素子を含む半導体装置についても
本発明を同様に適用できる。
本発明は少なくともポンディングパッド部を有し、ポリ
イミド系樹脂を最終保護膜に使用する樹脂封止形半導体
装置に適用することができるものであり、特に半田ディ
ツプにより外部リードな配線基板等に実装する小型・薄
型パッケージの半導体装置に適用して有効である。例え
ば、その半導体装置との外観構造としては、第11図に
示すようなミニスフウェアパッケージ(Mini−sq
uarePackage )構造あるいは第12図に示
すようなスモールアウトラインパッケージ(Sma 1
1−Ol−0utlinePacka構造が最も好まし
い例である。これらの半導体装置を半田ジャブ付は方式
で電子部品ボードに実装する場合を第11図に示す半導
体装置を例に以下に簡単に述べておく。
第13図に示すように半導体装置100を接着剤101
によって電子部品ボード102に仮固定しておき、そし
て半田103が流動している半田浴槽104内に通す。
この結果、所望の電子装置が得られる。なお、】05は
電子部品ボードに印刷または選択エツチングによって形
成された配線層である。
【図面の簡単な説明】
第1図は本発明者により提案された本発明の前提となる
半導体装置の素子表面部の拡大断面図である。 第2図は本発明の一実施例による半導体装置の全体断面
図である。 第3図は第2図に示した半導体装置の素子表面部の拡大
断面図である。 第4図乃至第8図は第2図に示1(た半導体装置の製造
プロセスの要部を示す工程断面図であって、このうち、
第4図は配線の完成した一つの半導体素子の構造を示す
断面図、第5図、第6図は工程の一部における拡大断面
図、第7図はボンディングの形態を示す正面図、第8図
は第7図における一部拡大断面図である。 第9図及び第10図は夫々異なる本発明の他の実施例の
拡大断面図である。 第11図及び第12図は本発明が適用される半導体装置
の外観構造をそれぞれ示す斜視図である。 第13図は半導体装置の実装方法を示す断面図である。 1・・・金属タブ、2・・・銀ペースト、3・・・半導
体素子(ペレット)、4・・・酸化Si膜、5・・・ボ
ンディングパッド、6・・・パッシベーション1li5
’4 (P S G膜)、7・・・エポキシ樹脂封止体
、8・・・ワイヤ、9・・・ポリイミド系樹脂膜、11
・・・p型Si基板、12・・・n″−型埋込層、13
・・・n型エピタキシャルSi層、14・・・酸化膜、
15・・・p型アイソレーション部、16・・・p’ 
fU’2ヘース、17・・・n + QMコレクタ、1
8・・・n″−型エミッタ、]9・・・リンガラス膜、
20・・・配線、21・・・ポンディングパッド、22
・・・PSG膜、23・・・ポリイミド系樹脂膜、24
・・・タブ、25・・・リード、26・・・金ワイヤ、
27・・・金属膜、28・・・樹脂コーティング、半導
体装置・・・100、接着剤・・・101、電子部品ボ
ード・・・102、半田・・・103、半田槽・・・1
04.配線層・・・105゜代理人 弁理士 高 橋 
明 夫 ジ1.1− 1 、ノ ^h 第  1  図 第  2 図 /   2 第1A図 第13図 高崎市西横手町111番地株式会 社日立製作所高崎工場内 0発 明 者 近藤静雄 高崎市西横手町111番地株式会 社日立製作所高崎工場内 0発 明 者 高田啓祐 小平市上水本町1479番地日立マ イクロコンピュータエンジニア リング株式会社内 0出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町1479番地

Claims (1)

    【特許請求の範囲】
  1. 1、半導体基板の一主面に金属よりなる配線が形成され
    、この配線の一部がポンディングパッド部として表われ
    、他部が絶縁膜で覆われ、上記ポンディングパッド部と
    外部リードとが接続された状態で全体が樹脂封止体によ
    り封止されてなる半導体装置であって、少な(とも上記
    絶縁膜のポンディングパッド部を包囲する部分の表面及
    び側面がリンを含む二酸化シリコン系ガラスもしくは窒
    化シリコンからなる無機性絶縁膜と、この無機性絶縁膜
    上のポリイミド系樹脂からなる有機性絶縁膜とにより覆
    われていることを特徴とする半導体装置。
JP58044419A 1983-03-18 1983-03-18 半導体装置 Granted JPS59172258A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58044419A JPS59172258A (ja) 1983-03-18 1983-03-18 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58044419A JPS59172258A (ja) 1983-03-18 1983-03-18 半導体装置

Publications (2)

Publication Number Publication Date
JPS59172258A true JPS59172258A (ja) 1984-09-28
JPH0343785B2 JPH0343785B2 (ja) 1991-07-03

Family

ID=12690968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58044419A Granted JPS59172258A (ja) 1983-03-18 1983-03-18 半導体装置

Country Status (1)

Country Link
JP (1) JPS59172258A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027549A (ja) * 1988-02-24 1990-01-11 Motorola Inc 接着増進剤を有するプラスチック封止用半導体ダイ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56150830A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56150830A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027549A (ja) * 1988-02-24 1990-01-11 Motorola Inc 接着増進剤を有するプラスチック封止用半導体ダイ

Also Published As

Publication number Publication date
JPH0343785B2 (ja) 1991-07-03

Similar Documents

Publication Publication Date Title
US4733289A (en) Resin-molded semiconductor device using polyimide and nitride films for the passivation film
US4486945A (en) Method of manufacturing semiconductor device with plated bump
JPS6221266B2 (ja)
KR870000350B1 (ko) 다측 배선(多重配線)구조를 가진 전자장치(電子裝置)
JP3402086B2 (ja) 半導体装置およびその製造方法
JPH06268107A (ja) 半導体デバイスパッケージ
KR100412133B1 (ko) 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법
EP0157590B1 (en) Packaged electronic device
JPS59172258A (ja) 半導体装置
US4974052A (en) Plastic packaged semiconductor device
KR100253397B1 (ko) 칩단위 패키지 및 그의 제조방법
JP2892055B2 (ja) 樹脂封止型半導体素子
KR0134647B1 (ko) 멀티 칩 패키지 및 그 제조방법
JPH05326618A (ja) 半導体装置
JPS5974651A (ja) 半導体装置
JPS6244690B2 (ja)
JPS62293726A (ja) 半導体装置
JPS6224650A (ja) 半導体装置
JPS635250Y2 (ja)
JPS6340333A (ja) 半導体装置
JPS5852331B2 (ja) 半導体装置およびその製法
JPS59119862A (ja) 半導体装置
JPH04283950A (ja) 樹脂封止型半導体装置
JPH04360562A (ja) 半導体装置
JPH0521653A (ja) 樹脂封止型半導体装置