JPH11265939A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置におけるチップクラックの発生を
防止してその信頼性を向上させる。 【解決手段】 半導体チップ１のメモリ集積回路が形成
されている回路形成面１ａ上に延在する複数のインナリ
ード２ｂと、半導体チップ１と複数のインナリード２ｂ
とを封止して形成されたパッケージ本体３と、インナリ
ード２ｂと繋がりかつパッケージ本体３から突出する複
数のアウタリード２ｃと、インナリード２ｂの内側端部
に接着されかつ半導体チップ１が取り付けられる絶縁性
テープ４と、半導体チップ１のボンディングパッド１ｅ
とインナリード２ｂとを電気的に接続するワイヤ５とか
らなり、半導体チップ１の回路形成面１ａに形成された
保護膜１ｂの冗長回路のヒューズ領域１ｄ用の開口部１
ｃが絶縁性テープ４によって覆われている。
防止してその信頼性を向上させる。 【解決手段】 半導体チップ１のメモリ集積回路が形成
されている回路形成面１ａ上に延在する複数のインナリ
ード２ｂと、半導体チップ１と複数のインナリード２ｂ
とを封止して形成されたパッケージ本体３と、インナリ
ード２ｂと繋がりかつパッケージ本体３から突出する複
数のアウタリード２ｃと、インナリード２ｂの内側端部
に接着されかつ半導体チップ１が取り付けられる絶縁性
テープ４と、半導体チップ１のボンディングパッド１ｅ
とインナリード２ｂとを電気的に接続するワイヤ５とか
らなり、半導体チップ１の回路形成面１ａに形成された
保護膜１ｂの冗長回路のヒューズ領域１ｄ用の開口部１
ｃが絶縁性テープ４によって覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、パッケージ本体内に封止された半導体チッ
プの回路形成面側にインナリードを配置するようにした
構造の半導体装置およびその製造方法に関する。
関し、特に、パッケージ本体内に封止された半導体チッ
プの回路形成面側にインナリードを配置するようにした
構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】表面実装形の半導体装置の１つにＬＯＣ(L
ead On Chip)構造の半導体装置（以降、パッケージと呼
ぶ）がある。このパッケージは、半導体チップの主面つ
まり回路形成面側に絶縁性テープを介してインナリード
を配置し、インナリードと半導体チップのボンディング
パッド（電極）とをＡｕワイヤによって電気的に接続す
る構造になっている。
ead On Chip)構造の半導体装置（以降、パッケージと呼
ぶ）がある。このパッケージは、半導体チップの主面つ
まり回路形成面側に絶縁性テープを介してインナリード
を配置し、インナリードと半導体チップのボンディング
パッド（電極）とをＡｕワイヤによって電気的に接続す
る構造になっている。
【０００４】ここで、パッケージが、メモリなどのよう
な高集積化された半導体集積回路が形成された半導体チ
ップを有する場合、半導体ウェハの製造歩留りを向上さ
せるために、欠陥回路を救済することが考えられてい
る。
な高集積化された半導体集積回路が形成された半導体チ
ップを有する場合、半導体ウェハの製造歩留りを向上さ
せるために、欠陥回路を救済することが考えられてい
る。
【０００５】このような欠陥回路の救済方法として、予
め、半導体ウェハに冗長回路を形成しておき、この冗長
回路と欠陥回路とをヒューズなどからなる切り換え部
（以降、ヒューズ領域と呼ぶ）にレーザを照射して切り
換えることにより、欠陥回路を実質的に救済する方法が
開発されている。
め、半導体ウェハに冗長回路を形成しておき、この冗長
回路と欠陥回路とをヒューズなどからなる切り換え部
（以降、ヒューズ領域と呼ぶ）にレーザを照射して切り
換えることにより、欠陥回路を実質的に救済する方法が
開発されている。
【０００６】その際、半導体チップの回路形成面はパッ
シベーション膜と呼ばれる保護膜によって被覆されてい
るが、冗長回路のヒューズ領域は、レーザからのレーザ
光の位置決め精度を良好に維持する必要がある。
シベーション膜と呼ばれる保護膜によって被覆されてい
るが、冗長回路のヒューズ領域は、レーザからのレーザ
光の位置決め精度を良好に維持する必要がある。
【０００７】したがって、ヒューズ領域に対しては、こ
の領域の上方に開口部を設けて保護膜による被覆は行わ
ずにこのヒューズ領域を露出させている。
の領域の上方に開口部を設けて保護膜による被覆は行わ
ずにこのヒューズ領域を露出させている。
【０００８】さらに、ＬＯＣでは、インナリードの設計
を行う際に、ヒューズ領域用の開口部の位置については
特に意識することなく設計を行っている。
を行う際に、ヒューズ領域用の開口部の位置については
特に意識することなく設計を行っている。
【０００９】なお、半導体チップの回路形成面側の主面
に複数のインナリードが絶縁シートを介して配置された
構造のＬＯＣについては、例えば、特開昭６１−２１８
１３９号公報に記載されている。
に複数のインナリードが絶縁シートを介して配置された
構造のＬＯＣについては、例えば、特開昭６１−２１８
１３９号公報に記載されている。
【００１０】
【発明が解決しようとする課題】ところが、前記した技
術において、インナリードの設計は、保護膜におけるヒ
ューズ領域の開口部の位置と無関係に行われるため、結
果的に、保護膜の前記開口部上にインナリードが配置さ
れる場合がある。
術において、インナリードの設計は、保護膜におけるヒ
ューズ領域の開口部の位置と無関係に行われるため、結
果的に、保護膜の前記開口部上にインナリードが配置さ
れる場合がある。
【００１１】このような構造において、樹脂封止を行う
と封止用樹脂に含まれているレジンフィラーがヒューズ
領域の開口部に入り込み、インナリードと半導体チップ
との間に挟まった状態になることがある。
と封止用樹脂に含まれているレジンフィラーがヒューズ
領域の開口部に入り込み、インナリードと半導体チップ
との間に挟まった状態になることがある。
【００１２】なお、レジンフィラーの大きさは、例え
ば、直径0.１ｍｍもしくはそれ以下であるため、インナ
リードと半導体チップとの距離が0.１ｍｍもしくはそれ
以下となった際にレジンフィラーが挟まることがある。
ば、直径0.１ｍｍもしくはそれ以下であるため、インナ
リードと半導体チップとの距離が0.１ｍｍもしくはそれ
以下となった際にレジンフィラーが挟まることがある。
【００１３】したがって、レジンフィラーがインナリー
ドと半導体チップとの間に挟まると、樹脂封止後に封止
用樹脂が冷えて収縮した際などに、挟まったレジンフィ
ラーによって半導体チップには圧力が掛かる。
ドと半導体チップとの間に挟まると、樹脂封止後に封止
用樹脂が冷えて収縮した際などに、挟まったレジンフィ
ラーによって半導体チップには圧力が掛かる。
【００１４】その際、この開口部には保護膜がないた
め、レジンフィラーからの圧力がチップクラックに至る
ことが問題とされる。
め、レジンフィラーからの圧力がチップクラックに至る
ことが問題とされる。
【００１５】本発明の目的は、チップクラックの発生を
防止して信頼性を向上させる半導体装置およびその製造
方法を提供することにある。
防止して信頼性を向上させる半導体装置およびその製造
方法を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】すなわち、本発明の半導体装置は、パッケ
ージ本体内に封止された半導体チップの回路形成面側に
複数のインナリードが配置され、前記回路形成面に欠陥
回路を救済するための冗長回路が形成された半導体装置
であり、前記回路形成面に形成された保護膜の前記冗長
回路の切り換え部用の開口部が絶縁膜によって覆われて
いるものである。
ージ本体内に封止された半導体チップの回路形成面側に
複数のインナリードが配置され、前記回路形成面に欠陥
回路を救済するための冗長回路が形成された半導体装置
であり、前記回路形成面に形成された保護膜の前記冗長
回路の切り換え部用の開口部が絶縁膜によって覆われて
いるものである。
【００１９】これにより、切り換え部であるヒューズ領
域上にインナリードが配置されてこのインナリードと半
導体チップとの間にレジンフィラーが挟まった際にも、
ヒューズ領域の開口部を覆う絶縁膜によってレジンフィ
ラーから半導体チップに圧力が掛かることを防げる。
域上にインナリードが配置されてこのインナリードと半
導体チップとの間にレジンフィラーが挟まった際にも、
ヒューズ領域の開口部を覆う絶縁膜によってレジンフィ
ラーから半導体チップに圧力が掛かることを防げる。
【００２０】その結果、レジンフィラーからの圧力によ
るチップクラックの発生を防止できる。
るチップクラックの発生を防止できる。
【００２１】したがって、半導体チップとこれを用いた
半導体装置との信頼性を向上させることができる。
半導体装置との信頼性を向上させることができる。
【００２２】さらに、本発明の半導体装置は、パッケー
ジ本体内に封止された半導体チップの回路形成面側に複
数のインナリードが配置され、前記回路形成面に欠陥回
路を救済するための冗長回路が形成された半導体装置で
あり、前記回路形成面に形成された保護膜の前記冗長回
路の切り換え部用の開口部が絶縁膜である絶縁性テープ
によって覆われているものである。
ジ本体内に封止された半導体チップの回路形成面側に複
数のインナリードが配置され、前記回路形成面に欠陥回
路を救済するための冗長回路が形成された半導体装置で
あり、前記回路形成面に形成された保護膜の前記冗長回
路の切り換え部用の開口部が絶縁膜である絶縁性テープ
によって覆われているものである。
【００２３】また、本発明の半導体装置の製造方法は、
複数のインナリードを含むリードとそれぞれのインナリ
ードに連なった複数のアウタリードとを有するリードフ
レームを準備する工程と、半導体集積回路が形成されか
つ回路形成面に欠陥回路を救済するための冗長回路が形
成されるとともに前記回路形成面に形成された保護膜の
前記冗長回路の切り換え部用の開口部が設けられた半導
体チップを準備する工程と、前記インナリードと前記回
路形成面とを対向させて前記リードに固定された絶縁性
テープにより前記開口部を覆うとともに、前記絶縁性テ
ープを介して前記リードと前記半導体チップとを接続す
る工程と、前記半導体チップの回路形成面に設けられた
電極と前記インナリードとを電気的に接続する工程と、
前記半導体チップを樹脂封止してパッケージ本体を成形
する工程と、前記パッケージ本体から突出する前記アウ
タリードを前記リードフレームから分離する工程とを有
するものである。
複数のインナリードを含むリードとそれぞれのインナリ
ードに連なった複数のアウタリードとを有するリードフ
レームを準備する工程と、半導体集積回路が形成されか
つ回路形成面に欠陥回路を救済するための冗長回路が形
成されるとともに前記回路形成面に形成された保護膜の
前記冗長回路の切り換え部用の開口部が設けられた半導
体チップを準備する工程と、前記インナリードと前記回
路形成面とを対向させて前記リードに固定された絶縁性
テープにより前記開口部を覆うとともに、前記絶縁性テ
ープを介して前記リードと前記半導体チップとを接続す
る工程と、前記半導体チップの回路形成面に設けられた
電極と前記インナリードとを電気的に接続する工程と、
前記半導体チップを樹脂封止してパッケージ本体を成形
する工程と、前記パッケージ本体から突出する前記アウ
タリードを前記リードフレームから分離する工程とを有
するものである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２５】（実施の形態１）図１は本発明の実施の形
態１の半導体装置のパッケージ本体を透過してその内部
構造の一例を示す平面図、図２は図１におけるＡ−Ａ線
に沿う断面図、図３は図１に示す半導体装置に用いられ
るリードフレームの構造の一例を示す拡大部分平面図、
図４は図１に示す半導体装置に用いられる半導体チップ
の構造の一例を示す拡大平面図、図５（ａ),（ｂ）は図
１に示す半導体装置のインナリードとヒューズ領域との
位置関係の一例を示す拡大部分平面図、図６は図１に示
す半導体装置の製造工程においてリードフレームと半導
体チップとを固定した状態の一例を示す拡大部分平面
図、図７は図１に示す半導体装置の製造手順の一例を示
す手順説明図である。
態１の半導体装置のパッケージ本体を透過してその内部
構造の一例を示す平面図、図２は図１におけるＡ−Ａ線
に沿う断面図、図３は図１に示す半導体装置に用いられ
るリードフレームの構造の一例を示す拡大部分平面図、
図４は図１に示す半導体装置に用いられる半導体チップ
の構造の一例を示す拡大平面図、図５（ａ),（ｂ）は図
１に示す半導体装置のインナリードとヒューズ領域との
位置関係の一例を示す拡大部分平面図、図６は図１に示
す半導体装置の製造工程においてリードフレームと半導
体チップとを固定した状態の一例を示す拡大部分平面
図、図７は図１に示す半導体装置の製造手順の一例を示
す手順説明図である。
【００２６】本実施の形態１の半導体装置は、表面実装
形ＬＳＩ（Large Scale Integration)パッケージの一種
であり、パッケージ本体３内に封止された半導体チップ
１の主面である回路形成面１ａ側に複数のインナリード
２ｂが配置され、かつ回路形成面１ａに欠陥回路を救済
するための冗長回路（図示せず）が形成されたＬＯＣ構
造のものである。
形ＬＳＩ（Large Scale Integration)パッケージの一種
であり、パッケージ本体３内に封止された半導体チップ
１の主面である回路形成面１ａ側に複数のインナリード
２ｂが配置され、かつ回路形成面１ａに欠陥回路を救済
するための冗長回路（図示せず）が形成されたＬＯＣ構
造のものである。
【００２７】すなわち、前記半導体装置は、ＬＯＣ・Ｉ
Ｃ（Integrated Circuit）として構成されているもので
ある。
Ｃ（Integrated Circuit）として構成されているもので
ある。
【００２８】なお、本実施の形態１において説明する前
記ＬＯＣは、メモリＬＳＩが形成された単結晶シリコン
の半導体チップ１を有したＤＲＡＭ（Dynamic Random A
ccess Memory) であり、その構造の特徴部分は、半導体
チップ１の回路形成面１ａに形成された保護膜１ｂ（パ
ッシベーション膜ともいう）の前記冗長回路の切り換え
部用の全ての開口部１ｃが絶縁膜である絶縁性テープ４
によって覆われていることである。
記ＬＯＣは、メモリＬＳＩが形成された単結晶シリコン
の半導体チップ１を有したＤＲＡＭ（Dynamic Random A
ccess Memory) であり、その構造の特徴部分は、半導体
チップ１の回路形成面１ａに形成された保護膜１ｂ（パ
ッシベーション膜ともいう）の前記冗長回路の切り換え
部用の全ての開口部１ｃが絶縁膜である絶縁性テープ４
によって覆われていることである。
【００２９】ここで、前記切り換え部は、図示しないヒ
ューズが設けられたヒューズ領域１ｄである。
ューズが設けられたヒューズ領域１ｄである。
【００３０】図１、図２に示す前記ＬＯＣは、図３に示
すリードフレーム２と図４に示す半導体チップ１を用い
て製造したものであり、このＬＯＣにおいて、半導体チ
ップ１は、リード２ａの一部であるインナリード２ｂと
ともにトランスファーモールド法などにより成形された
エポキシ樹脂からなるパッケージ本体３内に埋設されて
封止され、さらに、リード２ａのパッケージ本体３から
突出するアウタリード２ｃが上方に折り曲げられてい
る。
すリードフレーム２と図４に示す半導体チップ１を用い
て製造したものであり、このＬＯＣにおいて、半導体チ
ップ１は、リード２ａの一部であるインナリード２ｂと
ともにトランスファーモールド法などにより成形された
エポキシ樹脂からなるパッケージ本体３内に埋設されて
封止され、さらに、リード２ａのパッケージ本体３から
突出するアウタリード２ｃが上方に折り曲げられてい
る。
【００３１】また、リード２ａのインナリード２ｂは、
半導体チップ１のメモリ集積回路が形成されている主面
すなわち回路形成面１ａ上に延在し、このインナリード
２ｂの内側端部に接着されたポリイミド樹脂などからな
る絶縁性テープ４を介して半導体チップ１が取り付けら
れている。
半導体チップ１のメモリ集積回路が形成されている主面
すなわち回路形成面１ａ上に延在し、このインナリード
２ｂの内側端部に接着されたポリイミド樹脂などからな
る絶縁性テープ４を介して半導体チップ１が取り付けら
れている。
【００３２】さらに、インナリード２ｂは長方形形状に
形成されている半導体チップ１の長辺に直交するように
して配置され、半導体チップ１の長辺に沿ってほぼ所定
間隔で複数本配設されている。
形成されている半導体チップ１の長辺に直交するように
して配置され、半導体チップ１の長辺に沿ってほぼ所定
間隔で複数本配設されている。
【００３３】また、半導体チップ１とインナリード２ｂ
との電気的接続は、半導体チップ１の接続端子であるボ
ンディングパッド１ｅ（電極）と、これに対応するイン
ナリード２ｂの端部とを金線などのワイヤ５によって接
続することにより行われる。
との電気的接続は、半導体チップ１の接続端子であるボ
ンディングパッド１ｅ（電極）と、これに対応するイン
ナリード２ｂの端部とを金線などのワイヤ５によって接
続することにより行われる。
【００３４】なお、半導体チップ１のメモリ集積回路が
形成されている主面である回路形成面１ａには、欠陥回
路を救済するための冗長回路（図示せず）が形成されて
おり、この冗長回路はヒューズからなる切り換え部であ
るヒューズ領域１ｄを備えている。これにより、半導体
ウェハの段階でヒューズ領域１ｄの所定箇所にレーザを
照射してヒューズを切断することにより、欠陥回路と冗
長回路とが切り換えられ、この切り換えによって、欠陥
回路が実質的に救済される。
形成されている主面である回路形成面１ａには、欠陥回
路を救済するための冗長回路（図示せず）が形成されて
おり、この冗長回路はヒューズからなる切り換え部であ
るヒューズ領域１ｄを備えている。これにより、半導体
ウェハの段階でヒューズ領域１ｄの所定箇所にレーザを
照射してヒューズを切断することにより、欠陥回路と冗
長回路とが切り換えられ、この切り換えによって、欠陥
回路が実質的に救済される。
【００３５】さらに、半導体チップ１のメモリ集積回路
が形成されている回路形成面１ａは、保護膜１ｂによっ
て被覆されている。しかし、冗長回路のヒューズ領域１
ｄはレーザ光の位置決め精度を良好に維持するために、
その一部が保護膜１ｂによって被覆されずに開口して露
出している。
が形成されている回路形成面１ａは、保護膜１ｂによっ
て被覆されている。しかし、冗長回路のヒューズ領域１
ｄはレーザ光の位置決め精度を良好に維持するために、
その一部が保護膜１ｂによって被覆されずに開口して露
出している。
【００３６】つまり、保護膜１ｂに冗長回路のヒューズ
領域１ｄ用の開口部１ｃを有している。
領域１ｄ用の開口部１ｃを有している。
【００３７】なお、本実施の形態１で用いられる半導体
チップ１（図４参照）の回路形成面１ａには、ヒューズ
領域１ｄの他に複数のボンディングパッド１ｅが一列に
設けられている。その際、ボンディングパッド１ｅは長
方形の半導体チップ１の対向する長辺間の中央付近に長
辺に沿ってほぼ平行に一列に配置されている。さらに、
本実施の形態１の半導体チップ１の回路形成面１ａに
は、４つのメモリセル領域１ｆが設けられている。
チップ１（図４参照）の回路形成面１ａには、ヒューズ
領域１ｄの他に複数のボンディングパッド１ｅが一列に
設けられている。その際、ボンディングパッド１ｅは長
方形の半導体チップ１の対向する長辺間の中央付近に長
辺に沿ってほぼ平行に一列に配置されている。さらに、
本実施の形態１の半導体チップ１の回路形成面１ａに
は、４つのメモリセル領域１ｆが設けられている。
【００３８】また、本実施の形態１のＬＯＣでは、冗長
回路のヒューズ領域１ｄ用の全ての開口部１ｃが絶縁性
テープ４によってそのほぼ全体が覆われており、かつ前
記冗長回路のヒューズ領域１ｄにおいては、インナリー
ド２ｂの延在方向と同じ方向に延在して設けられたヒュ
ーズ領域１ｄと、インナリード２ｂの延在方向と交わる
方向に延在して設けられたヒューズ領域１ｄとがある。
回路のヒューズ領域１ｄ用の全ての開口部１ｃが絶縁性
テープ４によってそのほぼ全体が覆われており、かつ前
記冗長回路のヒューズ領域１ｄにおいては、インナリー
ド２ｂの延在方向と同じ方向に延在して設けられたヒュ
ーズ領域１ｄと、インナリード２ｂの延在方向と交わる
方向に延在して設けられたヒューズ領域１ｄとがある。
【００３９】これらヒューズ領域１ｄのうち、特に多ピ
ンのＬＯＣにおいては、インナリード２ｂのアウタリー
ド２ｃ寄りの箇所の形状を考慮すると、インナリード２
ｂの延在方向と同じ方向に延在して設けられたヒューズ
領域１ｄの方が、インナリード２ｂの延在方向と交わる
方向に延在して設けられたヒューズ領域１ｄよりも、そ
の上方をインナリード２ｂが横切る可能性が高い。
ンのＬＯＣにおいては、インナリード２ｂのアウタリー
ド２ｃ寄りの箇所の形状を考慮すると、インナリード２
ｂの延在方向と同じ方向に延在して設けられたヒューズ
領域１ｄの方が、インナリード２ｂの延在方向と交わる
方向に延在して設けられたヒューズ領域１ｄよりも、そ
の上方をインナリード２ｂが横切る可能性が高い。
【００４０】したがって、インナリード２ｂの延在方向
と同じ方向に延在して設けられたヒューズ領域１ｄの開
口部１ｃ上を絶縁性テープ４によって覆うことは、非常
に効果的である。
と同じ方向に延在して設けられたヒューズ領域１ｄの開
口部１ｃ上を絶縁性テープ４によって覆うことは、非常
に効果的である。
【００４１】また、本実施の形態１のＬＯＣには、イン
ナリード２ｂなどのリード２ａが半導体チップ１の回路
形成面１ａ上においてヒューズ領域１ｄを避けた位置に
配置されているもの（図５（ａ）参照）と、ヒューズ領
域１ｄを覆う絶縁性テープ４上に延在して設けられてい
るもの（図５（ｂ）参照）とが混在して設けられてい
る。
ナリード２ｂなどのリード２ａが半導体チップ１の回路
形成面１ａ上においてヒューズ領域１ｄを避けた位置に
配置されているもの（図５（ａ）参照）と、ヒューズ領
域１ｄを覆う絶縁性テープ４上に延在して設けられてい
るもの（図５（ｂ）参照）とが混在して設けられてい
る。
【００４２】ここで、前記ＬＯＣが有する半導体チップ
１の回路形成面１ａに形成される保護膜１ｂは、例え
ば、ポリイミド系の絶縁膜である。
１の回路形成面１ａに形成される保護膜１ｂは、例え
ば、ポリイミド系の絶縁膜である。
【００４３】また、図３に示すリードフレーム２は、Ｃ
ｕあるいはＦｅ系合金などによって形成され、図３に示
すフレーム領域がＬＯＣ１個分の領域であるとともに、
このフレーム領域が複数個連なった多連のものである。
ｕあるいはＦｅ系合金などによって形成され、図３に示
すフレーム領域がＬＯＣ１個分の領域であるとともに、
このフレーム領域が複数個連なった多連のものである。
【００４４】なお、半導体チップ１は、絶縁性テープ４
を介してリードフレーム２に固定される。
を介してリードフレーム２に固定される。
【００４５】また、本実施の形態１のＬＯＣでは、絶縁
性テープ４を介して半導体チップ１をリードフレーム２
に固定した際に、半導体チップ１の回路形成面１ａに形
成された保護膜１ｂのヒューズ領域１ｄを露出させる開
口部１ｃをこの絶縁性テープ４によって覆うものであ
る。
性テープ４を介して半導体チップ１をリードフレーム２
に固定した際に、半導体チップ１の回路形成面１ａに形
成された保護膜１ｂのヒューズ領域１ｄを露出させる開
口部１ｃをこの絶縁性テープ４によって覆うものであ
る。
【００４６】したがって、本実施の形態１で用いるリー
ドフレーム２は、図３に示すように、半導体チップ１
（図４参照）を固定した際に保護膜１ｂの開口部１ｃを
この絶縁性テープ４が覆うような位置に、予め絶縁性テ
ープ４が貼付されたものである。
ドフレーム２は、図３に示すように、半導体チップ１
（図４参照）を固定した際に保護膜１ｂの開口部１ｃを
この絶縁性テープ４が覆うような位置に、予め絶縁性テ
ープ４が貼付されたものである。
【００４７】次に、本実施の形態１による半導体装置
（ＬＯＣ）の製造方法について説明する。
（ＬＯＣ）の製造方法について説明する。
【００４８】まず、複数のインナリード２ｂを含むリー
ド２ａとそれぞれのインナリード２ｂに連なった複数の
アウタリード２ｃとを有し、図４に示す半導体チップ１
のヒューズ領域１ｄの位置に基づいて、半導体チップ１
をリードフレーム２に固定した際に保護膜１ｂのヒュー
ズ領域１ｄ用の全ての開口部１ｃを絶縁性テープ４が覆
うような位置に、絶縁性テープ４を予め貼付した図３に
示すリードフレーム２を準備する。
ド２ａとそれぞれのインナリード２ｂに連なった複数の
アウタリード２ｃとを有し、図４に示す半導体チップ１
のヒューズ領域１ｄの位置に基づいて、半導体チップ１
をリードフレーム２に固定した際に保護膜１ｂのヒュー
ズ領域１ｄ用の全ての開口部１ｃを絶縁性テープ４が覆
うような位置に、絶縁性テープ４を予め貼付した図３に
示すリードフレーム２を準備する。
【００４９】一方、半導体集積回路であるメモリ集積回
路が形成され、かつ回路形成面１ａに欠陥回路を救済す
るための冗長回路が形成されるとともに回路形成面１ａ
に形成された保護膜１ｂの前記冗長回路のヒューズ領域
１ｄ（切り換え部）用の開口部１ｃが設けられた半導体
チップ１を準備する。
路が形成され、かつ回路形成面１ａに欠陥回路を救済す
るための冗長回路が形成されるとともに回路形成面１ａ
に形成された保護膜１ｂの前記冗長回路のヒューズ領域
１ｄ（切り換え部）用の開口部１ｃが設けられた半導体
チップ１を準備する。
【００５０】この半導体チップ１を準備する際には、ま
ず、ヒューズ領域１ｄなどが形成された回路形成面１ａ
上にSiO2膜などの無機性の保護膜１ｂの形成をＣＶＤ
（Chemical Vapor Deposition)法などによって行う（図
７に示すステップＳ１）。
ず、ヒューズ領域１ｄなどが形成された回路形成面１ａ
上にSiO2膜などの無機性の保護膜１ｂの形成をＣＶＤ
（Chemical Vapor Deposition)法などによって行う（図
７に示すステップＳ１）。
【００５１】続いて、エッチングなどによってヒューズ
領域１ｄ上の前記無機性の保護膜１ｂを削り取り、ヒュ
ーズ領域１ｄを開口させる開口部形成を行う（ステップ
Ｓ２）。
領域１ｄ上の前記無機性の保護膜１ｂを削り取り、ヒュ
ーズ領域１ｄを開口させる開口部形成を行う（ステップ
Ｓ２）。
【００５２】さらに、ヒューズ領域１ｄと前記無機性の
保護膜１ｂとの上層に有機性の保護膜１ｂ（例えば、ポ
リイミドコート膜）の形成をスピン塗布法などによって
行う（ステップＳ３）。
保護膜１ｂとの上層に有機性の保護膜１ｂ（例えば、ポ
リイミドコート膜）の形成をスピン塗布法などによって
行う（ステップＳ３）。
【００５３】その後、再び、エッチングなどによってヒ
ューズ領域１ｄ上に形成した前記有機性の保護膜１ｂを
削り取り、再度、ヒューズ領域１ｄを開口させるととも
にボンディングパッド１ｅを開口させる開口部形成を行
う（ステップＳ４）。
ューズ領域１ｄ上に形成した前記有機性の保護膜１ｂを
削り取り、再度、ヒューズ領域１ｄを開口させるととも
にボンディングパッド１ｅを開口させる開口部形成を行
う（ステップＳ４）。
【００５４】続いて、ボンディングパッド１ｅにプロー
ブテスタ（図示せず）などを押し当てて半導体チップ１
のプローブテストを行う（ステップＳ５）。
ブテスタ（図示せず）などを押し当てて半導体チップ１
のプローブテストを行う（ステップＳ５）。
【００５５】その後、前記プローブテストにより不良と
なった半導体チップ１のヒューズ領域１ｄにおける所望
のヒューズに、所定のレーザを照射して前記ヒューズを
切断する。
なった半導体チップ１のヒューズ領域１ｄにおける所望
のヒューズに、所定のレーザを照射して前記ヒューズを
切断する。
【００５６】すなわち、切り換え部であるヒューズ領域
１ｄの所定のヒューズをレーザによって切断して、欠陥
回路から冗長回路に切り換えることにより、前記欠陥回
路を救済する（ステップＳ６）。
１ｄの所定のヒューズをレーザによって切断して、欠陥
回路から冗長回路に切り換えることにより、前記欠陥回
路を救済する（ステップＳ６）。
【００５７】これにより、良品の半導体チップ１を取得
できる。
できる。
【００５８】その後、図３に示すリードフレーム２のイ
ンナリード２ｂと半導体チップ１の回路形成面１ａとを
対向させて両者を配置し、インナリード２ｂに固定され
た絶縁性テープ４により半導体チップ１上の保護膜１ｂ
のヒューズ領域１ｄ用の全ての開口部１ｃを覆いなが
ら、インナリード２ｂに固定された絶縁性テープ４を介
してインナリード２ｂと半導体チップ１とを接続する。
ンナリード２ｂと半導体チップ１の回路形成面１ａとを
対向させて両者を配置し、インナリード２ｂに固定され
た絶縁性テープ４により半導体チップ１上の保護膜１ｂ
のヒューズ領域１ｄ用の全ての開口部１ｃを覆いなが
ら、インナリード２ｂに固定された絶縁性テープ４を介
してインナリード２ｂと半導体チップ１とを接続する。
【００５９】つまり、図６に示すように、絶縁性テープ
４により半導体チップ１上の保護膜１ｂのヒューズ領域
１ｄ用の開口部１ｃを覆いながら（図２参照）、リード
フレーム２に貼付された絶縁性テープ４を介してリード
フレーム２に半導体チップ１を固定する（ステップＳ
７）。
４により半導体チップ１上の保護膜１ｂのヒューズ領域
１ｄ用の開口部１ｃを覆いながら（図２参照）、リード
フレーム２に貼付された絶縁性テープ４を介してリード
フレーム２に半導体チップ１を固定する（ステップＳ
７）。
【００６０】その後、半導体チップ１の回路形成面１ａ
に設けられた電極であるボンディングパッド１ｅとこれ
に対応するインナリード２ｂとを金線などのワイヤ５を
用いてワイヤボンディングを行い、これにより、半導体
チップ１のボンディングパッド１ｅとインナリード２ｂ
とを電気的に接続する（ステップＳ８）。
に設けられた電極であるボンディングパッド１ｅとこれ
に対応するインナリード２ｂとを金線などのワイヤ５を
用いてワイヤボンディングを行い、これにより、半導体
チップ１のボンディングパッド１ｅとインナリード２ｂ
とを電気的に接続する（ステップＳ８）。
【００６１】続いて、エポキシ樹脂などの封止用樹脂を
用いて半導体チップ１とワイヤ５とを樹脂封止してパッ
ケージ本体３を成形する（ステップＳ９）。
用いて半導体チップ１とワイヤ５とを樹脂封止してパッ
ケージ本体３を成形する（ステップＳ９）。
【００６２】なお、前記封止用樹脂にはレジンフィラー
６（図１０参照）が含まれている。このレジンフィラー
６の大きさは、例えば、直径0.１ｍｍもしくはそれ以下
であり、インナリード２ｂ（電源用のリード２ａなども
含む）と半導体チップ１との間の隙間の距離が0.１ｍｍ
もしくはそれ以下となった際にレジンフィラー６が挟ま
ることがある。
６（図１０参照）が含まれている。このレジンフィラー
６の大きさは、例えば、直径0.１ｍｍもしくはそれ以下
であり、インナリード２ｂ（電源用のリード２ａなども
含む）と半導体チップ１との間の隙間の距離が0.１ｍｍ
もしくはそれ以下となった際にレジンフィラー６が挟ま
ることがある。
【００６３】しかし、本実施の形態１では、半導体チッ
プ１の回路形成面１ａの保護膜１ｂの冗長回路のヒュー
ズ領域１ｄ用の全ての開口部１ｃが絶縁性テープ４によ
って覆われていることにより、ヒューズ領域１ｄ上にイ
ンナリード２ｂが配置されている箇所（図５（ｂ）参
照）においてもインナリード２ｂと半導体チップ１との
間にレジンフィラー６が挟まることを防げる。
プ１の回路形成面１ａの保護膜１ｂの冗長回路のヒュー
ズ領域１ｄ用の全ての開口部１ｃが絶縁性テープ４によ
って覆われていることにより、ヒューズ領域１ｄ上にイ
ンナリード２ｂが配置されている箇所（図５（ｂ）参
照）においてもインナリード２ｂと半導体チップ１との
間にレジンフィラー６が挟まることを防げる。
【００６４】その後、パッケージ本体３から突出するア
ウタリード２ｃを切断成形金型（図示せず）を用いて、
切断してパッケージ本体３を含むアウタリード２ｃをリ
ードフレーム２から分離するとともに、アウタリード２
ｃを所望の形状に曲げ成形する（ステップＳ１０）。
ウタリード２ｃを切断成形金型（図示せず）を用いて、
切断してパッケージ本体３を含むアウタリード２ｃをリ
ードフレーム２から分離するとともに、アウタリード２
ｃを所望の形状に曲げ成形する（ステップＳ１０）。
【００６５】これにより、図１、図２に示すＬＯＣを製
造できる。
造できる。
【００６６】本実施の形態１の半導体装置（ＬＯＣ）お
よびその製造方法によれば、以下のような作用効果が得
られる。
よびその製造方法によれば、以下のような作用効果が得
られる。
【００６７】すなわち、半導体チップ１の回路形成面１
ａに形成された保護膜１ｂの冗長回路のヒューズ領域１
ｄ（切り換え部）用の全ての開口部１ｃが絶縁性テープ
４（絶縁膜）によって覆われていることにより、ヒュー
ズ領域１ｄ上にインナリード２ｂが配置された場合で
も、このインナリード２ｂと半導体チップ１との間にレ
ジンフィラー６が挟まることを防げる。
ａに形成された保護膜１ｂの冗長回路のヒューズ領域１
ｄ（切り換え部）用の全ての開口部１ｃが絶縁性テープ
４（絶縁膜）によって覆われていることにより、ヒュー
ズ領域１ｄ上にインナリード２ｂが配置された場合で
も、このインナリード２ｂと半導体チップ１との間にレ
ジンフィラー６が挟まることを防げる。
【００６８】これにより、レジンフィラー６からの圧力
によるチップクラック（半導体チップ１のクラック）の
発生を防止できる。
によるチップクラック（半導体チップ１のクラック）の
発生を防止できる。
【００６９】その結果、半導体チップ１とこれを用いた
ＬＯＣ（半導体装置）との信頼性を向上させることがで
きる。
ＬＯＣ（半導体装置）との信頼性を向上させることがで
きる。
【００７０】また、インナリード２ｂを含むリード２ａ
が半導体チップ１の回路形成面１ａ上においてヒューズ
領域１ｄ（切り換え部）を避けた位置に配置されている
ことにより、ヒューズ領域１ｄ上でレジンフィラー６が
挟まることをより確実に防止できる。
が半導体チップ１の回路形成面１ａ上においてヒューズ
領域１ｄ（切り換え部）を避けた位置に配置されている
ことにより、ヒューズ領域１ｄ上でレジンフィラー６が
挟まることをより確実に防止できる。
【００７１】これにより、ヒューズ領域１ｄ用の開口部
１ｃ上でレジンフィラー６が半導体チップ１に圧力を掛
けることを確実に無くすことができ、したがって、レジ
ンフィラー６からの圧力による前記チップクラックの発
生を確実に防止できる。
１ｃ上でレジンフィラー６が半導体チップ１に圧力を掛
けることを確実に無くすことができ、したがって、レジ
ンフィラー６からの圧力による前記チップクラックの発
生を確実に防止できる。
【００７２】その結果、半導体チップ１とこれを用いた
前記ＬＯＣとの信頼性をさらに向上させることができ
る。
前記ＬＯＣとの信頼性をさらに向上させることができ
る。
【００７３】（実施の形態２）図８は本発明の実施の形
態２である半導体装置の構造の一例を示す断面図、図９
は図８に示す半導体装置の製造手順の一例を示す手順説
明図、図１０は図８に示す半導体装置においてレジンフ
ィラーが挟まった状態の構造の一例を示す拡大部分断面
図である。
態２である半導体装置の構造の一例を示す断面図、図９
は図８に示す半導体装置の製造手順の一例を示す手順説
明図、図１０は図８に示す半導体装置においてレジンフ
ィラーが挟まった状態の構造の一例を示す拡大部分断面
図である。
【００７４】図８に示す本実施の形態２の半導体装置は
ＬＯＣタイプのＤＲＡＭであり、実施の形態１で説明し
たＬＯＣとほぼ同様の構造のものであるが、実施の形態
１のＬＯＣとの相違点は、実施の形態１のＬＯＣが、半
導体チップ１の回路形成面１ａに形成された保護膜１ｂ
の冗長回路のヒューズ領域１ｄ（切り換え部）用の全て
の開口部１ｃが絶縁膜である絶縁性テープ４によって覆
われているのに対し、本実施の形態２のＬＯＣは、半導
体チップ１の回路形成面１ａに保護膜１ｂ（パッシベー
ション膜ともいう）を形成する際に、有機性の保護膜１
ｂを形成する前に半導体チップ１のプローブテストを行
いかつヒューズ領域１ｄのヒューズの切断処理を行った
後に有機性の保護膜１ｂの形成を行うため、ヒューズ領
域１ｄの全ての開口部１ｃが絶縁膜である有機性の保護
膜１ｂによって覆われているものである。
ＬＯＣタイプのＤＲＡＭであり、実施の形態１で説明し
たＬＯＣとほぼ同様の構造のものであるが、実施の形態
１のＬＯＣとの相違点は、実施の形態１のＬＯＣが、半
導体チップ１の回路形成面１ａに形成された保護膜１ｂ
の冗長回路のヒューズ領域１ｄ（切り換え部）用の全て
の開口部１ｃが絶縁膜である絶縁性テープ４によって覆
われているのに対し、本実施の形態２のＬＯＣは、半導
体チップ１の回路形成面１ａに保護膜１ｂ（パッシベー
ション膜ともいう）を形成する際に、有機性の保護膜１
ｂを形成する前に半導体チップ１のプローブテストを行
いかつヒューズ領域１ｄのヒューズの切断処理を行った
後に有機性の保護膜１ｂの形成を行うため、ヒューズ領
域１ｄの全ての開口部１ｃが絶縁膜である有機性の保護
膜１ｂによって覆われているものである。
【００７５】ここで、前記有機性の保護膜１ｂは、例え
ば、ポリイミドコート膜であり、これにより、本実施の
形態２のＬＯＣは、半導体チップ１の回路形成面１ａに
形成された保護膜１ｂの冗長回路のヒューズ領域１ｄ
（切り換え部）用の全ての開口部１ｃが絶縁膜であるポ
リイミドコート膜によって覆われている。
ば、ポリイミドコート膜であり、これにより、本実施の
形態２のＬＯＣは、半導体チップ１の回路形成面１ａに
形成された保護膜１ｂの冗長回路のヒューズ領域１ｄ
（切り換え部）用の全ての開口部１ｃが絶縁膜であるポ
リイミドコート膜によって覆われている。
【００７６】なお、本実施の形態２のＬＯＣにおけるそ
の他の構造については、前記実施の形態１で説明したＬ
ＯＣと同様であるため、その重複説明は省略する。
の他の構造については、前記実施の形態１で説明したＬ
ＯＣと同様であるため、その重複説明は省略する。
【００７７】次に、本実施の形態２による半導体装置
（ＬＯＣ）の製造方法について説明する。
（ＬＯＣ）の製造方法について説明する。
【００７８】なお、本実施の形態２においても、図４に
示すような４つのメモリセル領域１ｆが設けられた半導
体チップ１を用いる場合を説明する。
示すような４つのメモリセル領域１ｆが設けられた半導
体チップ１を用いる場合を説明する。
【００７９】まず、複数のインナリード２ｂを含むリー
ド２ａとそれぞれのインナリード２ｂに連なった複数の
アウタリード２ｃとを有し、図４に示す半導体チップ１
のヒューズ領域１ｄの位置と無関係にそれぞれのインナ
リード２ｂの端部に半導体チップ１固定用の絶縁性テー
プ４を予め貼り付けたリードフレーム２を準備する。
ド２ａとそれぞれのインナリード２ｂに連なった複数の
アウタリード２ｃとを有し、図４に示す半導体チップ１
のヒューズ領域１ｄの位置と無関係にそれぞれのインナ
リード２ｂの端部に半導体チップ１固定用の絶縁性テー
プ４を予め貼り付けたリードフレーム２を準備する。
【００８０】一方、半導体集積回路であるメモリ集積回
路が形成され、かつ回路形成面１ａに欠陥回路を救済す
るための冗長回路が形成されるとともに回路形成面１ａ
に無機性の保護膜１ｂが形成された半導体チップ１を準
備する。
路が形成され、かつ回路形成面１ａに欠陥回路を救済す
るための冗長回路が形成されるとともに回路形成面１ａ
に無機性の保護膜１ｂが形成された半導体チップ１を準
備する。
【００８１】この半導体チップ１を準備する際には、ま
ず、ヒューズ領域１ｄなどが形成された回路形成面１ａ
上にSiO2膜などの無機性の保護膜１ｂの形成をＣＶＤ法
などによって行う（図９に示すステップＳ１１）。
ず、ヒューズ領域１ｄなどが形成された回路形成面１ａ
上にSiO2膜などの無機性の保護膜１ｂの形成をＣＶＤ法
などによって行う（図９に示すステップＳ１１）。
【００８２】続いて、エッチングなどによってヒューズ
領域１ｄ上の前記無機性の保護膜１ｂを削り取り、ヒュ
ーズ領域１ｄを開口させて開口部１ｃを形成する開口部
形成を行う（ステップＳ１２）。
領域１ｄ上の前記無機性の保護膜１ｂを削り取り、ヒュ
ーズ領域１ｄを開口させて開口部１ｃを形成する開口部
形成を行う（ステップＳ１２）。
【００８３】その後、ボンディングパッド１ｅにプロー
ブテスタ（図示せず）などを押し当てて半導体チップ１
のプローブテストを行う（ステップＳ１３）。
ブテスタ（図示せず）などを押し当てて半導体チップ１
のプローブテストを行う（ステップＳ１３）。
【００８４】続いて、前記プローブテストにより不良と
なった半導体チップ１のヒューズ領域１ｄにおける所望
のヒューズに、所定のレーザを照射して前記ヒューズを
切断する。
なった半導体チップ１のヒューズ領域１ｄにおける所望
のヒューズに、所定のレーザを照射して前記ヒューズを
切断する。
【００８５】すなわち、切り換え部であるヒューズ領域
１ｄの所定のヒューズをレーザによって切断して、欠陥
回路から冗長回路に切り換えることにより、前記欠陥回
路を救済する（ステップＳ１４）。
１ｄの所定のヒューズをレーザによって切断して、欠陥
回路から冗長回路に切り換えることにより、前記欠陥回
路を救済する（ステップＳ１４）。
【００８６】これにより、良品の半導体チップ１を取得
できる。
できる。
【００８７】良品の半導体チップ１の取得後、つまり半
導体チップ１の検査終了後、ヒューズ領域１ｄと前記無
機性の保護膜１ｂとの上層に絶縁膜であるポリイミドコ
ート膜などの有機性の保護膜１ｂの形成をスピン塗布法
などによって行う（ステップＳ１５）。
導体チップ１の検査終了後、ヒューズ領域１ｄと前記無
機性の保護膜１ｂとの上層に絶縁膜であるポリイミドコ
ート膜などの有機性の保護膜１ｂの形成をスピン塗布法
などによって行う（ステップＳ１５）。
【００８８】これにより、全てのヒューズ領域１ｄを絶
縁膜であるポリイミドコート膜すなわち保護膜１ｂによ
って覆う。
縁膜であるポリイミドコート膜すなわち保護膜１ｂによ
って覆う。
【００８９】その後、再び、エッチングなどによってボ
ンディングパッド１ｅを開口させる開口部形成を行う
（ステップＳ１６）。
ンディングパッド１ｅを開口させる開口部形成を行う
（ステップＳ１６）。
【００９０】続いて、ヒューズ領域１ｄの全ての開口部
１ｃが絶縁膜である前記ポリイミドコート膜（保護膜１
ｂ）によって覆われた状態で、インナリード２ｂと半導
体チップ１の回路形成面１ａとを対向させてインナリー
ド２ｂに固定された絶縁性テープ４を介してインナリー
ド２ｂと半導体チップ１とを接続する。
１ｃが絶縁膜である前記ポリイミドコート膜（保護膜１
ｂ）によって覆われた状態で、インナリード２ｂと半導
体チップ１の回路形成面１ａとを対向させてインナリー
ド２ｂに固定された絶縁性テープ４を介してインナリー
ド２ｂと半導体チップ１とを接続する。
【００９１】つまり、図８に示すように、保護膜１ｂで
あるポリイミドコート膜により半導体チップ１上の保護
膜１ｂのヒューズ領域１ｄ用の全ての開口部１ｃを覆い
ながら、リードフレーム２のインナリード２ｂに貼付さ
れた絶縁性テープ４を介してリードフレーム２に半導体
チップ１を固定する（ステップＳ１７）。
あるポリイミドコート膜により半導体チップ１上の保護
膜１ｂのヒューズ領域１ｄ用の全ての開口部１ｃを覆い
ながら、リードフレーム２のインナリード２ｂに貼付さ
れた絶縁性テープ４を介してリードフレーム２に半導体
チップ１を固定する（ステップＳ１７）。
【００９２】その後、半導体チップ１の回路形成面１ａ
に設けられた電極であるボンディングパッド１ｅとこれ
に対応するインナリード２ｂとを金線などのワイヤ５を
用いてワイヤボンディングを行い、これにより、半導体
チップ１のボンディングパッド１ｅとインナリード２ｂ
とを電気的に接続する（ステップＳ１８）。
に設けられた電極であるボンディングパッド１ｅとこれ
に対応するインナリード２ｂとを金線などのワイヤ５を
用いてワイヤボンディングを行い、これにより、半導体
チップ１のボンディングパッド１ｅとインナリード２ｂ
とを電気的に接続する（ステップＳ１８）。
【００９３】続いて、エポキシ樹脂などの封止用樹脂を
用いて半導体チップ１とワイヤ５とを樹脂封止してパッ
ケージ本体３を成形する（ステップＳ１９）。
用いて半導体チップ１とワイヤ５とを樹脂封止してパッ
ケージ本体３を成形する（ステップＳ１９）。
【００９４】その際、半導体チップ１の回路形成面１ａ
の保護膜１ｂの冗長回路のヒューズ領域１ｄ用の開口部
１ｃが保護膜１ｂであるポリイミドコート膜によって覆
われていることにより、ヒューズ領域１ｄ上にインナリ
ード２ｂが配置されている箇所（図５（ｂ）参照）にお
いて図１０に示すようにインナリード２ｂと半導体チッ
プ１との間にレジンフィラー６が挟まり、前記封止用樹
脂が収縮しても、開口部１ｃを覆うポリイミドコート膜
（保護膜１ｂ）によってレジンフィラー６から半導体チ
ップ１に圧力が掛かることを防げる。
の保護膜１ｂの冗長回路のヒューズ領域１ｄ用の開口部
１ｃが保護膜１ｂであるポリイミドコート膜によって覆
われていることにより、ヒューズ領域１ｄ上にインナリ
ード２ｂが配置されている箇所（図５（ｂ）参照）にお
いて図１０に示すようにインナリード２ｂと半導体チッ
プ１との間にレジンフィラー６が挟まり、前記封止用樹
脂が収縮しても、開口部１ｃを覆うポリイミドコート膜
（保護膜１ｂ）によってレジンフィラー６から半導体チ
ップ１に圧力が掛かることを防げる。
【００９５】なお、前記封止用樹脂に含まれるレジンフ
ィラー６の大きさは、例えば、直径0.１ｍｍもしくはそ
れ以下であり、インナリード２ｂと半導体チップ１との
距離が0.１ｍｍもしくはそれ以下となった際にレジンフ
ィラー６が挟まることがある。
ィラー６の大きさは、例えば、直径0.１ｍｍもしくはそ
れ以下であり、インナリード２ｂと半導体チップ１との
距離が0.１ｍｍもしくはそれ以下となった際にレジンフ
ィラー６が挟まることがある。
【００９６】その後、パッケージ本体３から突出するア
ウタリード２ｃを切断成形金型（図示せず）を用いて、
切断してパッケージ本体３を含むアウタリード２ｃをリ
ードフレーム２から分離するとともに、アウタリード２
ｃを所望の形状に曲げ成形する（ステップＳ２０）。
ウタリード２ｃを切断成形金型（図示せず）を用いて、
切断してパッケージ本体３を含むアウタリード２ｃをリ
ードフレーム２から分離するとともに、アウタリード２
ｃを所望の形状に曲げ成形する（ステップＳ２０）。
【００９７】これにより、図８に示すＬＯＣを製造でき
る。
る。
【００９８】本実施の形態２のＬＯＣ（半導体装置）お
よびその製造方法によれば、半導体チップ１の回路形成
面１ａに形成された保護膜１ｂの冗長回路のヒューズ領
域１ｄ（切り換え部）用の全ての開口部１ｃが絶縁膜の
保護膜１ｂであるポリイミドコート膜によって覆われて
いることにより、ヒューズ領域１ｄ上にインナリード２
ｂやその他のリード２ａ（例えば、電源用のリード２ａ
など）が配置されてこのインナリード２ｂまたはその他
のリード２ａと半導体チップ１との間にレジンフィラー
６が挟まった際にも、開口部１ｃを覆う前記ポリイミド
コート膜によってレジンフィラー６から半導体チップ１
に圧力が掛かることを防げる。
よびその製造方法によれば、半導体チップ１の回路形成
面１ａに形成された保護膜１ｂの冗長回路のヒューズ領
域１ｄ（切り換え部）用の全ての開口部１ｃが絶縁膜の
保護膜１ｂであるポリイミドコート膜によって覆われて
いることにより、ヒューズ領域１ｄ上にインナリード２
ｂやその他のリード２ａ（例えば、電源用のリード２ａ
など）が配置されてこのインナリード２ｂまたはその他
のリード２ａと半導体チップ１との間にレジンフィラー
６が挟まった際にも、開口部１ｃを覆う前記ポリイミド
コート膜によってレジンフィラー６から半導体チップ１
に圧力が掛かることを防げる。
【００９９】これにより、レジンフィラー６からの圧力
によるチップクラックの発生を防止できる。
によるチップクラックの発生を防止できる。
【０１００】なお、本実施の形態２のＬＯＣおよびその
製造方法によって得られるその他の作用効果について
は、前記実施の形態１で説明したものと同じであるた
め、その重複説明は省略する。
製造方法によって得られるその他の作用効果について
は、前記実施の形態１で説明したものと同じであるた
め、その重複説明は省略する。
【０１０１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【０１０２】例えば、前記実施の形態１および実施の形
態２では、半導体装置（ＬＯＣ）がＤＲＡＭの場合につ
いて説明したが、前記ＬＯＣは、図１１および図１２に
示す他の実施の形態の半導体装置（ＬＯＣ）のようなＳ
ＳＲＡＭ（Synchronous Static Random Access Memory)
などであってもよい。
態２では、半導体装置（ＬＯＣ）がＤＲＡＭの場合につ
いて説明したが、前記ＬＯＣは、図１１および図１２に
示す他の実施の形態の半導体装置（ＬＯＣ）のようなＳ
ＳＲＡＭ（Synchronous Static Random Access Memory)
などであってもよい。
【０１０３】図１１、図１２に示す他の実施の形態のＬ
ＯＣは、図１３に示すリードフレーム２と図１４に示す
半導体チップ１とを用いて製造したものであり、実施の
形態１のＬＯＣと同様に、保護膜１ｂの切り換え部用の
開口部１ｃを覆う絶縁膜として絶縁性テープ４を用い、
かつ、インナリード２ｂの端部だけでなく、その途中箇
所の屈曲部にも絶縁性テープ４を貼付したものである。
ＯＣは、図１３に示すリードフレーム２と図１４に示す
半導体チップ１とを用いて製造したものであり、実施の
形態１のＬＯＣと同様に、保護膜１ｂの切り換え部用の
開口部１ｃを覆う絶縁膜として絶縁性テープ４を用い、
かつ、インナリード２ｂの端部だけでなく、その途中箇
所の屈曲部にも絶縁性テープ４を貼付したものである。
【０１０４】これは、図１４に示す半導体チップ１の回
路形成面１ａにおいて、冗長回路の切り換え部であるヒ
ューズ領域１ｄがインナリード２ｂの延在方向と同じ方
向に細長く延在して設けられている際に、このヒューズ
領域１ｄに対してインナリード２ｂの途中箇所の屈曲部
がほぼ直交する（横切る）場合に、インナリード２ｂの
屈曲部に絶縁性テープ４を貼付したものである。
路形成面１ａにおいて、冗長回路の切り換え部であるヒ
ューズ領域１ｄがインナリード２ｂの延在方向と同じ方
向に細長く延在して設けられている際に、このヒューズ
領域１ｄに対してインナリード２ｂの途中箇所の屈曲部
がほぼ直交する（横切る）場合に、インナリード２ｂの
屈曲部に絶縁性テープ４を貼付したものである。
【０１０５】なお、図１２は、図１１に示すＬＯＣのＢ
−Ｂ線を断面にして示した図である。
−Ｂ線を断面にして示した図である。
【０１０６】また、図１３に示すリードフレーム２にお
いても、半導体チップ１の回路形成面１ａに設けられた
ヒューズ領域１ｄの位置に対応させてインナリード２ｂ
の端部およびその途中箇所の屈曲部に、予め絶縁性テー
プ４を貼付している。
いても、半導体チップ１の回路形成面１ａに設けられた
ヒューズ領域１ｄの位置に対応させてインナリード２ｂ
の端部およびその途中箇所の屈曲部に、予め絶縁性テー
プ４を貼付している。
【０１０７】なお、図１１、図１２に示す他の実施の形
態のＬＯＣのその他の構造およびこのＬＯＣの製造方
法、さらには、このＬＯＣによって得られる作用効果に
ついては、前記実施の形態１で説明したＬＯＣのものと
同じであるため、その重複説明は省略する。
態のＬＯＣのその他の構造およびこのＬＯＣの製造方
法、さらには、このＬＯＣによって得られる作用効果に
ついては、前記実施の形態１で説明したＬＯＣのものと
同じであるため、その重複説明は省略する。
【０１０８】また、前記実施の形態１および前記実施の
形態２さらに前記他の実施の形態では、絶縁膜によって
ヒューズ領域１ｄの開口部１ｃのほぼ全体を覆う場合を
説明したが、図１５に示す他の実施の形態の拡大部分断
面図のように、絶縁性テープ４などの絶縁膜によってヒ
ューズ領域１ｄの開口部１ｃの一部（インナリード２ｂ
と半導体チップ１の回路形成面１ａとの距離が短い箇
所）だけを覆い、覆われていない箇所のインナリード２
ｂに関しては、半導体チップ１から遠ざかる方向への曲
げ加工によってレジンフィラー６（図８参照）がインナ
リード２ｂと半導体チップ１との間に挟まらないように
することも可能である。
形態２さらに前記他の実施の形態では、絶縁膜によって
ヒューズ領域１ｄの開口部１ｃのほぼ全体を覆う場合を
説明したが、図１５に示す他の実施の形態の拡大部分断
面図のように、絶縁性テープ４などの絶縁膜によってヒ
ューズ領域１ｄの開口部１ｃの一部（インナリード２ｂ
と半導体チップ１の回路形成面１ａとの距離が短い箇
所）だけを覆い、覆われていない箇所のインナリード２
ｂに関しては、半導体チップ１から遠ざかる方向への曲
げ加工によってレジンフィラー６（図８参照）がインナ
リード２ｂと半導体チップ１との間に挟まらないように
することも可能である。
【０１０９】このように絶縁膜の設置とインナリード２
ｂの曲げ加工とを組み合わせることにより、絶縁膜によ
って半導体チップ１のヒューズ領域１ｄの全体を覆わな
くてもよく、少なくともインナリード２ｂと半導体チッ
プ１との間にレジンフィラー６が挟まる可能性のある箇
所にのみ絶縁性テープ４やポリイミドコート膜などの絶
縁膜が配置されていればよい。
ｂの曲げ加工とを組み合わせることにより、絶縁膜によ
って半導体チップ１のヒューズ領域１ｄの全体を覆わな
くてもよく、少なくともインナリード２ｂと半導体チッ
プ１との間にレジンフィラー６が挟まる可能性のある箇
所にのみ絶縁性テープ４やポリイミドコート膜などの絶
縁膜が配置されていればよい。
【０１１０】また、前記半導体装置は、ＬＯＣ構造のも
のであれば、メモリＬＳＩを封止するパッケージのみな
らず、マイコンやロジックＬＳＩを封止するパッケージ
に適用することも可能である。
のであれば、メモリＬＳＩを封止するパッケージのみな
らず、マイコンやロジックＬＳＩを封止するパッケージ
に適用することも可能である。
【０１１１】なお、前記実施の形態１、２および前記他
の実施の形態においては、インナリード２ｂからアウタ
リード２ｃに亘るリード２ａが、上方に曲げ成形されて
いる場合を説明したが、リード２ａの形状は、図１６の
他の実施の形態に示すように、下方に曲げ成形されてい
てもよく、あるいは、図１７の他の実施の形態に示すよ
うに、平坦な形状であってもよい。
の実施の形態においては、インナリード２ｂからアウタ
リード２ｃに亘るリード２ａが、上方に曲げ成形されて
いる場合を説明したが、リード２ａの形状は、図１６の
他の実施の形態に示すように、下方に曲げ成形されてい
てもよく、あるいは、図１７の他の実施の形態に示すよ
うに、平坦な形状であってもよい。
【０１１２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１３】（１）．半導体チップに形成された保護膜
の冗長回路の切り換え部用の開口部が絶縁膜によって覆
われていることにより、切り換え部であるヒューズ領域
上においてインナリードと半導体チップとの間にレジン
フィラーが挟まることを防げる。したがって、レジンフ
ィラーから半導体チップに圧力が掛かることを防げ、こ
れにより、レジンフィラーからの圧力によるチップクラ
ックの発生を防止できる。その結果、半導体チップとこ
れを用いた半導体装置の信頼性を向上できる。
の冗長回路の切り換え部用の開口部が絶縁膜によって覆
われていることにより、切り換え部であるヒューズ領域
上においてインナリードと半導体チップとの間にレジン
フィラーが挟まることを防げる。したがって、レジンフ
ィラーから半導体チップに圧力が掛かることを防げ、こ
れにより、レジンフィラーからの圧力によるチップクラ
ックの発生を防止できる。その結果、半導体チップとこ
れを用いた半導体装置の信頼性を向上できる。
【０１１４】（２）．インナリードを含むリードが半導
体チップの回路形成面上において切り換え部を避けた位
置に配置されていることにより、切り換え部であるヒュ
ーズ領域上でレジンフィラーが挟まることを確実に防止
できる。これにより、レジンフィラーからの圧力による
チップクラックの発生を確実に防止でき、その結果、半
導体チップとこれを用いた半導体装置の信頼性をさらに
向上させることができる。
体チップの回路形成面上において切り換え部を避けた位
置に配置されていることにより、切り換え部であるヒュ
ーズ領域上でレジンフィラーが挟まることを確実に防止
できる。これにより、レジンフィラーからの圧力による
チップクラックの発生を確実に防止でき、その結果、半
導体チップとこれを用いた半導体装置の信頼性をさらに
向上させることができる。
【図１】本発明の実施の形態１の半導体装置のパッケー
ジ本体を透過してその内部構造の一例を示す平面図であ
る。
ジ本体を透過してその内部構造の一例を示す平面図であ
る。
【図２】図１におけるＡ−Ａ線に沿う断面図である。
【図３】図１に示す半導体装置に用いられるリードフレ
ームの構造の一例を示す拡大部分平面図である。
ームの構造の一例を示す拡大部分平面図である。
【図４】図１に示す半導体装置に用いられる半導体チッ
プの構造の一例を示す拡大平面図である。
プの構造の一例を示す拡大平面図である。
【図５】（ａ),（ｂ）は図１に示す半導体装置のインナ
リードとヒューズ領域との位置関係の一例を示す拡大部
分平面図である。
リードとヒューズ領域との位置関係の一例を示す拡大部
分平面図である。
【図６】図１に示す半導体装置の製造工程においてリー
ドフレームと半導体チップとを固定した状態の一例を示
す拡大部分平面図である。
ドフレームと半導体チップとを固定した状態の一例を示
す拡大部分平面図である。
【図７】図１に示す半導体装置の製造手順の一例を示す
手順説明図である。
手順説明図である。
【図８】本発明の実施の形態２の半導体装置の構造の一
例を示す断面図である。
例を示す断面図である。
【図９】図８に示す半導体装置の製造手順の一例を示す
手順説明図である。
手順説明図である。
【図１０】図８に示す半導体装置においてレジンフィラ
ーが挟まった状態の構造の一例を示す拡大部分断面図で
ある。
ーが挟まった状態の構造の一例を示す拡大部分断面図で
ある。
【図１１】本発明の他の実施の形態である半導体装置の
パッケージ本体を透過してその内部構造を示す平面図で
ある。
パッケージ本体を透過してその内部構造を示す平面図で
ある。
【図１２】図１１におけるＢ−Ｂ線に沿う断面図であ
る。
る。
【図１３】図１１に示す半導体装置に用いられるリード
フレームの構造の一例を示す拡大部分平面図である。
フレームの構造の一例を示す拡大部分平面図である。
【図１４】図１１に示す半導体装置に用いられる半導体
チップの構造の一例を示す拡大平面図である。
チップの構造の一例を示す拡大平面図である。
【図１５】本発明の他の実施の形態である半導体装置に
おけるインナリードの構造を示す拡大部分断面図であ
る。
おけるインナリードの構造を示す拡大部分断面図であ
る。
【図１６】本発明の他の実施の形態である半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１７】本発明の他の実施の形態である半導体装置の
構造を示す断面図である。
構造を示す断面図である。
１ 半導体チップ １ａ 回路形成面 １ｂ 保護膜 １ｃ 開口部 １ｄ ヒューズ領域（切り換え部） １ｅ ボンディングパッド（電極） １ｆ メモリセル領域 ２ リードフレーム ２ａ リード ２ｂ インナリード ２ｃ アウタリード ３ パッケージ本体 ４ 絶縁性テープ（絶縁膜） ５ ワイヤ ６ レジンフィラー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 環 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 杉山 道昭 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内
Claims (9)
- 【請求項１】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜によって覆われていることを特徴とする半導体装
置。 - 【請求項２】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜である絶縁性テープによって覆われていることを
特徴とする半導体装置。 - 【請求項３】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜であるポリイミドコート膜によって覆われている
ことを特徴とする半導体装置。 - 【請求項４】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜によって覆われているとともに、前記絶縁膜上に
リードが延在して設けられていることを特徴とする半導
体装置。 - 【請求項５】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜によって覆われ、かつリードが前記半導体チップ
の前記回路形成面上において前記切り換え部を避けた位
置に配置されていることを特徴とする半導体装置。 - 【請求項６】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜である絶縁性テープまたはポリイミドコート膜に
よって覆われているとともに、前記絶縁膜上にリードが
延在して設けられていることを特徴とする半導体装置。 - 【請求項７】 パッケージ本体内に封止された半導体チ
ップの回路形成面側に複数のインナリードが配置され、
前記回路形成面に欠陥回路を救済するための冗長回路が
形成された半導体装置であって、前記回路形成面に形成
された保護膜の前記冗長回路の切り換え部用の開口部が
絶縁膜によって覆われ、かつ前記冗長回路の切り換え部
がリードの延在方向と同じ方向に延在して設けられてい
ることを特徴とする半導体装置。 - 【請求項８】 複数のインナリードを含むリードとそれ
ぞれのインナリードに連なった複数のアウタリードとを
有するリードフレームを準備する工程と、 半導体集積回路が形成され、かつ回路形成面に欠陥回路
を救済するための冗長回路が形成されるとともに前記回
路形成面に形成された保護膜の前記冗長回路の切り換え
部用の開口部が設けられた半導体チップを準備する工程
と、 前記インナリードと前記回路形成面とを対向させて前記
リードに固定された絶縁性テープにより前記開口部を覆
うとともに、前記絶縁性テープを介して前記リードと前
記半導体チップとを接続する工程と、 前記半導体チップの回路形成面に設けられた電極と前記
インナリードとを電気的に接続する工程と、 前記半導体チップを樹脂封止してパッケージ本体を成形
する工程と、 前記パッケージ本体から突出する前記アウタリードを前
記リードフレームから分離する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項９】 複数のインナリードとそれぞれのインナ
リードに連なった複数のアウタリードとを有するリード
フレームを準備する工程と、 半導体集積回路が形成され、かつ回路形成面に欠陥回路
を救済するための冗長回路が形成されるとともに前記回
路形成面に形成された保護膜の前記冗長回路の切り換え
部用の開口部が設けられた半導体チップを準備する工程
と、 前記半導体チップの検査終了後、前記開口部を絶縁膜に
よって覆う工程と、 前記開口部が前記絶縁膜によって覆われた状態で、前記
インナリードと前記回路形成面とを対向させて前記イン
ナリードに固定された絶縁性テープを介して前記インナ
リードと前記半導体チップとを接続する工程と、 前記半導体チップの回路形成面に設けられた電極と前記
インナリードとを電気的に接続する工程と、 前記半導体チップを樹脂封止してパッケージ本体を成形
する工程と、 前記パッケージ本体から突出する前記アウタリードを前
記リードフレームから分離する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066314A JPH11265939A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066314A JPH11265939A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265939A true JPH11265939A (ja) | 1999-09-28 |
Family
ID=13312257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066314A Pending JPH11265939A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468024B1 (ko) * | 1997-06-30 | 2005-05-18 | 삼성전자주식회사 | Loc패키지 |
| KR100720233B1 (ko) | 2006-06-16 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 |
-
1998
- 1998-03-17 JP JP10066314A patent/JPH11265939A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468024B1 (ko) * | 1997-06-30 | 2005-05-18 | 삼성전자주식회사 | Loc패키지 |
| KR100720233B1 (ko) | 2006-06-16 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 |
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