JP2010182904A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板を切断して、第1切断溝で隔てられた、電極を主面に有する複数個の半導体素子に分割する第1切断工程(S1)と、隣接する半導体素子の電極を、第1切断溝を跨いで配線接続する工程(S2)と、配線を覆うように、半導体素子を樹脂で封止する工程(S3)と、第1切断溝に沿って、封止された配線を切断して、半導体素子に再分割する第2切断溝を形成して、配線の切断面を露出させる第2切断工程(S4)と、を有する半導体装置の製造方法により、半導体素子が積層した半導体装置が得られる。
【選択図】図1
Description
上記の点を鑑みて、本発明者らは、半導体装置を簡易に製造できる半導体装置の製造方法を提供することを目的とする。
この半導体装置の製造方法は、半導体基板を切断して、第1切断溝で隔てられた、電極を主面に有する複数個の半導体素子に分割する第1切断工程と、隣接する前記半導体素子の前記電極を、前記第1切断溝を跨いで配線接続する工程と、前記配線を覆うように、前記半導体素子を樹脂で封止する工程と、前記第1切断溝に沿って、封止された前記配線を切断して、前記半導体素子に再分割する第2切断溝を形成して、前記配線の切断面を露出させる第2切断工程と、を有する。
図1は、本実施の形態の半導体装置の製造工程のフローチャートである。
まず、半導体基板に周知・従来の方法により電極を主面に有する複数個の半導体素子を形成する。
次いで、配線で接続された半導体素子を、配線が覆われるように樹脂にて封止する。この時、半導体素子及び配線とともに、ステップS1で形成された切断溝も樹脂にて封止される(ステップS3)。
以下に、上記を踏まえて、具体的な半導体装置の製造方法について説明する。
まず、半導体基板Sに所謂ウェハプロセスにより、その一方の主面に所望の電子回路を含む半導体素子1が複数個形成される。なお、半導体素子1は、後にダイシングされるダイシングライン(切断線)を挟んで対称に、例えば50μm〜300μmの間隔で形成される。
図3は、半導体基板に形成された半導体素子を説明するための図である。なお、(A)は、図2に示した半導体基板Sの破線で囲んだ半導体素子1の拡大図である。また、(B)は、(A)の側面図である。
半導体素子1が形成された半導体基板Sに対し、切断・分離処理を行う際には、当該処理に先行して、半導体基板Sの薄化処理がなされる。
さらに、半導体基板Sが固着されたダイシングフィルム3をウェハリング(図示を省略)に貼付する。ダイシング装置にて高速回転するダイシングブレードを半導体基板Sに押し当てて、破線で表したダイシングラインに沿って、半導体基板Sを切断する。この時、半導体素子1は、ダイシングブレードによって切断されて形成された切断溝1aで分離される。なお、切断溝1aの幅は、広すぎると後の工程で電極パッド2間の接続に用いられるワイヤ4が余分に消費されてコスト増に繋がる。一方、狭すぎると、外部の衝撃等により電極パッド2同士が接触しやすくなり、接触すると角部が欠ける等の損傷を受ける可能性がある。そこで、このようなことが生じない程度に切断溝1aの幅を、例えば、30μm〜200μmとした(図4(B))。
個片化した素子構造6を、例えば、チップマウンターを用いて垂直方向に、複数個積層する。素子構造6は封止樹脂5aで封止されているために、接着剤を用いる必要がなく、封止樹脂5aにより互いに固着する。また、積層の際には、ワイヤ4aの切断面が同側になるように素子構造6を配置する(図5)。
図2〜図6で説明した製造工程を経て得られた半導体装置10は、既述の通り、垂直方向に積層した素子構造6のワイヤ4aが柱状配線7により電気的に接続されて構成されている。素子構造6は、全体が封止樹脂5aにより封止されているため、積層しても、互いに電気的絶縁性が保たれている。したがって、柱状配線7から、ワイヤ4a、電極パッド2を通じて半導体素子1に確実に電源を供給させることが可能となる。また、半導体装置10を構成する素子構造6に対して電気的接続を得るために、側部に柱状配線7を形成しただけで、その他、貫通孔等の加工を施していない。このために、従来の貫通電極の形成等と比較して、素子構造6及び半導体装置10の機械的強度は低下しない。
実施例2では、図4(A)において、図4(E)と同様に幅が30μmのダイシングブレードを半導体基板Sに押し当てて、破線で表したダイシングラインに沿って、半導体基板Sを切断する。この時、半導体素子1は、ダイシングブレードによって切断されて形成された切断溝1bで分離される(図9(A))。
1a,1b 切断溝
2 電極パッド
3 ダイシングフィルム
4,4a ワイヤ
5,5a,5b,5c 封止樹脂
6,6b,6c 素子構造
7 柱状配線
10 半導体装置
20 ダイシングブレード
S 半導体基板
Claims (5)
- 半導体基板を切断して、第1切断溝で隔てられた、電極を主面に有する複数個の半導体素子に分割する第1切断工程と、
隣接する前記半導体素子の前記電極を、前記第1切断溝を跨いで配線接続する工程と、
前記配線を覆うように、前記半導体素子を樹脂で封止する工程と、
前記第1切断溝に沿って、封止された前記配線を切断して、前記半導体素子に再分割する第2切断溝を形成して、前記配線の切断面を露出させる第2切断工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2切断溝に、前記第2切断溝よりも浅く、幅が広い溝を形成し、前記配線を露出させる、
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第2切断工程後、
前記配線の前記切断面が露出された樹脂面をアッシングして、前記配線を突出させることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第1切断工程において、
前記半導体基板をフィルムに固着させ、
前記第2切断溝と等しい幅の第3切断溝で切断して、前記フィルムを外側に伸張し、前記第3切断溝の前記幅を広げる、
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 隣接する前記半導体素子が有する電極は、前記第1切断溝を隔てて、対向配置されていることを特徴とする請求項1記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP (1) | JP5136449B2 (ja) |
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