JP2000200859A - チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法 - Google Patents

チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法

Info

Publication number
JP2000200859A
JP2000200859A JP34112099A JP34112099A JP2000200859A JP 2000200859 A JP2000200859 A JP 2000200859A JP 34112099 A JP34112099 A JP 34112099A JP 34112099 A JP34112099 A JP 34112099A JP 2000200859 A JP2000200859 A JP 2000200859A
Authority
JP
Japan
Prior art keywords
chip
wire
semiconductor package
sealing portion
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP34112099A
Other languages
English (en)
Other versions
JP3069792B2 (ja
Inventor
Chiei Tei
智 泳 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
Anam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anam Semiconductor Inc filed Critical Anam Semiconductor Inc
Publication of JP2000200859A publication Critical patent/JP2000200859A/ja
Application granted granted Critical
Publication of JP3069792B2 publication Critical patent/JP3069792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 非常に単純な構造でありながらも引出端子の
数を多ピン化ができると共に、薄型化及びチップサイズ
化が可能であり、又、製造工程の単純化を通じてコスト
ダウンを行うことができるチップサイズ半導体パッケー
ジ及びその製造方法を提供する。 【解決手段】 半導体チップ１０と、前記半導体チップ
のパッド１２に一端がボンディングされているワイヤ５
０と、前記ワイヤと半導体チップの上面を封止する封止
材６０と、前記封止材の外側に露出されるワイヤの他端
に形成されている引出端子７０とで構成される。又、チ
ップサイズ半導体パッケージの製造方法は、ウェーハ８
０上で隣接する半導体チップをワイヤで相互接続させる
段階と、前記半導体チップとワイヤとを封止材で封止す
る段階と、半導体チップを各個に分離する切断工程と、
封止材の外部へ露出されたワイヤ端部に引出端子を形成
する段階とで構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップサイズ半導
体パッケージ及びその製造方法に関し、より詳しくは、
複数の半導体チップユニット等で構成されるウェーハ上
で相互隣接する少なくとも二つの半導体チップユニット
を各々ボンディングワイヤで相互接続し、ボンディング
ワイヤ全体が封止されるようにウェーハ上面に封止部を
形成させた後、ウェーハをシンギュレーションすること
によってシンギュレーションされた封止部の少なくとも
一側面にボンディングワイヤの切断面が引出端子として
位置する薄型チップサイズ半導体パッケージ及びその製
造方法に関する。
【０００２】
【従来の技術】一般的に半導体パッケージは、その構造
によって多様な形態に分類される。特に、実装方法によ
って挿入型と表面実装（Surface Mount Technology: Ｓ
ＭＰ）型に分類されるが、典型的な挿入型としては、Ｄ
ＩＰ（Dual In-line Package）やＰＧＡ（Pin Grid Arr
ay）パッケージ等があり、典型的な表面実装型として
は、ＱＦＰ（Quad Flat Package）やＢＧＡ（Ball Grid
Array）パッケージ等が紹介されている。
【０００３】近年、電子製品の小型化に伴い、印刷回路
基板の部品実装度を向上するために挿入型半導体パッケ
ージよりも表面実装型半導体パッケージが広く使用され
ているが、このような表面実装型の代表的なパッケージ
の例を図１を参照して説明すると、このような従来の半
導体パッケージの構造は、電子回路が集積されている半
導体チップ１０と、この半導体チップ１０が接着層２０
を介在して実装される搭載板３０と、半導体チップ１０
の信号を外部に伝達する複数のリード４０と、半導体チ
ップ１０とリード４０を互いに接続させるボンディング
ワイヤ５０と、半導体チップ１０およびその他の構成部
品等を外部の有害な機械的、電気的及び化学的な有害環
境から保護するために被覆する封止部６０とで構成され
ている。
【０００４】また、従来のこのような半導体パッケージ
の製造方法を説明すれば、まず、リード４０と搭載板３
０等が一体に形成されているリードフレーム（図示せ
ず）を提供するリードフレーム提供段階と、リードフレ
ームの搭載板３０上に接着層２０を形成させた後、半導
体チップ１０を附着させる半導体チップ実装段階と、半
導体チップ１０とリードフレームのリード４０とを電気
伝導性ワイヤ５０で接続するワイヤボンディング段階
と、半導体チップ１０とワイヤ５０およびボンディング
領域等を樹脂封止材でモールディングし、封止部６０を
形成させる封止段階と、封止部６０の外部へ突出された
リード４０を鍍金する鍍金段階と、リード４０を望む所
定の形状に曲げて切断するトリム及びフォーミング段階
等とで構成されている。
【０００５】しかし、上記のような従来の半導体パッケ
ージでは、そのサイズが半導体チップのサイズに比べて
大きく形成されてしまい、近年の小型、軽量、薄型化の
傾向に対応できないと共に、引出端子数においてもリー
ドの幅、及びリード間のピッチを減少させるには、リー
ド材料の特性等による限界があるので、引出端子数が制
限され、最近の高集積小型化の要求に対応が困難であっ
た。また、その製造方法も多数の工程が要求されるの
で、工程の単純化によってコストダウンを図るにも限界
があった。
【０００６】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体パッケージにおける問題点に鑑みてなされ
たものであって、単純な構造でありながら引出端子数を
増やすことができ、多ピン化ができる薄型チップサイズ
半導体パッケージの提供と、非常に単純な構造でありな
がら引出端子数を多ピン化できる薄型のウェーハ形状を
した複数のチップサイズ半導体パッケージの集合体の提
供と、パッケージ構造の単純化による製造工程の単純化
を通じてコストダウンができる薄型チップサイズ半導体
パッケージの製造方法とを提供することを目的とする。
【０００７】
【課題を解決するための手段】前記本発明の目的を達成
するために、本発明によれば、複数のパッドを有する半
導体チップと、前記半導体チップのパッド各々に一端が
ボンディングされているワイヤと、前記ワイヤと前記半
導体チップの上面を封止する封止部とを有する半導体パ
ッケージにおいて、前記封止部の少なくとも一側面上に
前記ワイヤの他端が引出端子として露出されていること
を特徴とするチップサイズ半導体パッケージが提供され
る。
【０００８】また、複数のパッドを有する複数の半導体
チップユニットで構成されるウェーハと、前記半導体チ
ップユニット上のパッドと、前記半導体チップユニット
と隣接した少なくとも一つの他の半導体チップユニット
上のパッドとを電気的に接続するボンディングワイヤ
と、前記ボンディングワイヤの全体、及びボンディング
された前記ウェーハ上方を封止する封止部とで構成され
ることを特徴とするウェーハ形状のチップサイズ半導体
パッケージ集合体が提供される。
【０００９】また、複数の半導体チップユニットで構成
されるウェーハ上で相互に隣接する少なくとも二つの半
導体チップユニットを、各々ボンディングワイヤで相互
接続するワイヤボンディング段階と、前記ボンディング
ワイヤで相互接続された各々の半導体チップユニットで
構成されるウェーハの上面を、前記ボンディングワイヤ
全体が封止されるようにモールディングする封止部形成
段階と、前記モールディングされたウェーハを、各々の
半導体チップユニットに切断することによって前記封止
部の少なくとも一側面上に、前記ワイヤの他端を引出端
子として露出させるシンギュレーション段階とを有する
ことを特徴とするチップサイズ半導体パッケージの製造
方法が提供される。
【００１０】
【発明の実施の形態】次に、本発明にかかるチップサイ
ズ半導体パッケージ及びその製造方法の実施の形態の具
体例を図面を参照しながら説明する。
【００１１】図３は、本発明によるチップサイズ半導体
パッケージの望ましい第１の実施例を概略的に示した斜
視図であり、上面に複数のパッド１２が形成されている
半導体チップ１０と、前記半導体チップ１０のパッド１
２各々に一端がボンディングされている電導性ワイヤ５
０と、前記電導性ワイヤ５０と半導体チップ１０の上面
を封止し、前記電導性ワイヤ５０の他の端が少なくとも
その一側面上に露出されている封止部６０とで構成され
ている。
【００１２】ここで、前記封止部６０の少なくとも一側
面上に露出される前記電導性ワイヤ５０の他の端は引出
端子７０として使用され、他の端に鉛及びＳｎの合金で
なるソルダボール等のような金属ボール（図１３の符号
７２参照）又はリード（図１４の符号７２参照）等を引
出端子７０として融着させることも選択できる。前記図
３は、半導体チップ１０のパッド１２が上面に一列に配
列されており、ボンディングワイヤ５０が封止部６０の
一側面にだけ引き出されて露出された例を示している。
【００１３】図４乃至図６は、各々本発明によるチップ
サイズ半導体パッケージの望ましい第２乃至第４の実施
例を概略的に示した斜視図である。図４は、半導体チッ
プ１０の上面に形成された複数のパッド１２が２列に相
互平行に対向して配列されており、ワイヤ５０の一端は
前記パッド１２に接続され他の端は封止部６０の一側面
にだけ引き出され露出された例を示している。ここで、
前記ボンディングワイヤ５０が前記封止部６０への露出
側面に隣接した列のパッド１２にボンディングされてい
るワイヤ５０は低い高さに形成され、前記列のパッド１
２に対向する方の列のパッド１２にボンディングされる
ワイヤ５０は相対的に高い位置に形成されている。
【００１４】すなわち、ワイヤ５０の高さを、一部は低
く形成し、他の一部は高く形成して封止部６０の一側面
に露出されるワイヤ５０の前記他の端を２列に露出され
ることによって引出端子７０の間の距離（ピッチ）を増
大させることができる。この場合、ワイヤ５０の露出さ
れた他の端に、前記金属ボール又はリードを形成させる
ことは勿論、選択できる。
【００１５】図４では、引出端子７０をなすワイヤ５０
の他の端が封止部６０の一側面にだけ引き出されて露出
される例を示しているが、本発明はこれに限定せず、図
５の場合には引出端子７０をなすワイヤ５０の他の端が
封止部６０の両側面に引き出されて露出される例を示し
ている。例えば、パッド１２の数が多くて２列に配列さ
れる場合には、同一の列に属する複数のパッド１２から
引き出されるワイヤ５０の他の端を交互に異なる高さに
引き出すと共に、他の列のパッド１２から引き出される
ワイヤ５０の他の端は前記パッド１２の列に隣接した封
止部６０側面に引き出することもでき（即ち、図５及び
図７の組合せ型）、これは本発明において任意なされる
ものである。
【００１６】又、図６に示すように、複数のパッド１２
が正方形又は長方形をなす４列に配列される場合には、
各々のパッド１２の列が隣接した封止部６０の各側面、
すなわち、四側面全部にワイヤ５０の他の端を引き出す
ることもでき、これも又、本発明において任意になされ
るものである。各側面から引き出されるワイヤ５０の他
の端の高さを少なくとも２列以上になるようにすること
は勿論である。
【００１７】又、図７は、本発明によるチップサイズ半
導体パッケージの望ましい第５の実施例を概略的に示し
た斜視図で、半導体チップ１０のパッド１２が１列をな
していても、ここでボンディングされるワイヤ５０の他
端の引き出し高さを、一部は高くし、その他は低くして
ジグザグ状をなすように２列に形成させることによっ
て、封止部６０の一側面上に露出されるワイヤ５０の他
端の間の距離（ピッチ）を増大させることができる。
【００１８】勿論、半導体チップ１０に形成されたパッ
ド１２が２列であり、各列から引き出されるワイヤ５０
の他端の引出高さを制御すれば封止部６０の側面上に露
出されるワイヤ５０の他の端面を２列又はその以上で形
成することもできる。又、その露出されるワイヤ５０の
他端によって形成される列の形状も一定に直交をなしな
がら露出されるようにすることもできるし、ジクザグに
くいちがうように形成することもできるし、不特定な列
をなすようにすることもできるが、このような複数のワ
イヤ５０の他の端面の露出形態は半導体チップ１０のパ
ッド数及び配列形態等のようなパラメータ、及び工程効
率性、ベンダ(vendor)の要求事項及び、パッケージの使
用形態等のような多様なパラメータによって任意に決定
される。
【００１９】一方、前記ワイヤ５０の素材としては、電
気電導性が優秀な素材、例えば、銅、アルミニウム、
金、銀、又はこれらの合金の使用が望ましい。前記ワイ
ヤ５０の直径は１ｍｉｌ以上、５０ｍｉｌ以下（ここ
で、１ｍｉｌは１／１０００ｉｎｃｈである)が適当で
あり、ワイヤ５０の引出端子７０としての他の端面に、
金属ボール又はリードを容易に形成させるためには３ｍ
ｉｌ〜２０ｍｉｌの程度が望ましい。
【００２０】又、前記封止部６０は、ワイヤ５０の前記
他端を除外した全体を封止していれば充分であり、その
素材も当業界で通常的に使用されている樹脂類であれば
充分であり、エポキシ樹脂モールディングが主に使用さ
れている。
【００２１】以下、本発明によるチップサイズ半導体パ
ッケージの製造方法に関して説明すれば、図８は、本発
明によるチップサイズ半導体パッケージの製造方法を示
す工程順序図であり、図９は、本発明によるチップサイ
ズ半導体パッケージの製造方法を示す逐次説明図で、便
宜上、併せて説明することにする。
【００２２】先ず、集積回路が形成され複数のパッド１
２を有している複数の半導体チップユニット１０が一体
に形成されているウェーハ８０を提供する。前記ウェー
ハは通常的に大略円形に形成され、前記ウェーハ８０上
には回路パターン（集積回路）が形成されており、この
回路パタ−ンの種類と形状により半導体チップユニット
１０の大きさと形状が決定される。
【００２３】半導体チップ１０は通常的に正方形又は
長方形になっているので、ウェーハの周縁部は半導体チ
ップユニットとしては使用されない。前記各々の半導体
チップユニット１０には複数のパッド１２が形成されて
おり、パッド１２はその中央部に一列に形成することも
できるし、又は両辺の方に２列に配列することもできる
し、又は四辺の縁に沿って正方形又は長方形に形成する
こともできる。又、パッド１２の形状も制限的ではな
く、正方形又は長方形に形成することが一般的である。
【００２４】本発明において、パッド１２の数及び配列
形態等は制限的ではなく、選択的であるのに過ぎない
が、通常的なパッド１２の配列形態は１列、又は相互対
向する２列、又はその外周縁に沿って各々の外周縁をな
す一辺と平行に配列される４列等に形成される。
【００２５】次に、複数の半導体チップユニット１０等
で構成されるウェーハ８０上で相互隣接する少なくとも
２個の半導体チップユニット１０に形成された複数のパ
ッド１２相互間を各々ボンディングワイヤ５０で相互接
続するワイヤボンディング段階が遂行される。
【００２６】図示した例で、ワイヤボンディングが隣接
した４個の他の半導体チップユニット１０の中、一つだ
け対して遂行される例（すなわち、２個の半導体チップ
ユニット１０でなるカップル単位にワイヤボンディング
が遂行される例）を示しているが、本発明はこれに限定
せず、両側に隣接するように位置する２個の半導体チッ
プユニット１０とワイヤボンディングが遂行されるか、
同一の平面上に上下左右に隣接する４個の各々の半導体
チップユニット１０と同時にワイヤボンディングが遂行
されるか、又は前述したワイヤボンディング形態の中、
任意な種類を組み合わせた形態で成し得ることができる
のは勿論であり、これは当業者において容易な事である
ことを理解すべきである。
【００２７】図９に示した例に対してもっと詳細に説明
すれば、ウェーハ８０上に碁板目紋状に直線状の縦と横
の列をなして配列される半導体チップユニット１０等に
おいて、例えば、第１の列と第２の列の各々、同一の行
に属する半導体チップユニット１０二個ずつを相互にワ
イヤ５０でボンディングし、第３の列と第４の列の各
々、同一の行に属する半導体チップユニット１０の二個
ずつを相互にワイヤ５０でボンディングし、このような
方式で継続して第５の列と第６の列等、以降に対してワ
イヤボンディング作業を遂行する。この場合のワイヤボ
ンディングの順序は限定的なものではなく、作業条件等
により任意であり、列と行を行き来しながら遂行するこ
ともできる。
【００２８】又、半導体チップユニット１０に形成され
たパッド１２が一列である場合には、隣接する半導体チ
ップ１０と一対一の対応にボンディングしても差し支え
ないが、半導体チップ１０に形成されたパッド１２が２
列以上である時は、互いにワイヤボンディングされた半
導体チップユニット１０のシンギュレーションライン
（半導体チップユニット１０の間の境界線）を基準にし
てシンギュレーションラインに隣接したパッド１２同士
でボンディングを遂行し、シンギュレーションラインか
ら遠く離隔したパッド１２同士でボンディングを遂行す
るが、その際、ボンディングの高さは互いに異にし、シ
ンギュレーションラインを基準にワイヤ５０の高さが２
列以上に形成されるようにするのが望ましい。このよう
に、シンギュレーションラインでのワイヤ５０の高さを
二つ以上に形成すれば、封止部６０の一側面上へ引き出
されて露出される複数のワイヤ５０の一端の間の間隔
（ピッチ）を増大させることができるのでより望まし
い。
【００２９】図４は、封止部６０の一側面上へ引き出さ
れて露出された複数のワイヤ５０の一端が２列に配列さ
れる例を示しており、ボンディングされるワイヤ５０の
高さの調節は既存のワイヤボンディング設備をそのまま
使用して遂行することができる。
【００３０】一方、ワイヤボンディング方式は従来の当
業界で広く使用されているボール（ball)−ステッチ（s
titch）ボンディング方式か又はボール（ball)−ボール
(ball）ボンディング方式全部の応用ができる。
【００３１】図１０は、ボール−ステッチボンディング
の課程を説明するための逐次説明図であり、図１１は、
ボール−ボールボンディングの課程を説明するための逐
次説明図で、以下、これに対して順を追って説明するこ
とにする。
【００３２】本発明に適用ができるボール−ステッチボ
ンディング方式は当業界に慣用されているボンディング
技術で、ボンディングの時、先ず、キャピラリー５２を
通じて第１のボンディング位置にワイヤの一端を溶融さ
せボールを形成して融着させた後、前記ボール形成位置
から第２のボンディング位置まで前記キャピラリー５２
の位置を移動させた後、ワイヤ５０を下向へ加圧、溶融
してボンディングする方法であり、一方、ボール−ボー
ルボンディング方式は、第２のボンディング位置に予め
ボールを形成させた後、第１のボンディング位置にワイ
ヤをボール−ボンディング方式でボールを形成した後、
前記ボール形成位置から事前にボールを形成させた前記
第２のボンディング位置のボール上へキャピラリー５２
の位置を移動させた後、ワイヤ５０を下向へ加圧、ボン
ディングする方法である。
【００３３】本発明では、ボール−ボールボンディング
方式が望ましいが、ボンディングの速度が速いボール−
ステッチボンディング方式でも差し支えない。即ち、ボ
ール−ステッチボンディング方式は、ボンディング速度
が速くて作業性は優秀であるが、ワイヤ５０をガイドす
るキャピラリー５２が半導体チップユニット１０のパッ
ド１２と直接接触するので、接触衝撃により前記半導体
チップユニット１０に損傷を招くという問題がある反
面、ボール−ボールボンディング方式は、作業性は多少
下がるが、ボンディングされる第２のボンディング位置
に予めボールを形成させ、これを接続する方式であるの
で半導体チップユニット１０に損傷を招く可能性が低い
と共に、ボンディング力が向上されるという長所があ
る。
【００３４】次に、前記ボンディングワイヤ５０で相互
接続された各々の半導体チップユニット１０等で構成さ
れるウェーハ８０の上面を前記ボンディングワイヤ５０
全体が封止されるようにモールディングする封止部形成
段階が遂行される。
【００３５】モールディングは金型を用いたトランスフ
ァモールディング、すなわち、ウェーハ８０の大きさの
キャビティ（cavity）を有する下部金型（未図示）に、
ワイヤボンディングが完了されたウェーハ８０を安置さ
せた後、上部金型を係合（望ましくは、前記上部金型の
底面に形成されるキャビティが半導体チップユニット毎
の封止部を形成する小さいキャビティに再び区割される
ようにスクライビングライン形成突出部（未図示）を有
しており、モールドランナを通じて溶融された樹脂封止
材を注入した後、硬化させるトランスファモールディン
グ方式を選択するか、ワイヤボンディングが完了された
ウェーハ８０をダイ（未図示）に安置した後、前記ウェ
ーハ８０の外周縁に樹脂オーバーフロー防止用ダムを形
成した後、上方からシリンジやチューブ等のディスペン
サーを利用して液状封止材をディスペンシングするディ
スペンスモールディング方式を選択することができる。
【００３６】一方、封止部６０を形成するための封止部
形成段階で、高温高圧の溶融封止材の流入圧によりワイ
ヤ５０の位置が多少位置移動されるが、ワイヤ５０の厚
さを３ｍｉｌ（金線の場合は通常１．３ｍｉｌ以上であ
る場合には特別な影響がない）以上にすれば、このよう
な問題を考慮する必要がなくなり、又、ワイヤ５０の素
材として金より強度や硬度が優秀な銅又はアルミニウム
系列の合金を使用する場合は、これよりもっと細い直径
のワイヤ５０を使用しても差し支えない。一方、封止部
５０形成用の素材としては当業界で通常的に使用されて
いるエポキシ系モールディング樹脂を使用することがで
きる。
【００３７】次に、前記モールディングされたウェーハ
８０を各々の半導体チップユニット１０等に切断するこ
とによって前記封止部６０の少なくとも一側面上に前記
ワイヤ５０の他端を引出端子７０として露出させるシン
ギュレーション段階が遂行される。
【００３８】シンギュレーションの時の半導体パッケー
ジ単位への切断には当業界で慣用されているウェーハ切
断用ブレードやレーザービームを利用して切断ができ
る。図１２は、本発明によるチップスケール半導体パッ
ケージのシンギュレーション部位を示す概略図であり、
例えば、金属材フレーム６２に接着テープのような接着
手段６４を附着し、その上に封止部６０が形成されたウ
ェーハ８０を附着させた後、ブレード６６等を利用して
ボンディングワイヤ５０の正確な中間部を切断し、前記
ウェーハ８０を各個の半導体パッケージに分離はする
が、前記ブレード６６は、ウェーハ８０が附着されてい
る接着手段６４の半分ぐらいの厚さだけ部分切断する。
このように各個の半導体パッケージ単位にシンギュレー
ションされた状態で別途のピックアップ手段（未図示）
でピックアップする。
【００３９】前記のような段階を経由して本発明による
チップスケール半導体パッケージが製造される。シンギ
ュレーション段階を経由した本発明のチップスケ−ル半
導体パッケージは少なくとも一側面上にワイヤ５０の切
断面が露出されるようになり、この切断面を基板（マザ
ーボード：未図示）に直接、実装することができる。
【００４０】一方、運送及び保管を容易にするために、
前記ワイヤボンディング段階及び樹脂封止部形成段階だ
け遂行した状態でベンダに提供し、ベンダ側でシンギュ
レーション段階を遂行しすることも可能である。
【００４１】本発明の製造方法において、シンギュレー
ション段階を経由した本発明のチップスケール半導体パ
ッケージは少なくともその一側面にワイヤ５０の切断面
が露出されるようになり、このワイヤ５０の切断面を引
出端子７０として直接、使用することもできるが、マザ
ーボード等への実装を容易、確実にするために金属ボー
ル、又は多様な形状のリード等を融着させることも選択
できる。
【００４２】本発明の製造方法において外部引出端子と
しての金属ボール形成段階を図１３に示しており、前記
金属ボール７２は、当業界で公知されたロジンフラック
ス（Rosin Flux）を用いた、リフロ−（Reflow）法、金
属ペースト法、金属鍍金溶融法等が使用することができ
る。
【００４３】ロジンフラックスリフロー法は、ワイヤ５
０の切断面にロジンフラックスを塗布した後、金属ボー
ル７２を安置させ、次に前記金属ボール７２を加熱して
溶融させた後、リフローして球形化した後、冷却させる
ことによって金属ボール７２をワイヤ５０の切断面に融
着させる方法である。
【００４４】一方、金属ペースト法は、ワイヤ５０の切
断面に金属粒子ペーストを塗布し、加熱してペースト剤
は揮発させ、金属粒子は溶融され球形化させると共に、
ワイヤ５０の端面に金属ボール７２を融着させる方法で
ある。
【００４５】又、金属溶液鍍金法は、ワイヤ５０の切断
面に金属溶液を鍍金した後、加熱し溶融させてワイヤ５
０の切断面に金属を球形化して金属ボール７２を融着さ
せる方法である。
【００４６】金属ボールを形成するための素材は、鉛及
びＳｎを主成分にするソルダ等が適合するが、必ずしも
これらに限定せず、金や銀又はこれらの合金を使用して
も差し支えない。又、前記金属は一旦溶融させた後、徐
々に冷却するようにすれば、金属固有の特性（表面張
力、組織安定等）上、球形や半球形を維持するようにな
るので、別途の後加工は不要である。
【００４７】又、本発明の製造方法において、外部引出
端子としてのリード形成段階を図１４に示しており、ワ
イヤ５０の露出切断面に多様な形状のリード７２を導電
性接着剤等のような接着手段で附着させることができ
る。
【００４８】図１５は、本発明によるチップサイズ半導
体パッケージの製造方法において、シンギュレーション
により引出端子を直接形成させる段階を説明する概略図
であり、本発明によるこの実施例においては、ウェーハ
上の半導体チップユニット１０とユニット１０の間のパ
ッド１２を、相互ボンディングするワイヤボンディング
段階で予め決定されたボンディングワイヤの長さの正確
な中間位置で、選択的にキャピラリー（図１０及び１１
での符号５２参照）の端部に高電圧を瞬間的に付加して
ワイヤ５０を部分溶融させてボール７２′を形成させる
手順を更に遂行する。
【００４９】ワイヤボンディング段階で、このようなボ
ール形成段階を遂行することによってシンギュレーショ
ン段階での切断時、前記ボール７２′の中央部が切断さ
れるようになり、比較的広い面積のこの切断面がワイヤ
５０の他端としての外部引出端子７２となる。よって、
別の外部引出端子形成段階を遂行しなくてもよくなるの
で工程効率性を向上させることができる。
【００５０】図１６は、本発明によるチップサイズ半導
体パッケージの製造方法において引出端子としての金属
ボール形成前の選択的前処理課程を概略的に示した断面
図であり、前記金属ボール７２の融着前にワイヤ５０の
切断露出面に隣接した周囲の封止部６０をレーザービー
ム等を利用して若干除去することによって引出端子とし
ての金属ボール７２の形成をもっと容易にすることがで
きる。
【００５１】ワイヤ５０の切断露出面は、シンギュレー
ション段階での剪断応力により、多少損傷されるという
問題はあるが、前記ワイヤ５０の切断面周囲の封止部６
０をレーザービーム等を利用して若干除去することによ
って、金属ボール７２の安着や金属ペースト塗布、又は
金属鍍金が円滑になされるし、特にワイヤ５０の端部が
一部突出されるため金属ボール７２との接触面積がもっ
と広くなって融着が堅固になされる。
【００５２】図１７は、本発明によるチップサイズ半導
体パッケージに外部引出端子としてのソケット７５を適
用させた例示図である。図１７に示す例では、本発明に
よるチップサイズ半導体パッケージに別の引出端子形成
段階を遂行するのではなくソケット７５を嵌めることに
よって外部引出端子７２を形成させることができ、この
ようなソケット７５の形状は、ソケット７５上の引出端
子７２と前記ワイヤの他端とを電気的に接続させるので
あれば特別な制限はない。
【００５３】一方、今まで説明したような引出端子とし
ての金属ボール又はリード等７２の形成時には、各々の
半導体パッケージ別に遂行することができるが、多数の
パッケージ９０を別の収納ツール（未図示）に収納させ
た状態で同時に遂行するのが望ましい。
【００５４】本発明によるチップサイズ半導体パッケー
ジには、マーキングの遂行が通常的であり、この場合の
マーキングは、ウェーハ８０の裏面又は封止部６０の上
面に実施することもできる。又、ウェーハ８０の裏面に
マーキングする場合は、初期のウェーハの投入時、すな
わち、ワイヤボンディング段階の前に実施することもで
きるし、封止部形成段階後のシンギュレーション段階前
に遂行することもできる。又、封止材６０上面にマーキ
ングする場合は、封止部形成段階後シンギュレーション
段階の前に遂行するのが望ましく、このようなマーキン
グはウェーハ単位に進行させることによって一度に手早
く進行することができる。
【００５５】上記、マーキングの時、マーキング作業と
共に切断線認識マーキングを行い、例えば、四個の半導
体パッケージユニットが接しているクロス部に同時に遂
行するようにすれば、シンギュレーションの時、認識マ
ークを利用して切断作業をもっと容易に遂行することも
できる。又、このようなマーキングはインクを用いたイ
ンくマーキングやレーザービームを用いたレーザーマー
キング等、すべて利用することができる。
【００５６】ここで、前記マーキングの時、半導体チッ
プ自体の不良やワイヤボンディングの時、発生する不良
内容、又は品質等級を表示すれば、半導体パッケージの
製造後不良品の認識を容易にすることができる。
【００５７】通常、半導体パッケージを製造するために
ウェーハを提供する時には、このウェーハ８０の状態と
情報（例えば、不良半導体チップユニットの位置、ウェ
ーハ固有の物性特性、半導体チップの品質、半導体チッ
プの数、製造会社等）をファイル化して同時に提供する
ようになるが、この時の情報をマーキング設備に直接入
力させればマーキング設備で各々の半導体チップ、又は
半導体パッケージの不良内容、又はその等級程度を容易
に表示することができる。
【００５８】又、ワイヤボンディング設備でも不良内容
をチェックしてこの時の情報をマーキング設備に渡すよ
うになれば、前記マーキング設備はウェーハ状態での不
良内容、又は等級と、ワイヤボンディング上の不良内容
等を同時に集合して不良マーク、又は等級マークをマー
キングできるようになる。
【００５９】
【発明の効果】上述したように、本発明によるチップサ
イズ半導体パッケージは、非常に単純な構造でありなが
らも引出端子の数を多ピン化ができると共に、薄型化及
びチップサイズ化が可能であり、又、本発明による製造
方法はその工程及びチップサイズ半導体パッケージ構造
の単純化を通じてコストダウンを行うことができる。
【図面の簡単な説明】
【図１】従来の半導体パッケージを示す断面図である。
【図２】従来の半導体パッケージを示す工程順序図であ
る。
【図３】本発明によるチップサイズ半導体パッケージの
望ましい第１の実施例を概略的に示した斜視図である。
【図４】本発明によるチップサイズ半導体パッケージの
望ましい第２の実施例を概略的に示した斜視図である。
【図５】本発明によるチップサイズ半導体パッケージの
望ましい第３の実施例を概略的に示した斜視図である。
【図６】本発明によるチップサイズ半導体パッケージの
望ましい第４の実施例を概略的示した斜視図である。
【図７】本発明によるチップサイズ半導体パッケージの
望ましい第５の実施例を概略的示した斜視図である。
【図８】本発明によるチップサイズ半導体パッケージの
製造方法を示す工程順序図である。
【図９】本発明によるチップサイズ半導体パッケージの
製造方法を示す逐次説明図である。
【図１０】本発明によるチップサイズ半導体パッケージ
の製造方法において、ボンディング課程を説明する逐次
説明図である。
【図１１】本発明によるチップサイズ半導体パッケージ
の製造方法において、他のボンディング課程を説明する
逐次説明図である。
【図１２】本発明によるチップサイズ半導体パッケージ
の製造方法において、シンギュレーション部位を示す?
略図である。
【図１３】本発明によるチップサイズ半導体パッケージ
の製造方法において、引出端子としての金属ボール形成
段階を説明する概略図である。
【図１４】本発明によるチップサイズ半導体パッケージ
の製造方法において、引出端子としてのリード形成段階
を説明する概略図である。
【図１５】本発明によるチップサイズ半導体パッケージ
の製造方法において、シンギュレーションによる他の引
出端子形成段階を説明する概略図である。
【図１６】本発明によるチップサイズ半導体パッケージ
の製造方法において、金属ボール形成の前の選択的前処
理課程を概略的に示した断面図である。
【図１７】本発明によるチップサイズ半導体パッケージ
に外部引出端子としてのソケットを適用させた例示図で
ある。
【符号の説明】
１０ 半導体チップ（ユニット） １２ パッド ２０ 接着層 ３０ 搭載板 ４０ リード ５０ ワイヤ ５２ キャピラリー ６０ 封止部 ６２ フレ−ム ６４ 接着手段 ６６ ブレード ７０ 引出端子 ７２ 引出端子 ７５ ソケット ８０ ウェーハ ９０ 本発明のチップサイズ半導体パッケージ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数のパッドを有する半導体チップと、
    前記半導体チップのパッド各々に一端がボンディングさ
    れているワイヤと、前記ワイヤと前記半導体チップの上
    面を封止する封止部とを有する半導体パッケージにおい
    て、 前記封止部の少なくとも一側面上に前記ワイヤの他端が
    引出端子として露出されていることを特徴とするチップ
    サイズ半導体パッケージ。
  2. 【請求項２】 前記封止部の少なくとも一側面上に露出
    されている前記ワイヤの他端に、外部引出端子として金
    属ボール、又はリードが附着されていることを特徴とす
    る請求項１記載のチップサイズ半導体パッケージ。
  3. 【請求項３】 前記封止部の少なくとも一側面上に露出
    されている前記ワイヤの他端が、半球形に形成され、前
    記半球形部の円形状の平面が外部引出端子として機能す
    ることを特徴とする請求項１記載のチップサイズ半導体
    パッケージ。
  4. 【請求項４】 前記ワイヤの他端と電気的に接続されて
    いる外部引出端子を有するソケットを、さらに包含する
    ことを特徴とする請求項１記載のチップサイズ半導体パ
    ッケージ。
  5. 【請求項５】 前記複数のパッドが一列に配列され、前
    記封止部の一側面上に、前記ワイヤの他端が同一の高さ
    に一列に露出されていることを特徴とする請求項１記載
    のチップサイズ半導体パッケージ。
  6. 【請求項６】 前記複数のパッドが一列に配列され、前
    記封止部の一側面上に、前記ワイヤの他端が異なる高さ
    に少なくとも２列に露出されていることを特徴とする請
    求項１記載のチップサイズ半導体パッケージ。
  7. 【請求項７】 前記複数のパッドが相互に対向する平行
    な２列に配列され、前記封止部の一側面上に前記ワイヤ
    の他端が引出端子として露出されており、前記一側面に
    隣接したパッド列から引き出される前記ワイヤの他端の
    高さが、前記一側面に隣接したパッド列から離隔して対
    向する他のパッド列から引き出される前記ワイヤの他端
    の高さより相対的に低く位置することによって、前記二
    つのパッド列から引き出される前記ワイヤの他端の高さ
    が相互に相異した２列に配列されていることを特徴とす
    る請求項１記載のチップサイズ半導体パッケージ。
  8. 【請求項８】 前記複数のパッドが相互に対向する平行
    な２列に配列され、前記２列のパッドから各々延長され
    る前記ワイヤの他端が、各々のパッド列に隣接した前記
    封止部の一側面上へ引き出され、前記封止部の相互に対
    向する二つの側面上に露出されていることを特徴とする
    請求項１記載のチップサイズ半導体パッケージ。
  9. 【請求項９】 前記封止部の相互に対向する二つの側面
    上に各々露出される前記ワイヤの他端が、高さの相異し
    た少なくとも２列に配列されていことを特徴とする請求
    項８記載のチップサイズ半導体パッケージ。
  10. 【請求項１０】 前記複数のパッドが正方形又は長方形
    をなすように４列に配列され、各々のパッド列から延長
    される前記ワイヤの他端が、前記パッド列に隣接した前
    記封止部の一側面上へ引き出され、前記封止部の相互に
    対向する四つの側面上に各々露出される前記ワイヤの他
    端が、同一の１列、又は相互に相異した少なくとも２列
    の高さに配列されていることを特徴とする請求項１記載
    のチップサイズ半導体パッケージ。
  11. 【請求項１１】 複数のパッドを有する複数の半導体チ
    ップユニットで構成されるウェーハと、 前記半導体チップユニット上のパッドと、前記半導体チ
    ップユニットと隣接した少なくとも一つの他の半導体チ
    ップユニット上のパッドとを電気的に接続するボンディ
    ングワイヤと、 前記ボンディングワイヤの全体、及びボンディングされ
    た前記ウェーハ上方を封止する封止部とで構成されるこ
    とを特徴とするウェーハ形状のチップサイズ半導体パッ
    ケージ集合体。
  12. 【請求項１２】 ボンディングワイヤが、同一平面上で
    半導体チップユニット２個、３個、及び、４個相互間の
    任意な組合せ形態で各々のパッド相互間を電気的に接続
    していることを特徴とする請求項１１記載のウェーハ形
    状のチップサイズ半導体パッケージ集合体。
  13. 【請求項１３】 各々の半導体チップユニット相互間の
    パッドを電気的に接続するボンディングワイヤの中間位
    置にボールが形成されていることを特徴とする請求項１
    １記載のウェーハ形状のチップサイズ半導体パッケージ
    集合体。
  14. 【請求項１４】 複数の半導体チップユニットで構成さ
    れるウェーハ上で相互に隣接する少なくとも二つの半導
    体チップユニットを、各々ボンディングワイヤで相互接
    続するワイヤボンディング段階と、 前記ボンディングワイヤで相互接続された各々の半導体
    チップユニットで構成されるウェーハの上面を、前記ボ
    ンディングワイヤ全体が封止されるようにモールディン
    グする封止部形成段階と、 前記モールディングされたウェーハを、各々の半導体チ
    ップユニットに切断することによって前記封止部の少な
    くとも一側面上に、前記ワイヤの他端を引出端子として
    露出させるシンギュレーション段階とを有することを特
    徴とするチップサイズ半導体パッケージの製造方法。
  15. 【請求項１５】 露出された前記ワイヤの他端に、外部
    引出端子として金属ボール、又はリ−ドを附着させる引
    出端子形成段階を、前記シンギュレーション段階に後続
    して遂行することを特徴とする請求項１４記載のチップ
    サイズ半導体パッケージの製造方法。
  16. 【請求項１６】 前記シンギュレ−ション段階に後続し
    て、前記ワイヤの露出された他端に、隣接した周囲の封
    止部を除去する段階をさらに遂行することを特徴とする
    請求項１４記載のチップサイズ半導体パッケージの製造
    方法。
  17. 【請求項１７】 前記ワイヤボンディング段階で、各々
    の半導体チップユニットのパッド相互間を接続するワイ
    ヤをボンディングする時、ワイヤの中間位置にボールを
    形成させるボール形成段階を同時に遂行することを特徴
    とする請求項１４記載のチップサイズ半導体パッケージ
    の製造方法。
  18. 【請求項１８】 前記シンギュレーション段階に後続し
    て、前記封止部の少なくとも一側面に露出されたワイヤ
    の他端を外部引出端子と電気的に接続するためのソケッ
    トを装着するソケット装着段階をさらに包含することを
    特徴とする請求項１４記載のチップサイズ半導体パッケ
    ージの製造方法。
  19. 【請求項１９】 前記ワイヤボンディング段階の前に、
    提供される前記ウェーハ裏面に各々の半導体チップユニ
    ットに対する品質等級、不良内容、又は製造情報をマー
    キングする段階をさらに包含することを特徴とする請求
    項１４記載のチップサイズ半導体パッケージの製造方
    法。
  20. 【請求項２０】 前記封止部形成段階とシンギュレーシ
    ョン段階との間に、封止部の上面、又はウェーハの裏面
    にパッケージユニットに対する品質等級、不良内容、又
    は製造情報をマーキングする段階をさらに包含すること
    を特徴とする請求項１４記載のチップサイズ半導体パッ
    ケージの製造方法。
JP34112099A 1998-12-31 1999-11-30 チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法 Expired - Fee Related JP3069792B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1998/P63822 1998-12-31
KR10-1998-0063822A KR100379835B1 (ko) 1998-12-31 1998-12-31 반도체패키지및그제조방법

Publications (2)

Publication Number Publication Date
JP2000200859A true JP2000200859A (ja) 2000-07-18
JP3069792B2 JP3069792B2 (ja) 2000-07-24

Family

ID=19570375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34112099A Expired - Fee Related JP3069792B2 (ja) 1998-12-31 1999-11-30 チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法

Country Status (3)

Country Link
US (1) US6369454B1 (ja)
JP (1) JP3069792B2 (ja)
KR (1) KR100379835B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2010010441A (ja) * 2008-06-27 2010-01-14 Murata Mfg Co Ltd 回路モジュールの製造方法および回路モジュール
JP2010182904A (ja) * 2009-02-06 2010-08-19 Fujitsu Ltd 半導体装置の製造方法
JP2011029370A (ja) * 2009-07-24 2011-02-10 Shinko Electric Ind Co Ltd 積層型半導体装置及びその製造方法
JP2016015356A (ja) * 2014-06-30 2016-01-28 日亜化学工業株式会社 発光装置及びその製造方法
JP2016086047A (ja) * 2014-10-24 2016-05-19 日亜化学工業株式会社 発光装置の製造方法

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US6660559B1 (en) 2001-06-25 2003-12-09 Amkor Technology, Inc. Method of making a chip carrier package using laser ablation
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
US6677672B2 (en) 2002-04-26 2004-01-13 Semiconductor Components Industries Llc Structure and method of forming a multiple leadframe semiconductor device
US6803303B1 (en) 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6913952B2 (en) * 2003-07-03 2005-07-05 Micron Technology, Inc. Methods of forming circuit traces and contact pads for interposers utilized in semiconductor packages
US7061096B2 (en) * 2003-09-24 2006-06-13 Silicon Pipe, Inc. Multi-surface IC packaging structures and methods for their manufacture
US7732904B2 (en) 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
US7652381B2 (en) 2003-11-13 2010-01-26 Interconnect Portfolio Llc Interconnect system without through-holes
WO2005050708A2 (en) * 2003-11-13 2005-06-02 Silicon Pipe, Inc. Stair step printed circuit board structures for high speed signal transmissions
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
US20050230821A1 (en) * 2004-04-15 2005-10-20 Kheng Lee T Semiconductor packages, and methods of forming semiconductor packages
DE102004031997A1 (de) * 2004-07-01 2006-01-26 Infineon Technologies Ag Gehäuse für ein Halbleiter-Bauelement und Halbleiter-Bauelement-Test-System zum Testen der Kontaktierung bei übereinander angeordneten Halbleiter-Bauelementen
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7723146B2 (en) * 2006-01-04 2010-05-25 Stats Chippac Ltd. Integrated circuit package system with image sensor system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
KR100737217B1 (ko) * 2006-06-27 2007-07-09 하나 마이크론(주) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
US7772045B1 (en) * 2006-10-24 2010-08-10 Randy Wayne Bindrup Wire bond method for angularly disposed conductive pads and a device made from the method
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7750465B2 (en) * 2007-02-28 2010-07-06 Freescale Semiconductor, Inc. Packaged integrated circuit
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7960845B2 (en) * 2008-01-03 2011-06-14 Linear Technology Corporation Flexible contactless wire bonding structure and methodology for semiconductor device
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7902665B2 (en) * 2008-09-02 2011-03-08 Linear Technology Corporation Semiconductor device having a suspended isolating interconnect
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
KR101088822B1 (ko) 2009-08-10 2011-12-01 주식회사 하이닉스반도체 반도체 패키지
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP6237344B2 (ja) * 2014-03-03 2017-11-29 日亜化学工業株式会社 発光装置及び発光装置の製造方法
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
JP3207738B2 (ja) * 1996-01-15 2001-09-10 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5987739A (en) * 1996-02-05 1999-11-23 Micron Communications, Inc. Method of making a polymer based circuit
US5700981A (en) * 1996-02-08 1997-12-23 Micron Communications, Inc. Encapsulated electronic component and method for encapsulating an electronic component
US5856915A (en) * 1997-02-26 1999-01-05 Pacesetter, Inc. Vertically stacked circuit module using a platform having a slot for establishing multi-level connectivity
US6294100B1 (en) * 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
JP2000022044A (ja) * 1998-07-02 2000-01-21 Mitsubishi Electric Corp 半導体装置とその製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8018033B2 (en) 2007-01-31 2011-09-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP5120266B2 (ja) * 2007-01-31 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8497156B2 (en) 2007-01-31 2013-07-30 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP2010010441A (ja) * 2008-06-27 2010-01-14 Murata Mfg Co Ltd 回路モジュールの製造方法および回路モジュール
JP2010182904A (ja) * 2009-02-06 2010-08-19 Fujitsu Ltd 半導体装置の製造方法
JP2011029370A (ja) * 2009-07-24 2011-02-10 Shinko Electric Ind Co Ltd 積層型半導体装置及びその製造方法
JP2016015356A (ja) * 2014-06-30 2016-01-28 日亜化学工業株式会社 発光装置及びその製造方法
JP2016086047A (ja) * 2014-10-24 2016-05-19 日亜化学工業株式会社 発光装置の製造方法

Also Published As

Publication number Publication date
KR20000047069A (ko) 2000-07-25
US6369454B1 (en) 2002-04-09
JP3069792B2 (ja) 2000-07-24
KR100379835B1 (ko) 2003-06-19

Similar Documents

Publication Publication Date Title
JP3069792B2 (ja) チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法
US8445322B2 (en) Method of fabricating semiconductor package
KR0185512B1 (ko) 칼럼리드구조를갖는패키지및그의제조방법
JP5420505B2 (ja) 半導体装置の製造方法
KR100587851B1 (ko) 반도체 장치의 제조방법
US20070096288A1 (en) Double-sided circuit board and multi-chip package including such a circuit board and method for manufacture
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
US20090045523A1 (en) Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
CN108878398B (zh) 包括导电凸块互连的半导体器件
JPH10335527A (ja) 半導体装置、半導体装置の実装方法、および半導体装置の製造方法
JP2006339595A (ja) 半導体装置
JP2012028513A (ja) 半導体装置及びその製造方法
US7064451B2 (en) Area array semiconductor device and electronic circuit board utilizing the same
JP4038021B2 (ja) 半導体装置の製造方法
JP4159631B2 (ja) 半導体パッケージの製造方法
CN115985783B (zh) 一种mosfet芯片的封装结构和工艺
JP3600138B2 (ja) 半導体装置
KR100481424B1 (ko) 칩 스케일 패키지의 제조 방법
JPH0846091A (ja) ボールグリッドアレイ半導体装置
JPH07130937A (ja) 表面実装型半導体装置およびその製造に用いるリードフレーム
WO1999065076A1 (en) Semiconductor device and method for manufacturing the same
JP2001015630A (ja) Ｂｇａ型半導体パッケージ及びその製造方法
JPH1092967A (ja) 底面突起状端子配列型集積回路装置及びその製造方法
US20080150156A1 (en) Stacked die package with stud spacers
JPH07254654A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees