JP2010010441A - 回路モジュールの製造方法および回路モジュール - Google Patents
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Abstract
【課題】回路モジュールを、その小型化およびシールド効果の向上を図りつつ製造の歩留まりを高くして安価に製造する。
【解決手段】集合基板1の隣接する回路モジュールの基板領域Lのグランド電極2同士を分割線dを跨ぐ導電部材を介して接続し、その状態で集合基板1上に部品3および導電部材6を覆うように封止用の樹脂層7を形成し、分割線dに沿って樹脂層7を容易な寸法管理で短時間に切断して溝8を形成し、分割導電部材61の切断端を樹脂層7から露出する。さらに、その状態で溝8を含む樹脂層7を覆うようにシールド用の導電層9を形成し、導電層9を分割導電部材61を介してグランド電極2に接続した後、集合基板1を分割線dに沿って切断して回路モジュール10を製造する。
【選択図】図2
【解決手段】集合基板1の隣接する回路モジュールの基板領域Lのグランド電極2同士を分割線dを跨ぐ導電部材を介して接続し、その状態で集合基板1上に部品3および導電部材6を覆うように封止用の樹脂層7を形成し、分割線dに沿って樹脂層7を容易な寸法管理で短時間に切断して溝8を形成し、分割導電部材61の切断端を樹脂層7から露出する。さらに、その状態で溝8を含む樹脂層7を覆うようにシールド用の導電層9を形成し、導電層9を分割導電部材61を介してグランド電極2に接続した後、集合基板1を分割線dに沿って切断して回路モジュール10を製造する。
【選択図】図2
Description
本発明は、基板上面の部品を封止した樹脂層をシールド用の導電層で覆った構造の回路モジュールの製造方法および回路モジュールに関し、より詳細には、集合基板(親基板)を複数の回路モジュールの基板(子基板)に分割して回路モジュールを製造する際の改良およびその方法で製造された新規な回路モジュールの提供に関する。
従来、コンデンサ、抵抗等の電子部品の回路モジュールには、基板の上面に設けられた電子部品を樹脂封止し、さらに、それをシールド用の導電層で覆って製造されるものがある。この種の回路モジュールは概略図4に示すように構成される(例えば、特許文献1参照)。
図4は回路モジュール100の断面図であり、セラミック板やガラス・エポキシ樹脂板等からなる基板110は、上面(部品実装面)に半導体素子、コンデンサ、抵抗等の電子部品(要素部品)120が実装される。
各電子部品120はボンディングワイヤ130等により、基板100の配線パターンの信号電極等に電気的に接続される。また、基板110の裏面には接地用電極170a、I/O電極(信号電極)170bが設けられ、基板110の表面側の接地用電極150aと裏面側の接地用電極170aは内層パターン160a、スルーホール160bを介して接続され、表面側の信号パターンと裏面側のI/O電極170bはスルーホール等を介して接続される。
また、各電子部品120は、基板110の上面に積層状に設けられた封止用の樹脂層(絶縁体の樹脂モールド層)140に覆われて内蔵される。さらに、樹脂層140はシールド用の導電層(導電性の第2樹脂モールド層)190で覆われる。
導電層190は外部からの静電や電界等の影響から電子部品120を保護するものであり、スルーホール等を介して接地用電極170aに接続してもよいが、図4の回路モジュール100の場合、基板110の表面側端部に接地用電極150aの端面が露呈する段部を形成し、導電層190を基板110の端面に露呈した接地用電極150aまで被覆するよう設け、導電層190をリードレス型で接地用電極170aに接続している。この場合、部品数が少なく、回路モジュール100の小型化が図られる利点がある。
この回路モジュール100は、概略、図5の工程a〜cを経て製造される。すなわち、複数の回路モジュール100の基板領域110aに分割される集合基板210の上面に所要個数の回路部品120が実装され、ついで、集合基板210の上面側にモールドにより封止用の樹脂層140aが形成される(工程a)。その後、集合基板210と封止樹脂層140aの上にモールドにより導電性樹脂からなるシールド用の導電層(第2の樹脂モールド層)190aが形成される(工程b)。その後、樹脂層140a、シールド層190aを形成した集合基板210が個々の基板領域110aの基板(子基板)110に切断される(工程c)。そして、この切断により複数個の回路モジュール100が製造される。
なお、工程a〜cの破線の位置が基板領域110aの仮想の分割線の位置を示し、集合基板210はダイシング装置やレーザ装置、ウオ−ター装置或いはワイヤー装置等を用いて切断される。
ところで、回路モジュール100の導電層190により回路モジュール100の基板110の端面に露呈した接地用電極150aまで被覆するため、前記工程bに示すように、樹脂層140の形成後であって導電層190aの形成前に、個片化する分離線に沿って基板210をダイサー等でハーフカットして溝200が形成される。その後、導電層190で溝200が埋め戻された後、前記ハーフカットの幅よりも狭い幅のダイサー等で前記分割線に沿って基板210が切断されすることにより、回路モジュール100が量産される
。
特開2004−172176号公報(段落[0018]−[0031]、、[0060]−[0063]、図3、図9等)
。
図4の回路モジュール100は、基板110の側面(端面)においてシールド用の導電層190を接地電極150aに接着して接地するリードレス型の構造であり、小型化およびシールド効果の向上を図って製造できる利点がある。
しかしながら、その製造に際しては、図5に示したように基板110の側面(端面)から接地用電極150aの端面を露出させるため、樹脂層140の切断および集合基板210の切断(ハーフカット)が必要になる。
そして、これらの切断においては、厳密な寸法管理により、樹脂層140および基板110を切断して溝200を極めて精度よく設計された指定の深さに形成しなければならず、製造寸法の管理精度を極めて高くする必要がある。そのため、製造の歩留まりが低くなって回路モジュール100を安価に製造できない問題がある。
本発明は、この種の回路モジュールを、その小型化およびシールド効果の向上を図りつつ製造の歩留まりを高くして安価に製造できるようにすることを目的とし、また、そのようにして製造された新規な構造の回路モジュールを提供することを目的とする。
上記した目的を達成するために、本発明の回路モジュールの製造方法は、上面にグランド電位の電極を有するともに部品が実装され、分割線に沿って複数の回路モジュールの基板領域に分割される集合基板を用意する工程と、前記集合基板の隣接する前記基板領域の前記電極同士を、前記分割線を跨ぐ導電部材を介して接続する工程と、前記集合基板上に前記部品及び前記導電部材を覆うように封止用の樹脂層を形成する工程と、前記分割線に沿って溝を形成することにより前記導電部材を前記分割線に沿って切断して前記隣接する基板領域の前記電極それぞれに接続された分割導電部材を形成し、該両分割導電部材の切断端を前記溝に露出する工程と、前記樹脂層を覆うようにシールド用の導電層を形成して該導電層を前記両分割導電部材の切断端に接着する工程と、前記導電層の形成後に前記集合基板を前記分割線に沿って切断する工程とを含むことを特徴としている(請求項1)。
そして、前記導電部材は線材であることが実用的で好ましい(請求項2)。その際、前記導電部材は前記回路モジュールの基板領域の前記電極に圧着して接合されることが好ましい(請求項3)。
つきに、前記溝は底面が前記樹脂層内に位置する深さであることが加工のし易さ等から好ましい(請求項4)。また、前記導電層は薄膜状に形成されることが小型化およびコスト等から好ましい(請求項5)。さらに、本発明は記基板がセラミック板であるときに効果的である(請求項6)。
つぎに、本発明の回路モジュールは、上面にグランド電位の電極を有するともに部品が実装された基板と、前記部品および前記導電部材を覆うように前記基板上に形成された封止用の樹脂層と、前記電極に接続されて前記樹脂層の側面から露出した導電体と、前記樹脂層を覆うように形成されて、かつ前記導電体に接着されたシールド用の導電層とを備えたことを特徴としている(請求項7)。
請求項1の発明によれば、用意した集合基板の隣接する回路モジュールの基板領域のグランド電位の電極同士が分割線を跨ぐ導電部材を介して接続され、その状態で集合基板上に部品および導電部材を覆うように封止用の樹脂層が形成される。
そして、分割線に沿って樹脂層に溝が形成されると、導電部材が切断されてその切断端が樹脂層から露出する。さらに、その状態で溝を含む樹脂層を覆うようにシールド用の導電層を形成すると、この導電層が前記切断端に接着して前記電極に接続される。
この場合、樹脂層を切断(ハーフカット)して前記溝を容易に短時間に形成することができ、その際、溝は導電部材が切断される深さ以上の深さであればよいので、溝の形成についての厳密な寸法管理は不要になる。
そして、シールド用の導電層が形成された後、集合基板が前記分割線に沿って切断されて複数個の回路モジュールが製造される。
したがって、リードレス型の構造で小型化およびシールド効果の向上を図りつつ製造の歩留まりを高くして安価にこの種の回路モジュールを製造することができる。
請求項2の発明によれば、前記導電部材を線材とするため、導電部材の分割線を跨る部分は基板の上面から比較的距離がある。そのため、前記溝のを形成する際の寸法管理が一層緩和されて回路モジュールの製造の歩留まりが一層向上する。その際、請求項3の発明によれば、前記導電部材が前記電極に圧着して接合されるため、極めて実用的である。
請求項4の発明によれば、前記溝は底面が樹脂層内に位置する深さであるため、極めて容易で安価な加工によって請求項1〜3の発明の効果を奏することができる。また、請求項5の発明によれば、導電層が薄膜上で薄いため、一層小型に形成できる利点がある。さらに、請求項6の発明によれば、セラミック板の基板を使用して請求項1〜5の効果を奏することができる。
つぎに、請求項7の発明によれば、請求項1の製造方法によって製造された新規な構造の回路モジュールを提供することができる。
つぎに、本発明をより詳細に説明するため、一実施形態について、図1〜図3にしたがって詳述する。なお、各図においては、断面を示す斜線等は適宜省略している。また、各図の同一の符号を付したものは、同一または相当するものを示す。
<製造方法>
本発明の回路モジュールの製造方法の一実施形態について、図1および図2の製造工程の説明図を参照して説明する。
本発明の回路モジュールの製造方法の一実施形態について、図1および図2の製造工程の説明図を参照して説明する。
まず、図1の工程Aにより、仮想の分割線dにしたがって複数の回路モジュールの基板領域Lに分割される集合基板1が用意される。分割線dは仮想線であっても、集合基板1の主面に形成された溝により描かれた線であってもよい。
集合基板1は上面の各基板領域Lの端部にグランド電位の電極(以下、グランド電極という)2を有するともに、各基板領域L1に1個または複数個の部品3が実装されて上面の信号電極4に接続されている。
なお、集合基板1は、好ましくは例えばセラミックグリーンシートの積層体を焼成してなるセラミック板である。各セラミックグリーンシートには、上面および下面に電極2、2´、4や引き出し線等の配線パターンおよびビアホール導体がスクリーン印刷で形成される。特に、各グランド電極2の直下にビアホール導体11が形成され、当該ビアホール導体11が電極2´に接続されていることが好ましい。複数のセラミックグリーンシートを積層して積層体を作成した後、下面側の分割線dの位置にブレーク用の溝状のスナップライン5が形成される。その後積層体を焼成し、所定の電極2、4にめっき処理を施してセラミック板が形成される。なお、スナップライン5は基板1の切断を容易にするものであり、必ずしも形成する必要はない。
また、各部品3はそのようにして形成された集合基板1に例えばはんだ印刷を施し、はんだを溶融して実装される。この実装後に、集合基板1はフラックス除去の基板洗浄が施される。
つぎに、図1の工程Bにより、集合基板1の隣接する基板領域L、Lの電極2同士を、分割線dを跨ぐ導電部材6を介して接続する。
導電部材6は、集合基板1の上面から離れた(浮いた)状態で分割線dを跨ぐようにするためボンディングワイヤ状またはステープラーの針状の線材であることが好ましいが、グランド電極2間に渡された棒状や板状の金属部材、さらには、チッブ部品形状(キュービック形状)の金属部材であってもよい。また、導電部材6は電極2に沿って適当な間隔で複数本(個)設けるようにしてもよい。なお、いずれの場合であっても、導電部材6の高さは後述する樹脂層より低く、導電部材6が樹脂層の上方に突出することはない。
そして、導電部材6が線材の場合、導電部材6の両端部は隣接する基板領域L、Lのグランド電極2に圧着して簡単に接合される。
つぎに、図1の工程Cにより、集合基板1上に部品3および導電部材6を覆うように封止用の樹脂層7を形成する。具体的には、集合基板1に上面から封止用樹脂を塗布する。このとき樹脂を加温し、その粘度を下げて流動性を高める。そして、前記封止用樹脂を硬化させて樹脂層7を形成する。このとき、部品3および導電部材6は完全に樹脂層7に埋もれる。
つぎに、図2の工程Dにより、例えばダイサーにより分割線dに沿って樹脂層7を適当な深さにハーフカットして溝8を形成する。このとき、溝8の形成に伴って導電部材6を分割線dに沿って切断し、隣接する基板領域L、Lのグランド電極2それぞれに接続された分割導電部材61、61を形成して両分割導電部材61、61の切断端を溝8に露出する。
この場合、導電部材6が樹脂層7に埋もれているため、樹脂層7を導電部材6が切断される深さ以上の適当な深さに切断(ハーフカット)すればよく、溝8の形成についての厳密な寸法管理は不要になり、溝8の形成が容易に行える。そして、導電部材6が前記線材の場合は、導電部材6が集合基板1の上面より比較的高い位置にあり、溝8の寸法管理が極めて容易である。
つぎに、図2の工程Eにより樹脂層7を覆うようにシールド用の導電層9を形成する。この導電層9は例えば導電性ペーストの塗布やスピンコートにより形成される。なお、小型化およびコスト等の面からは、前記スピンコート等により導電層9を溝8の壁面に沿って薄膜状に薄く形成することが好ましい。
つぎに、図2の工程Fにより、導電層9の形成後に集合基板1を溝8およびスナップライン5を利用して分割線dに沿って切断し、集合基板1を前記基板領域L毎に個片化して複数個の回路モジュール10を製造する。なお、図中の71は樹脂層7が切断されて形成された子基板10a上の樹脂層、91は導電層9が切断されて形成された子基板10aの導電層である。
したがって、本実施形態の製造方法によると、例えばダイサーの切断加工により、厳密な寸法管理で時間をかけて材質等が異なる樹脂層7および集合基板1を切断し、集合基板1の側面から電極を露出するのではなく、樹脂層7のみを適当な深さに切断(ハーフカット)して導電部材6を切断し、分割導電部材61を樹脂層7の側面から露出すればよいため、樹脂層7の切断が容易な寸法管理で短時間に行える。
そして、導電部材6の切断後、シールド用の導電層9を形成して集合基板1を分割線dに沿って各基板領域Lに切断することにより、リードレス型の構造で小型化およびシールド効果の向上を図った回路モジュール10を製造することができる。
その際、前記したように樹脂層7の切断が容易な寸法管理で短時間に行えるため、製造の歩留まりが高くなり、回路モジュール10を安価に量産することができる。
<回路モジュール10の構成>
つぎに、前記ようにして製造された回路モジュール10の構成について、図3の断面図を参照して説明する。
つぎに、前記ようにして製造された回路モジュール10の構成について、図3の断面図を参照して説明する。
回路モジュール10は、図3に示すように、子基板10aの上面に部品3が実装されるとともに、子基板10aの上面のグランド電極2に分割導電部材61の基部が接続されている。
さらに、子基板10a上に封止用の樹脂層71が設けられ、部品3、グランド電極2等は樹脂層71に内蔵され、分割導電部材61の前記切断端が樹脂層71の側面から露出している。
また、樹脂層71は外装膜となる薄膜状のシールド用の導電層91で覆われ、導電層91は分割導電部材61の前記切断端に接着され、分割導電部材61を介してグランド電極2に接続されている。グランド電極2はビアホール導体11を介して子基板10a下面の電極2´に接続されている。電極2´が、回路モジュール10が搭載されるマザーボードのグランド電極と接続されると、導電層91のシールド性を強化できるので好ましい。
したがって、分割導電部材61により導電層91をグランド電極2に接続したリードレス型の新規な構造の小型でシールド効果の高い回路モジュール10を提供することができる。
そして、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行なうことが可能であり、例えば、集合基板1において、グランド電極2は分割線dを跨いで形成される電極であってもよい。また、本発明のグランド電位の電極は、マザーボードのグランド電極と接続される子基板10a下面の電極2´と子基板10a側面の電極によって一体化された電極であってもよい。さらに、部品3が集積回路素子(IC)の場合は、グランド電極2が集合基板1のIC実装の認識用マークとしての機能を有していてもよく、この場合、集合基板1に専用のグランド電極2を設けなくてよく、一層小型かつ安価に回路モジュール10を製造できる利点がある。
また、例えば前記工程Cにおいて、樹脂層7を、その上部に銅箔を付けた樹脂層により形成し、前記工程Eにおいては、溝8の周面(側面)に導電ペーストを塗布し、この導電ペーストと前記銅箔とによって導電層7を形成するようにしてもよい。
さらに、集合基板1は種々の材質の基板であってよく、その際、スナップライン5は形成されていなくてもよい。そして、集合基板1を各基板領域Lに分割する方法としては、手割り(チョコレートブレーク)やダイシングによる分割であってもよい。
また、部品3の種類や大きさ、個数等はどのようであってもよく、樹脂層7、71、導電層9、91や導電部材6、61等もどのようなものであってもよい。
そして、本発明は、種々の回路モジュールおよびその製造方法に適用できる。
1 集合基板
2 グランド電極
3 部品
6 導電部材
7、71 樹脂層
8 溝
9、91 導電層
10 回路モジュール
10a 子基板
61 分割導電部材
L 基板領域
d 分割線
2 グランド電極
3 部品
6 導電部材
7、71 樹脂層
8 溝
9、91 導電層
10 回路モジュール
10a 子基板
61 分割導電部材
L 基板領域
d 分割線
Claims (7)
- 上面にグランド電位の電極を有するともに部品が実装され、分割線にしたがって複数の回路モジュールの基板領域に分割される集合基板を用意する工程と、
前記集合基板の隣接する前記基板領域の前記電極同士を、前記分割線を跨ぐ導電部材を介して接続する工程と、
前記集合基板上に前記部品および前記導電部材を覆うように封止用の樹脂層を形成する工程と、
前記分割線に沿って溝を形成することにより前記導電部材を前記分割線に沿って切断して前記隣接する基板領域の前記電極それぞれに接続された分割導電部材を形成し、該両分割導電部材の切断端を前記溝に露出する工程と、
前記樹脂層を覆うようにシールド用の導電層を形成して該導電層を前記両分割導電部材の切断端に接着する工程と、
前記導電層の形成後に前記集合基板を前記分割線に沿って切断する工程とを含むことを特徴とする回路モジュールの製造方法。 - 前記導電部材は線材であることを特徴とする請求項1に記載の回路モジュールの製造方法。
- 前記導電部材は前記回路モジュールの基板領域の前記電極に圧着して接合されることを特徴とする請求項2に記載の回路モジュールの製造方法。
- 前記溝は底面が前記樹脂層内に位置する深さであることを特徴とする請求項1ないし3のいずれかに記載の回路モジュールの製造方法。
- 前記導電層は薄膜状に形成されることを特徴とする請求項1ないし4のいずれかに記載の回路モジュールの製造方法。
- 記基板はセラミック板であることを特徴とする請求項1ないし5のいずれかに記載の回路モジュールの製造方法。
- 上面にグランド電位の電極を有するともに部品が実装された基板と、
前記部品および前記導電部材を覆うように前記基板上に形成された封止用の樹脂層と、
前記電極に接続されて前記樹脂層の側面から露出した導電体と、
前記樹脂層を覆うように形成されて、かつ前記導電体に接着されたシールド用の導電層とを備えたことを特徴とする回路モジュール。
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JP2010010441A true JP2010010441A (ja) | 2010-01-14 |
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ID=41590568
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JP2008168616A Pending JP2010010441A (ja) | 2008-06-27 | 2008-06-27 | 回路モジュールの製造方法および回路モジュール |
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