JP2937336B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置の製造方法に関し、特に記
憶素子のソフトエラー対策用のα線遮蔽膜を有する半導
体記憶装置の製造方法に関する。

［従来の技術］ 従来からα線の入射によってその記憶内容が書き替え
られてしまう所謂ソフトエラーを防止するため、α線遮
蔽膜を有する半導体記憶装置が使用されている。

第３図はこの種の半導体記憶装置を示す図である。同
図（ａ）の平面図において、半導体チップ11には、記憶
装置12が形成されている。この記憶装置12の周辺には、
周辺回路13が形成されている。更に、半導体チップ11の
周縁部には入出力端子14が配設されている。

第３図（ｂ）は第３図（ａ）のＣ−Ｃ′線による断面
図である。以下、この図面を参照して、上記半導体記憶
装置の製造方法を、バイポーラ型スタティックメモリを
例にとって説明する。

先ず、半導体基板20の表面に、コレクタ、ベース、エ
ミッタ及びショットキーバリアダイオード等の記憶素子
拡散領域21を形成した後、半導体基板20の表面の全面を
層間絶縁膜22で被覆する。

次に、この層間絶縁膜22の所定位置にコンタクトホー
ル（図示せず）を形成した後、アルミニウム等の材料を
被着して第１層配線23を所定のパターンで複数形成し、
前記コンタクトホールに埋め込んだ配線材料により第１
層配線23と拡散領域21との間のコンタクトをとる。

続いて、上記第１層配線23上に層間絶縁膜24を形成
し、この層間絶縁膜24の所定位置にスルーホールを形成
した後、第１層配線23と同様の材料にて、第２層配線25
を第１層配線23と直交する方向に複数形成する。前記ス
ルーホールに埋め込まれた配線材料により第１層配線23
と第２層配線25とが電気的に接続される。そして、最終
的な保護膜として層間絶縁膜26を形成し、チップの製造
工程を終了する。

次いで、このチップをケース等に組み立てた後、上記
層間絶縁膜26上に30乃至50μｍの膜厚のα線遮蔽膜27を
形成する。

［発明が解決しようとする課題］ 上述した従来の半導体記憶装置の製造方法では、α線
遮蔽膜がチップの完成後に被着され、その形成方法はス
ポイトによりチップ上方から液を滴下させる方法であ
る。このため、α線遮蔽膜の位置及び形状を精度良く決
定することが難しく、また、チップとα線遮蔽膜との間
の熱膨張係数の差異等により、半導体チップの信頼性を
低下させるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであっ
て、α線遮蔽膜の位置及び形状の精度が高く、信頼性が
高い半導体記憶装置の製造方法を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係る半導体記憶装置の製造方法は、半導体基
板上に記憶素子と周辺回路とを形成する工程と、少なく
とも前記記憶素子のα線によって影響を受ける領域の上
に数μｍの厚さを有するメッキ貴金属を形成する工程と
を備えたことを特徴とする。

［作用］ 本発明によれば、一連のウエハ製造工程の一つとし
て、例えばフォトレジスト等を使用して貴金属材料から
なるα線遮蔽層を形成するので、記憶素子に対する位置
及びパターンの精度を向上させることができ、しかもα
線遮蔽層の面積を小さくできると共に厚みを薄くできる
ので、熱膨張係数の差による影響が少なく、半導体チッ
プの信頼性を高めることができる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。

第１図は本発明の第１の実施例に係る半導体装置の製
造方法を示す図である。

第１図（ａ）の平面図に示すように、半導体チップ11
には、記憶装置12が形成され、この記憶装置12の周囲に
は周辺回路13が形成されている。また、半導体チップ11
の周縁部には、周辺回路13と内部パターンによって接続
された入出力端子14が形成されている。

第１図（ｂ）は、半導体装置12を構成する記憶素子15
の拡大平面図である。記憶素子拡散領域21の上には、第
１層配線23と第２層配線25とが相互に直交するように配
置されている。そして、この記憶素子拡散領域21の上を
完全に覆うようにして第１図（ｃ）に示すα線遮蔽金属
層30が形成されている。

第１図（ｃ）は、この半導体記憶装置を第１図（ｂ）
におけるＡ−Ａ′線で切断した縦断面図である。以下、
この図面を参照しながら、本実施例に係る半導体記憶装
置の製造方法を、バイポーラ型スタティックメモリを例
にとって説明する。

先ず、半導体基板20の表面に、コレクタ、ベース、エ
ミッタ及びショットキーバリアダイオード等の記憶素子
拡散領域21を形成した後、半導体基板20の表面を層間絶
縁膜22により被覆する。

次に、この層間絶縁膜22にコンタクトホール（図示せ
ず）を形成した後、層間絶縁膜22上にアルミニウム等の
材料により第１層配線23を所定のパターンで複数形成
し、これらの第１層配線23と拡散領域21とのコンタクト
を前記コンタクトホールに埋め込んだ配線材料によりと
る。

続いて、上記第１層配線23上に層間絶縁膜24を形成し
た後、この層間絶縁膜24にスルーホール（図示せず）を
形成する。次いで、第１層配線23と同様の材料にて、第
２層配線25を第１層配線23と直交する方向に所定のパタ
ーンで複数形成する。そして、前記スルーホール内に埋
め込まれた配線材料により第１層配線23と第２層配線25
とのコンタクトをとる。その後、最終的は保護膜として
層間絶縁膜26を形成する。

最後に、記憶素子拡散領域21を完全に覆うように例え
ばAuからなるα線遮蔽金属層30を約５〜６μｍの膜厚で
形成する。このα線遮蔽金属層30は、例えば層間絶縁膜
26上の全面にメッキ電極とレジスト用の樹脂とを順次形
成し、樹脂を選択的に除去した後、金メッキ液を用いて
電気メッキを行うことによって形成することが可能であ
る。この場合、金メッキ液は、Ｕ及びTh等のα線を発生
する不純物を数PPB以下に低減したものを使用する。

本実施例においては、上述の如く、α線遮蔽金属層30
をウエハ製造工程において形成するから、記憶素子に対
して極めて高精度で遮蔽層を形成することができる。

第２図は本発明の第２の実施例に係る半導体記憶装置
の製造方法を示す図である。

この実施例は、層間絶縁膜26の形成までは先の実施例
と同様であるが、その後にα線遮蔽金属層を２層形成す
る点が先の実施例とは異なっている。

即ち、本実施例では、第２図（ｂ）に示すように、記
憶素子拡散領域21の上面に、その領域21よりもわずかに
大きな面積で領域21を覆う約２μｍの膜厚のα線遮蔽第
１金属層31を形成し、更にその上をα線遮蔽金属層31よ
りも大きな面積で第１金属層31を覆う約３μｍの膜厚の
α線遮蔽第２金属層32を形成している。第２図（ｃ）に
示すように、これら金属層31,32は、層間絶縁膜33を介
して形成され、その形成方法は、前述した実施例と同様
の方法を採用可能である。

本実施例によれば、記憶素子拡散領域21を更に一層確
実にα線の照射から保護することができる。

［発明の効果］ 以上説明したように、本発明によれば、一連のウエハ
製造工程の一つとして貴金属材料からなるα線遮蔽層を
形成するので、記憶素子に対する位置及びパターンの精
度を向上させることができ、半導体チップの信頼性を高
めることができる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例に係る半導体記憶
装置の平面図、第１図（ｂ）は第１図（ａ）における記
憶素子拡散領域の拡大平面図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′線による断面図、第２図（ａ）は本発
明の第２の実施例に係る半導体記憶装置の平面図、第２
図（ｂ）は第２図（ａ）における記憶素子拡散領域の拡
大平面図、第２図（ｃ）は第２図（ｂ）のＢ−Ｂ′線に
よる断面図、第３図（ａ）は従来の半導体記憶装置の平
面図、第３図（ｂ）は第３図（ａ）のＣ−Ｃ′線による
断面図である。 11;半導体チップ、12;記憶装置、13;周辺回路、14;入出
力端子、20;半導体基板、21;記憶素子拡散領域、22,24,
26,33;層間絶縁膜、23;第１層配線、25;第２層配線、2
7;α線遮蔽膜、31;α線遮蔽第１金属層、32;α線遮蔽第
２金属層

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に記憶素子と周辺回路とを形
   成する工程と、少なくとも前記記憶素子のα線によって
   影響を受ける領域の上に数μｍの厚さを有するメッキ貴
   金属層を形成する工程とを備えたことを特徴とする半導
   体記憶装置の製造方法。